JP3196825B2 - Phase locked loop circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、入力信号のクロッ
ク周波数に同期した出力信号を得る位相同期ループ回路
に関する。The present invention relates to a phase locked loop circuit for obtaining an output signal synchronized with a clock frequency of an input signal.
【０００２】[0002]
【従来の技術】図６は、従来の位相同期ループ回路の構
成を示す。本構成は、ランダムなＮＲＺ入力信号のクロ
ック周波数に同期した信号抽出を行うために、周波数引
き込みおよび位相引き込み対応の２つの位相同期ループ
（以下「ＰＬＬ」という）から構成されたものである。2. Description of the Related Art FIG. 6 shows a configuration of a conventional phase locked loop circuit. This configuration includes two phase-locked loops (hereinafter, referred to as “PLLs”) corresponding to frequency pull-in and phase pull-in in order to perform signal extraction synchronized with the clock frequency of a random NRZ input signal.
【０００３】図において、第１のＰＬＬは、位相比較器
６１−１、微分回路６２、乗算器６３、ローパスフィル
タ（ＬＰＦ）６４、電圧制御発振器（ＶＣＯ）６５、90
度遅延回路６６により構成される。第２のＰＬＬは、位
相比較器６１−２、乗算器６３、ローパスフィルタ（Ｌ
ＰＦ）６４、電圧制御発振器（ＶＣＯ）６５により構成
される。ＶＣＯ６５の出力信号を90度遅延回路６６で90
度遅延させた信号、およびＶＣＯ６５の出力信号は、そ
れぞれ位相比較器６１−１，６１−２で入力信号と位相
比較される。それぞれの位相比較信号は乗算器６３で乗
算され、ＬＰＦ６４を介してＶＣＯ６５にフィードバッ
クされる。これにより、ＶＣＯ６５の出力信号は入力信
号のクロック周波数および位相に引き込まれ、入力信号
のクロック周波数に同期した出力信号が得られる。In FIG. 1, a first PLL includes a phase comparator 61-1, a differentiating circuit 62, a multiplier 63, a low-pass filter (LPF) 64, and voltage-controlled oscillators (VCOs) 65 and 90.
It is constituted by a delay circuit 66. The second PLL includes a phase comparator 61-2, a multiplier 63, a low-pass filter (L
PF) 64 and a voltage controlled oscillator (VCO) 65. The output signal of the VCO 65 is 90
The phase-delayed signal and the output signal of the VCO 65 are phase-compared with the input signal by phase comparators 61-1 and 61-2, respectively. Each phase comparison signal is multiplied by the multiplier 63 and fed back to the VCO 65 via the LPF 64. As a result, the output signal of the VCO 65 is pulled into the clock frequency and phase of the input signal, and an output signal synchronized with the clock frequency of the input signal is obtained.
【０００４】このＰＬＬが２次系ループの場合、ＶＣＯ
６５とＬＰＦ６４との間の90度遅延回路６６、位相比較
器６１−１，６１−２、乗算器６３を１ブロックとし、
このブロックの変換利得をＫpc[V/rad] 、ＶＣＯ６５の
変換利得をＫvco [rad/s・1/V]とすると、このＰＬＬの
ロックレンジωL は、近似的に と表される。ただし、Ｆ(s) はループフィルタ伝達関
数、Ｋ＝Ｋpc×Ｋvco はループ利得である。また、ｓ＝
ｉ×ω（ｉは虚数単位、ωはＶＣＯ発振周波数）であ
る。When this PLL is a secondary loop, the VCO
A 90-degree delay circuit 66, a phase comparator 61-1, 61-2, and a multiplier 63 between the block 65 and the LPF 64 constitute one block.
Assuming that the conversion gain of this block is K pc [V / rad] and the conversion gain of the VCO 65 is K vco [rad / s · 1 / V], the lock range ω L of this PLL is approximately It is expressed as Here, F (s) is a loop filter transfer function, and K = K pc × K vco is a loop gain. Also, s =
i × ω (i is an imaginary unit, ω is a VCO oscillation frequency).
【０００５】キャプチャレンジωcap は、ループフィル
タがラグフィルタの場合に近似的に[0005] The capture range ω cap is approximately the same as when the loop filter is a lag filter.
【０００６】[0006]
【数１】 (Equation 1)
【０００７】と表される。ただし、ωc ＝１／τ（τは
ＬＰＦの時定数）である。ここで、ＬＰＦの時定数τは
ＰＬＬのフィルタ帯域幅に反比例し、ロックレンジωL
は、(1) 式よりループ利得Ｋに比例する。したがって、
(2) 式よりキャプチャレンジωcap は、フィルタ帯域幅
およびループ利得Ｋに関する増加関数となり、フィルタ
帯域幅およびループ利得Ｋが大きいほどキャプチャレン
ジωcap は大きくなる。[0007] Here, ω c = 1 / τ (τ is a time constant of the LPF). Here, the time constant τ of the LPF is inversely proportional to the filter bandwidth of the PLL, and the lock range ω L
Is proportional to the loop gain K from equation (1). Therefore,
From the equation (2), the capture range ω cap is an increasing function related to the filter bandwidth and the loop gain K. The capture range ω cap increases as the filter bandwidth and the loop gain K increase.
【０００８】さらに、入力信号に重畳された雑音をＰＬ
Ｌがジッタとして出力するものとすると、ｒｍｓ値で表
されたジッタσ[rad] は、ループフィルタがラグフィル
タの場合に、Further, the noise superimposed on the input signal is
Assuming that L is output as jitter, the jitter σ [rad] expressed in rms value is expressed as follows when the loop filter is a lag filter.
【０００９】[0009]
【数２】 (Equation 2)
【００１０】と表される。ただし、Ｈ(s) はループ伝達
関数、Ｎ0 は入力信号雑音のパワースペクトル密度、Ａ
は入力信号振幅、ωn は自然角周波数、ξはダンピング
係数である。したがって、(3) 式よりジッタσは、ルー
プ利得Ｋの増加関数となる。また、ジッタトランスファ
特性のカットオフ周波数は、フィルタ帯域幅およびルー
プ利得Ｋの増加関数となる。## EQU1 ## Where H (s) is the loop transfer function, N 0 is the power spectral density of the input signal noise, A
Is the input signal amplitude, ω n is the natural angular frequency, and ξ is the damping coefficient. Therefore, the jitter σ is an increasing function of the loop gain K according to the equation (3). Further, the cutoff frequency of the jitter transfer characteristic becomes an increasing function of the filter bandwidth and the loop gain K.
【００１１】[0011]
【発明が解決しようとする課題】上述したように、ＰＬ
Ｌのキャプチャレンジはフィルタ帯域幅およびループ利
得が大きいほど増加し、ジッタトランスファ特性のカッ
トオフ周波数はフィルタ帯域幅およびループ利得が小さ
いほど低くなる。また、ｒｍｓジッタもループ利得が小
さいほど小さくなる。As described above, the PL
The capture range of L increases as the filter bandwidth and loop gain increase, and the cutoff frequency of the jitter transfer characteristic decreases as the filter bandwidth and loop gain decrease. Also, the rms jitter decreases as the loop gain decreases.
【００１２】したがって、ジッタトランスファ特性のカ
ットオフ周波数の低下およびｒｍｓジッタの低減と、キ
ャプチャレンジの拡大は、トレードオフ関係にあるとい
える。すなわち、動作マージンとして要求されるキャプ
チャレンジの大きさが決定されたとき、フィルタ帯域幅
およびループ利得が決定され、さらにキャプチャレンジ
とトレードオフの関係にあるジッタトランスファ特性の
カットオフ周波数およびｒｍｓジッタの値がほぼ決定さ
れる。Therefore, it can be said that there is a trade-off between the reduction of the cutoff frequency of the jitter transfer characteristic and the reduction of the rms jitter, and the expansion of the capture range. That is, when the size of the capture range required as the operation margin is determined, the filter bandwidth and the loop gain are determined, and furthermore, the cutoff frequency and the rms jitter of the jitter transfer characteristic having a trade-off relationship with the capture range. The value is almost determined.
【００１３】例えば、モノリシックＰＬＬを長距離光通
信の 2.4Ｇbit/s 中継器用部品として用いる場合には、
電源変動、温度変動、プロセスのばらつきによるモノリ
シックＶＣＯの自走発振周波数の変化から、要求される
キャプチャレンジは20ＭHz程度である。ＰＬＬでは、ロ
ックレンジはキャプチャレンジより常に大きいので、少
なくとも20ＭHz必要であり、これより (1)式を用いてル
ープ利得の最小値が決定される。そのキャプチャレンジ
をＰＬＬが満足するようにループ利得およびフィルタ帯
域幅を設定した場合には、ループ利得は９×107 、フィ
ルタ帯域幅は20ＭHz程度が必要になる。この結果、ジッ
タトランスファ特性のカットオフ周波数は10ＭHz程度と
なり、規格値（３ＭHz程度）を満たすことができなくな
る。For example, when a monolithic PLL is used as a 2.4 Gbit / s repeater component for long-distance optical communication,
The required capture range is about 20 MHz due to the change in the free-running oscillation frequency of the monolithic VCO due to power supply fluctuation, temperature fluctuation, and process fluctuation. In the PLL, since the lock range is always larger than the capture range, at least 20 MHz is required. From this, the minimum value of the loop gain is determined using the equation (1). When the loop gain and the filter bandwidth are set so that the PLL satisfies the capture range, the loop gain needs to be 9 × 10 7 and the filter bandwidth needs to be about 20 MHz. As a result, the cutoff frequency of the jitter transfer characteristic is about 10 MHz, and cannot meet the standard value (about 3 MHz).
【００１４】本発明は、ジッタトランスファ特性のカッ
トオフ周波数およびｒｍｓジッタとキャプチャレンジが
トレードオフ関係にある位相同期ループ回路の問題点を
解決し、広いキャプチャレンジと、ジッタトランスファ
特性の低カットオフ周波数および低ｒｍｓジッタを実現
する位相同期ループ回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention solves the problems of a phase locked loop circuit in which the cut-off frequency of jitter transfer characteristics and the rms jitter have a trade-off relationship with the capture range, and provides a wide capture range and a low cut-off frequency of jitter transfer characteristics. Another object of the present invention is to provide a phase locked loop circuit that realizes low rms jitter.
【００１５】[0015]
【課題を解決するための手段】本発明の位相同期ループ
回路は、入力信号と第１の電圧制御発振器の出力信号を
位相比較し、その位相比較信号の直流成分を抽出して第
１の電圧制御発振器にフィードバックするＰＬＬと、第
１の電圧制御発振器と同性能で自走する第２の電圧制御
発振器の出力信号と入力信号の周波数差に応じた直流電
圧を出力する周波数差検出回路とを備え、周波数差検出
回路の出力信号から直流成分を抽出し、ＰＬＬの位相比
較信号の直流成分とを加算して第１の電圧制御発振器に
入力する構成である（請求項１）。A phase locked loop circuit according to the present invention compares a phase of an input signal with an output signal of a first voltage controlled oscillator, extracts a DC component of the phase comparison signal, and outputs a first voltage. A PLL that feeds back to the control oscillator, and a frequency difference detection circuit that outputs a DC voltage corresponding to the frequency difference between the output signal and the input signal of the second voltage control oscillator that runs by itself and has the same performance as the first voltage control oscillator. A DC component is extracted from an output signal of the frequency difference detection circuit, added to a DC component of a phase comparison signal of a PLL, and input to a first voltage controlled oscillator.
【００１６】また、本発明の位相同期ループ回路は、入
力信号がＮＲＺデータ信号の場合に、上記のＰＬＬにサ
ンプルホールド機能を付加し、上記の周波数差検出回路
の入力信号を微分・全波して入力することにより、入力
信号のクロック周波数に同期した信号とリタイミングさ
れたデータを出力する（請求項２）。Further, the phase locked loop circuit of the present invention, when the input signal is an NRZ data signal, adds a sample-and-hold function to the PLL and differentiates and full-waves the input signal of the frequency difference detection circuit. Thus, a signal synchronized with the clock frequency of the input signal and retimed data are output (claim 2).
【００１７】ここで、ＰＬＬは、ループ利得Ｋ１および
フィルタ帯域幅Ｂ１を要求されるキャプチャレンジから
規定される値より小さく設定し、ジッタトランスファ特
性のカットオフ周波数およびｒｍｓジッタを低減する。
一方、周波数差検出回路は、ＰＬＬが広いキャプチャレ
ンジを実現するのに必要な直流電圧を出力可能な変換利
得を有する構成とする（請求項３）。これにより、ＰＬ
Ｌは周波数差検出回路からの直流電圧で周波数引き込み
を行い、その後ループ内で位相引き込みを行うことによ
り、広いキャプチャレンジを有しながら、低カットオフ
周波数および低ｒｍｓジッタを実現することができる。Here, the PLL sets the loop gain K1 and the filter bandwidth B1 to be smaller than the values specified from the required capture range, and reduces the cutoff frequency of the jitter transfer characteristic and the rms jitter.
On the other hand, the frequency difference detection circuit has a configuration in which the PLL has a conversion gain capable of outputting a DC voltage necessary for realizing a wide capture range. Thereby, PL
L performs frequency pull-in using a DC voltage from the frequency difference detection circuit, and then performs phase pull-in in a loop, thereby realizing a low cutoff frequency and a low rms jitter while having a wide capture range.
【００１８】また、ＰＬＬ内の位相比較信号を利得調整
アンプを介して、ローパスフィルタまたはサンプルホー
ルド回路に入力することにより、ループ利得を外部から
容易に調整することができる（請求項４，５）。Further, the loop gain can be easily adjusted from the outside by inputting the phase comparison signal in the PLL to a low-pass filter or a sample-and-hold circuit via a gain adjustment amplifier. .
【００１９】また、ＰＬＬ内の位相比較信号からＶＣＯ
までの間に利得調整アンプを挿入することにより、ルー
プ利得を外部から容易に調整することができる（請求項
４，５）。Further, the VCO is obtained from the phase comparison signal in the PLL.
The loop gain can be easily adjusted from the outside by inserting a gain adjustment amplifier during the period (claims 4 and 5).
【００２０】[0020]
（第１の実施形態：請求項１，３）図１は、本発明の位
相同期ループ回路の第１の実施形態を示す。(First Embodiment: Claims 1 and 3) FIG. 1 shows a first embodiment of a phase locked loop circuit according to the present invention.
【００２１】本実施形態の位相同期ループ回路は、ＰＬ
Ｌ１０、周波数差検出回路２０、ローパスフィルタ（Ｌ
ＰＦ）３１および加算回路３２により構成される。ＰＬ
Ｌ１０は、位相比較器１１、ローパスフィルタ（ＬＰ
Ｆ）１２、第１の電圧制御発振器（ＶＣＯ）１３により
ループを構成し、ＬＰＦ１２とＶＣＯ１３との間に加算
回路３２が挿入される。周波数差検出回路２０は、第２
の電圧制御発振器（ＶＣＯ）２１、周波数電圧変換回路
２２−１，２２−２、線形比較器２３から構成される。
なお、第１のＶＣＯ１３と第２のＶＣＯ２１は同一の構
成および同一の性能を有し、第２のＶＣＯ２１は自走す
るようになっている。The phase-locked loop circuit of the present embodiment has a PL
L10, frequency difference detection circuit 20, low-pass filter (L
PF) 31 and an adder circuit 32. PL
L10 is a phase comparator 11, a low-pass filter (LP
F), a loop is formed by the first voltage controlled oscillator (VCO) 13, and an adder circuit 32 is inserted between the LPF 12 and the VCO 13. The frequency difference detection circuit 20 is connected to the second
, A voltage-controlled oscillator (VCO) 21, frequency-voltage conversion circuits 22-1 and 22-2, and a linear comparator 23.
Note that the first VCO 13 and the second VCO 21 have the same configuration and the same performance, and the second VCO 21 is self-running.
【００２２】ＰＬＬ１０では、入力信号と第１のＶＣＯ
１３の出力信号が位相比較器１１で位相比較され、その
位相比較信号の直流成分がＬＰＦ１２で抽出され、第１
のＶＣＯ１３にフィードバックされる。一方、周波数差
検出回路２０では、入力信号および第２のＶＣＯ２１の
出力信号が、それぞれ周波数電圧変換回路２２−１，２
２−２で周波数に対応する電圧信号に変換される。線形
比較器２３は、各電圧信号を線形比較した信号を出力す
る。この信号は、ＬＰＦ３１で高周波成分が除去され、
ＰＬＬ１０のＬＰＦ１２の出力信号と加算回路３２で加
算され、第１のＶＣＯ１３にフィードバックされる。こ
れにより、第１のＶＣＯ１３から入力信号のクロック周
波数に同期した出力信号が得られる。In the PLL 10, the input signal and the first VCO
13 are compared in phase by the phase comparator 11, and the DC component of the phase comparison signal is extracted by the LPF 12, and the first
Is fed back to the VCO 13. On the other hand, in the frequency difference detection circuit 20, the input signal and the output signal of the second VCO 21 are respectively converted into frequency-voltage conversion circuits 22-1 and 22-2.
At 2-2, it is converted into a voltage signal corresponding to the frequency. The linear comparator 23 outputs a signal obtained by linearly comparing the respective voltage signals. From this signal, high-frequency components are removed by the LPF 31.
The output signal of the LPF 12 of the PLL 10 is added to the output signal of the addition circuit 32 and fed back to the first VCO 13. Thereby, an output signal synchronized with the clock frequency of the input signal is obtained from the first VCO 13.
【００２３】ここで、ＰＬＬ１０のループ利得およびフ
ィルタ帯域幅は、要求されるキャプチャレンジから規定
される値より小さい値とし、ジッタトランスファ特性の
カットオフ周波数およびｒｍｓジッタが規格値を満足す
るように設定する。一方、周波数差検出回路２０は、入
力信号と第２のＶＣＯ２１の周波数差に応じた直流電圧
を出力し、第１のＶＣＯ１３にフィードバックすること
により、ＰＬＬ１０で周波数引き込みを行う。この構成
により、キャプチャレンジは周波数差検出回路２０の変
換利得で決定することができる。すなわち、周波数差検
出回路２０は、動作マージンから要求されるキャプチャ
レンジで規定される直流電圧を出力可能な変換利得を有
するようにする。Here, the loop gain and the filter bandwidth of the PLL 10 are set to values smaller than the values specified from the required capture range, and are set so that the cutoff frequency and the rms jitter of the jitter transfer characteristics satisfy the standard values. I do. On the other hand, the frequency difference detection circuit 20 outputs a DC voltage corresponding to the frequency difference between the input signal and the second VCO 21, and feeds back to the first VCO 13 to perform the frequency pull-in by the PLL 10. With this configuration, the capture range can be determined by the conversion gain of the frequency difference detection circuit 20. That is, the frequency difference detection circuit 20 has a conversion gain capable of outputting a DC voltage defined by a capture range required from an operation margin.
【００２４】このように、ジッタトランスファ特性のカ
ットオフ周波数およびｒｍｓジッタの値は、ＰＬＬ１０
のループ利得およびフィルタ帯域幅で決まり、キャプチ
ャレンジは周波数差検出回路２０の変換利得で決まる。
すなわち、キャプチャレンジと、ジッタトランスファ特
性のカットオフ周波数およびｒｍｓジッタは、トレード
オフ関係がなくなり、広いキャプチャレンジを有しなが
ら、入力信号のクロック周波数に同期した低カットオフ
周波数および低ｒｍｓジッタの信号を出力することがで
きる。As described above, the values of the cutoff frequency and the rms jitter of the jitter transfer characteristic are
The capture range is determined by the conversion gain of the frequency difference detection circuit 20.
That is, there is no trade-off relationship between the capture range and the cutoff frequency and rms jitter of the jitter transfer characteristic, and a signal having a low cutoff frequency and low rms jitter synchronized with the clock frequency of the input signal while having a wide capture range. Can be output.
【００２５】（周波数電圧変換回路２２の構成例）図２
は、周波数電圧変換回路２２の構成例を示す。周波数電
圧変換回路２２は、入力信号と、入力信号を遅延回路２
４を介して遅延させた信号を位相比較器２５に入力し、
その位相比較信号をローパスフィルタ（ＬＰＦ）２６に
入力して直流成分を抽出し、入力信号のクロック周波数
に比例した電圧信号を出力する構成である。(Example of Configuration of Frequency-Voltage Converter 22) FIG.
Shows a configuration example of the frequency-voltage conversion circuit 22. The frequency-voltage conversion circuit 22 converts the input signal and the input signal into the delay circuit 2
The signal delayed via 4 is input to the phase comparator 25,
The phase comparison signal is input to a low-pass filter (LPF) 26 to extract a DC component and output a voltage signal proportional to the clock frequency of the input signal.
【００２６】（第２の実施形態：請求項１，３，４）図
３は、本発明の位相同期ループ回路の第２の実施形態を
示す。本実施形態の特徴は、図１に示す第１の実施形態
の構成において、ＰＬＬ１０内のＬＰＦ１２の出力を利
得制御アンプ（ＧＣＡ）１４を介して第１のＶＣＯ１３
にフィードバックする構成にある。これにより、ＰＬＬ
１０のループ利得を外部から調整することができる。な
お、ＧＣＡ１４は、位相比較器１１とＬＰＦ１２との間
に挿入してもよい。FIG. 3 shows a phase locked loop circuit according to a second embodiment of the present invention. The feature of this embodiment is that, in the configuration of the first embodiment shown in FIG. 1, the output of the LPF 12 in the PLL 10 is supplied to the first VCO 13 through the gain control amplifier (GCA) 14.
Feedback. With this, the PLL
The loop gain of 10 can be adjusted externally. The GCA 14 may be inserted between the phase comparator 11 and the LPF 12.
【００２７】（第３の実施形態：請求項２，３）図４
は、本発明の位相同期ループ回路の第３の実施形態を示
す。本実施形態の特徴は、第１の実施形態のＰＬＬ１０
にサンプルホールド機能を付加し、入力信号がＮＲＺデ
ータ信号の場合に、クロック抽出とデータ識別を行うと
ころにある（参考文献：N.Ishihara et al.,"A Monolit
hic 156Mb/s Clockand Data Recovery PLL Circuit usi
ng of the Sample-and-Hold Technique",IEEE J.SC vo
l.29, no.12, pp.1566-1571, 1994)。(Third Embodiment: Claims 2 and 3) FIG.
Shows a third embodiment of the phase locked loop circuit of the present invention. The feature of this embodiment is that the PLL 10 of the first embodiment
To extract the clock and identify the data when the input signal is an NRZ data signal (Ref: N. Ishihara et al., "A Monolit
hic 156Mb / s Clockand Data Recovery PLL Circuit usi
ng of the Sample-and-Hold Technique ", IEEE J.SC vo
l.29, no.12, pp.1566-1571, 1994).
【００２８】入力信号は、第１のＶＣＯ１３の出力信号
をクロック信号とするＤフリップフロップ（ＤＦＦ）１
５および90度遅延回路１６に入力され、ＤＦＦ１５の出
力信号と90度遅延回路１６の出力信号が位相比較器１１
で位相比較される。また、ＤＦＦ１５の出力信号は、第
１のＶＣＯ１３の出力信号をクロック信号とするＤラッ
チ回路１７に入力され、Ｄラッチ回路１７の出力信号と
入力信号が排他的論理和回路（ＥＸＯＲ）１８で比較さ
れる。一方、位相比較器１１の位相比較信号は、ＥＸＯ
Ｒ１８の出力信号を入力制御信号とするサンプルホール
ド回路１９に入力され、その出力信号はＬＰＦ１２で直
流成分が抽出され、第１のＶＣＯ１３にフィードバック
される。The input signal is a D flip-flop (DFF) 1 using the output signal of the first VCO 13 as a clock signal.
The output signal of the DFF 15 and the output signal of the 90-degree delay circuit 16
Are compared. The output signal of the DFF 15 is input to a D latch circuit 17 that uses the output signal of the first VCO 13 as a clock signal, and the output signal of the D latch circuit 17 and the input signal are compared by an exclusive OR circuit (EXOR) 18. Is done. On the other hand, the phase comparison signal of the phase comparator 11 is EXO
The output signal of R18 is input to a sample-and-hold circuit 19 that uses the output signal as an input control signal.
【００２９】また、周波数差検出回路２０は、入力信号
を微分・全波回路２７で微分・全波して周波数電圧変換
回路２２−１に入力する他は、第１の実施形態と同様で
あり、その出力信号がＬＰＦ３１を介して加算回路３２
に入力され、ＰＬＬ１０のＬＰＦ１２の出力信号と加算
して第１のＶＣＯ１３に入力される。The frequency difference detection circuit 20 is the same as that of the first embodiment except that the input signal is differentiated and full-wave by a differentiation / full-wave circuit 27 and input to the frequency-voltage conversion circuit 22-1. , The output signal of which is added to the adder circuit 32 through the LPF 31.
And is added to the output signal of the LPF 12 of the PLL 10 and input to the first VCO 13.
【００３０】このような構成により、入力信号（ＮＲＺ
データ信号）のクロック周波数に同期した信号を第１の
ＶＣＯ１３の出力信号として取り出すことができ、さら
にＤラッチ回路１７から第１のＶＣＯ１３の出力信号で
リタイミングされたデータ信号を取り出すことができ
る。With such a configuration, the input signal (NRZ
A signal synchronized with the clock frequency of the data signal (data signal) can be extracted as an output signal of the first VCO 13, and a data signal retimed by the output signal of the first VCO 13 can be extracted from the D latch circuit 17.
【００３１】（第４の実施形態：請求項２，３，５）図
５は、本発明の位相同期ループ回路の第４の実施形態を
示す。本実施形態の特徴は、図４に示す第３の実施形態
の構成において、ＰＬＬ１０内のＬＰＦ１２の出力を利
得制御アンプ（ＧＣＡ）１４を介してＶＣＯ１３にフィ
ードバックする構成にある。これにより、ＰＬＬ１０の
ループ利得を外部から調整することができる。なお、Ｇ
ＣＡ１４は、位相比較器１１とサンプルホールド回路１
９との間、またはサンプルホールド回路１９とＬＰＦ１
２との間のいずれに挿入してもよい。(Fourth Embodiment: Claims 2, 3, and 5) FIG. 5 shows a fourth embodiment of the phase locked loop circuit of the present invention. The feature of this embodiment is that the output of the LPF 12 in the PLL 10 is fed back to the VCO 13 via the gain control amplifier (GCA) 14 in the configuration of the third embodiment shown in FIG. As a result, the loop gain of the PLL 10 can be adjusted from outside. Note that G
CA 14 is composed of the phase comparator 11 and the sample hold circuit 1
9 or between the sample and hold circuit 19 and the LPF 1
2 may be inserted anywhere.
【００３２】[0032]
【発明の効果】以上説明したように、本発明の位相同期
ループ回路は、小さなループ利得および狭いフィルタ帯
域幅に設定されたＰＬＬと、ＰＬＬが広いキャプチャレ
ンジを実現するのに必要な直流電圧を出力可能な変換利
得を有する周波数差検出回路を組み合わせることによ
り、広いキャプチャレンジ（広い動作マージン）を有し
ながら、ジッタトランスファ特性の低カットオフ周波数
および低ｒｍｓジッタを実現することができる。As described above, the phase locked loop circuit of the present invention provides a PLL set to a small loop gain and a narrow filter bandwidth, and a DC voltage necessary for the PLL to realize a wide capture range. By combining a frequency difference detection circuit having a conversion gain that can be output, a low cutoff frequency and a low rms jitter of a jitter transfer characteristic can be realized while having a wide capture range (a wide operation margin).
【００３３】図７は、第１の実施形態の引き込み動作
（第１のＶＣＯ１３の発振周波数の時間変化）のシミュ
レーション結果を示す。入力信号周波数は 2.4ＧHz、第
２のＶＣＯ２１の発振周波数は2.45ＧHzである。FIG. 7 shows a simulation result of the pull-in operation (time change of the oscillation frequency of the first VCO 13) of the first embodiment. The input signal frequency is 2.4 GHz, and the oscillation frequency of the second VCO 21 is 2.45 GHz.
【００３４】ＰＬＬ１０単独のキャプチャレンジは22.5
ＭHz程度であり、ＰＬＬ単体では入力信号は引き込めな
いが、本実施形態の構成では、第２のＶＣＯ２１の発振
周波数と入力信号周波数の差が50ＭHzでも 300ｎｓ時点
で引き込み動作が完了していることがわかる。これは、
ＰＬＬ１０の構成は変えずに、位相同期ループ回路のキ
ャプチャレンジが拡大したことを示している。他の実施
形態の引き込み動作も同様である。The capture range of the PLL 10 alone is 22.5
The input signal cannot be pulled in by the PLL alone, but in the configuration of the present embodiment, the pull-in operation is completed at 300 ns even if the difference between the oscillation frequency of the second VCO 21 and the input signal frequency is 50 MHz. I understand. this is,
This shows that the capture range of the phase locked loop circuit is expanded without changing the configuration of the PLL 10. The same applies to the pull-in operation of other embodiments.
【００３５】図８は、第１の実施形態のジッタトランス
ファ特性の計算結果を示す。従来回路（ＶＣＯ変換利得
１ＧHz/V、発振可能範囲2.35ＧHz〜2.45ＧHz）は、キャ
プチャレンジ22.5ＭHzの場合の特性を示す。そのときの
ループ利得ＫＬは90Ｍ[1/s] 、フィルタ帯域幅ＢＬは20
ＭHz以上に設定されるが、ジッタトランスファ特性の規
格値を上回ってしまう。これに対して、本実施形態のＰ
ＬＬ１０は、ループ利得Ｋ１＝10Ｍ[1/s] 、フィルタ帯
域幅Ｂ１＝10ＭHzとし、周波数差検出回路２０の変換利
得は0.45Ｖ／ＧHzと設定する。このとき、キャプチャレ
ンジは50ＭHzとなる。すなわち、動作マージンを保証す
るキャプチャレンジを確保し、かつジッタトランスファ
特性を満足する位相同期ループ回路が実現される。他の
実施形態においても、ジッタトランスファ特性およびキ
ャプチャレンジは同様である。FIG. 8 shows a calculation result of the jitter transfer characteristic of the first embodiment. The conventional circuit (VCO conversion gain 1 GHz / V, oscillatable range 2.35 GHz to 2.45 GHz) shows characteristics in the case of a capture range of 22.5 MHz. At that time, the loop gain KL is 90 M [1 / s], and the filter bandwidth BL is 20
Although the frequency is set to MHz or more, it exceeds the standard value of the jitter transfer characteristic. On the other hand, P
LL10 sets the loop gain K1 = 10 M [1 / s], the filter bandwidth B1 = 10 MHz, and the conversion gain of the frequency difference detection circuit 20 at 0.45 V / GHz. At this time, the capture range is 50 MHz. That is, a phase locked loop circuit that secures a capture range that guarantees an operation margin and satisfies jitter transfer characteristics is realized. In other embodiments, the jitter transfer characteristics and the capture range are the same.
【図１】本発明の位相同期ループ回路の第１の実施形態
を示すブロック図。FIG. 1 is a block diagram showing a first embodiment of a phase locked loop circuit of the present invention.
【図２】周波数電圧変換回路２２の構成例を示すブロッ
ク図。FIG. 2 is a block diagram showing a configuration example of a frequency-voltage conversion circuit 22.
【図３】本発明の位相同期ループ回路の第２の実施形態
を示すブロック図。FIG. 3 is a block diagram showing a second embodiment of the phase locked loop circuit of the present invention.
【図４】本発明の位相同期ループ回路の第３の実施形態
を示すブロック図。FIG. 4 is a block diagram showing a third embodiment of the phase locked loop circuit of the present invention.
【図５】本発明の位相同期ループ回路の第４の実施形態
を示すブロック図。FIG. 5 is a block diagram showing a fourth embodiment of the phase locked loop circuit of the present invention.
【図６】従来の位相同期ループ回路の構成を示すブロッ
ク図。FIG. 6 is a block diagram showing a configuration of a conventional phase locked loop circuit.
【図７】第１の実施形態の引き込み動作のシミュレーシ
ョン結果を示す図。FIG. 7 is a view showing a simulation result of a pull-in operation according to the first embodiment;
【図８】第１の実施形態のジッタトランスファ特性の計
算結果を示す図。FIG. 8 is a view showing a calculation result of a jitter transfer characteristic according to the first embodiment;
１０ 位相同期ループ（ＰＬＬ） １１ 位相比較器 １２ ローパスフィルタ（ＬＰＦ） １３ 電圧制御発振器（ＶＣＯ） １４ 利得制御アンプ（ＧＣＡ） １５ Ｄフリップフロップ（ＤＦＦ） １６ 90度遅延回路 １７ Ｄラッチ回路 １８ 排他的論理和回路（ＥＸＯＲ） １９ サンプルホールド回路 ２０ 周波数差検出回路 ２１ 電圧制御発振器（ＶＣＯ） ２２ 周波数電圧変換回路 ２３ 線形比較器 ２４ 微分・全波回路 ３１ ローパスフィルタ（ＬＰＦ） ３２ 加算回路 Reference Signs List 10 phase locked loop (PLL) 11 phase comparator 12 low-pass filter (LPF) 13 voltage controlled oscillator (VCO) 14 gain control amplifier (GCA) 15 D flip-flop (DFF) 16 90-degree delay circuit 17 D latch circuit 18 exclusive OR circuit (EXOR) 19 Sample hold circuit 20 Frequency difference detection circuit 21 Voltage controlled oscillator (VCO) 22 Frequency voltage conversion circuit 23 Linear comparator 24 Differentiation / full wave circuit 31 Low pass filter (LPF) 32 Addition circuit
フロントページの続き (56)参考文献 特開 昭49−120572（ＪＰ，Ａ) 特開 平６−303133（ＪＰ，Ａ) 特開 昭61−281623（ＪＰ，Ａ) 実開 昭62−178629（ＪＰ，Ｕ) Ｎ．Ｉｓｈｉｈａｒａ ｅｔ ａ ｌ．，”Ａ Ｍｏｎｏｌｉｔｈｉｃ 156Ｍｂ／ｓ Ｃｌｏｃｋ ａｎｄ Ｄ ａｔａ Ｒｅｃｏｖｅｒｙ ＰＬＬ Ｃ ｉｒｃｕｉｔ ｕｓｉｎｇ ｔｈｅ Ｓ ａｍｐｌｅ−ａｎｄ−Ｈｏｌｄ Ｔｅｃ ｈｎｉｑｕｅ”，ＩＥＥＥ ＪＯＵＲＮ ＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ ｖｏｌ．12，ｐｐ. 1566−1571，1994 (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/10 - 7/113 Continuation of the front page (56) References JP-A-49-120572 (JP, A) JP-A-6-303133 (JP, A) JP-A-61-281623 (JP, A) JP-A-62-178629 (JP) , U) N. Ishihara et al. , "A Monolithic 156 Mb / s Clock and Data Recovery PLL Circuit Using the Sample-and-Hold Technology", IEEE JOURNAL OF SOLCI. 12, pp. 1565-1571, 1994 (58) Fields investigated (Int. Cl. 7 , DB name) H03L 7/ 10-7/113
Claims (5)
記第１の電圧制御発振器の出力信号を位相比較する位相
比較器と、その位相比較信号の直流成分を抽出して前記
第１の電圧制御発振器にフィードバックする第１のロー
パスフィルタとにより構成される位相同期ループと、 前記入力信号の周波数を電圧信号に変換する第１の周波
数電圧変換回路と、前記第１の電圧制御発振器と同構成
および同性能で自走する第２の電圧制御発振器と、前記
第２の電圧制御発振器の出力信号の周波数を電圧信号に
変換する第２の周波数電圧変換回路と、両電圧信号を比
較増幅して出力する線形比較器とにより構成される周波
数差検出回路と、 前記周波数差検出回路の出力信号から直流成分を抽出す
る第２のローパスフィルタと、 前記第２のローパスフィルタで抽出された直流成分と、
前記第１のローパスフィルタで抽出された直流成分とを
加算し、その加算信号を前記第１の電圧制御発振器に制
御電圧として入力する加算回路とを備え、前記第１の電
圧制御発振器の出力信号を前記入力信号のクロック周波
数に同期した信号として出力する構成であることを特徴
とする位相同期ループ回路。A first voltage-controlled oscillator, a phase comparator for comparing a phase of an input signal with an output signal of the first voltage-controlled oscillator, and a DC component of the phase comparison signal extracted to extract the first signal. A phase-locked loop including a first low-pass filter that feeds back to the voltage-controlled oscillator, a first frequency-to-voltage converter that converts the frequency of the input signal into a voltage signal, and the same as the first voltage-controlled oscillator. A second voltage controlled oscillator that is free running with the same configuration and performance, a second frequency voltage conversion circuit that converts the frequency of the output signal of the second voltage controlled oscillator into a voltage signal, and compares and amplifies both voltage signals. A frequency difference detection circuit configured by a linear comparator that outputs a DC component from the output signal of the frequency difference detection circuit; a second low-pass filter that extracts a DC component from an output signal of the frequency difference detection circuit; DC component extracted by the
An adder circuit for adding the DC component extracted by the first low-pass filter and inputting the added signal as a control voltage to the first voltage-controlled oscillator, the output signal of the first voltage-controlled oscillator being provided. Is output as a signal synchronized with the clock frequency of the input signal.
圧制御発振器の出力信号をクロック信号として入力信号
を識別するＤフリップフロップと、前記入力信号に90度
遅延を与える90度遅延回路と、前記Ｄフリップフロップ
の出力信号と前記90度遅延回路の出力信号を位相比較す
る位相比較器と、前記Ｄフリップフロップの出力信号を
前記第１の電圧制御発振器の出力信号をクロック信号と
してラッチするＤラッチ回路と、前記Ｄラッチ回路の出
力信号と前記入力信号を比較する排他的論理和回路と、
前記排他的論理和回路の出力信号を制御信号として前記
位相比較器から出力される位相比較信号をサンプリング
するサンプルホールド回路と、その出力信号の直流成分
を抽出して前記第１の電圧制御発振器にフィードバック
する第１のローパスフィルタとにより構成される位相同
期ループと、 前記入力信号を微分・全波する微分・全波回路と、その
出力信号の周波数を電圧信号に変換する第１の周波数電
圧変換回路と、前記第１の電圧制御発振器と同構成およ
び同性能で自走する第２の電圧制御発振器と、前記第２
の電圧制御発振器の出力信号の周波数を電圧信号に変換
する第２の周波数電圧変換回路と、両電圧信号を比較増
幅して出力する線形比較器とにより構成される周波数差
検出回路と、 前記周波数差検出回路の出力信号から直流成分を抽出す
る第２のローパスフィルタと、 前記第２のローパスフィルタで抽出された直流成分と、
前記第１のローパスフィルタで抽出された直流成分とを
加算し、その加算信号を前記第１の電圧制御発振器に制
御電圧として入力する加算回路とを備え、前記第１の電
圧制御発振器の出力信号を前記入力信号のクロック周波
数に同期した信号として出力し、前記Ｄラッチ回路から
前記第１の電圧制御発振器の出力信号でリタイミングさ
れたデータ信号を出力する構成であることを特徴とする
位相同期ループ回路。2. A first voltage controlled oscillator, a D flip-flop for identifying an input signal using an output signal of the first voltage controlled oscillator as a clock signal, and a 90 ° delay circuit for delaying the input signal by 90 ° A phase comparator for comparing the output signal of the D flip-flop with the output signal of the 90-degree delay circuit, and latching the output signal of the D flip-flop using the output signal of the first voltage controlled oscillator as a clock signal A D-latch circuit, an exclusive-OR circuit for comparing an output signal of the D-latch circuit with the input signal,
A sample-and-hold circuit for sampling a phase comparison signal output from the phase comparator using an output signal of the exclusive OR circuit as a control signal, and extracting a DC component of the output signal to the first voltage-controlled oscillator. A phase locked loop composed of a first low-pass filter that feeds back, a differential / full-wave circuit that differentiates / full-waves the input signal, and a first frequency / voltage conversion that converts the frequency of the output signal into a voltage signal A second voltage-controlled oscillator that is free-running with the same configuration and performance as the first voltage-controlled oscillator;
A second frequency-to-voltage conversion circuit that converts the frequency of the output signal of the voltage-controlled oscillator into a voltage signal, a frequency difference detection circuit that includes a linear comparator that compares and amplifies and outputs both voltage signals, A second low-pass filter that extracts a DC component from an output signal of the difference detection circuit; a DC component that is extracted by the second low-pass filter;
An adder circuit for adding the DC component extracted by the first low-pass filter and inputting the added signal as a control voltage to the first voltage-controlled oscillator, the output signal of the first voltage-controlled oscillator being provided. Is output as a signal synchronized with the clock frequency of the input signal, and the D latch circuit outputs a data signal retimed by the output signal of the first voltage controlled oscillator. Loop circuit.
期ループ回路において、 位相同期ループのループ利得およびフィルタ帯域幅は、
要求されるキャプチャレンジから規定される値より小さ
く設定し、周波数差検出回路は、要求されるキャプチャ
レンジから規定される直流電圧を出力可能な変換利得を
有する構成であることを特徴とする位相同期ループ回
路。3. The phase locked loop circuit according to claim 1, wherein a loop gain and a filter bandwidth of the phase locked loop are:
The phase difference is set to be smaller than a value defined from a required capture range, and the frequency difference detection circuit has a configuration having a conversion gain capable of outputting a DC voltage defined from the required capture range. Loop circuit.
おいて、 位相同期ループ内の第１のローパスフィルタの前または
後に、ループ利得を調整する利得調整アンプを挿入した
構成であることを特徴とする位相同期ループ回路。4. The phase locked loop circuit according to claim 1, wherein a gain adjustment amplifier for adjusting a loop gain is inserted before or after the first low-pass filter in the phase locked loop. Phase locked loop circuit.
おいて、 位相同期ループ内の第１のローパスフィルタの前または
後に、ループ利得を調整する利得調整アンプを挿入した
構成であることを特徴とする位相同期ループ回路。5. The phase-locked loop circuit according to claim 2, wherein a gain adjustment amplifier for adjusting a loop gain is inserted before or after the first low-pass filter in the phase-locked loop. Phase locked loop circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20464597A JP3196825B2 (en) | 1997-07-30 | 1997-07-30 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20464597A JP3196825B2 (en) | 1997-07-30 | 1997-07-30 | Phase locked loop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155112A JPH1155112A (en) | 1999-02-26 |
| JP3196825B2 true JP3196825B2 (en) | 2001-08-06 |
Family
ID=16493920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20464597A Expired - Lifetime JP3196825B2 (en) | 1997-07-30 | 1997-07-30 | Phase locked loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196825B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510487B1 (en) | 2002-05-28 | 2005-08-26 | 삼성전자주식회사 | Phase locked loop circuit having wide locked range and semiconductor integrated circuit device with the phase locked loop |
| JP7294782B2 (en) * | 2018-09-25 | 2023-06-20 | 日本無線株式会社 | VCO control circuit, PLL system and VCO control program |
-
1997
- 1997-07-30 JP JP20464597A patent/JP3196825B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Ｎ．Ｉｓｈｉｈａｒａ ｅｔ ａｌ．，"Ａ Ｍｏｎｏｌｉｔｈｉｃ １５６Ｍｂ／ｓ Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ ＰＬＬ Ｃｉｒｃｕｉｔ ｕｓｉｎｇ ｔｈｅ Ｓａｍｐｌｅ−ａｎｄ−Ｈｏｌｄ Ｔｅｃｈｎｉｑｕｅ"，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ ｖｏｌ．１２，ｐｐ．１５６６−１５７１，１９９４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1155112A (en) | 1999-02-26 |
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