JP3196637B2

JP3196637B2 - ソートプロセッサおよびソート処理装置

Info

Publication number: JP3196637B2
Application number: JP10700196A
Authority: JP
Inventors: 信也伏見
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-04-26
Filing date: 1996-04-26
Publication date: 2001-08-06
Anticipated expiration: 2016-04-26
Also published as: DE69729818T2; EP0803800A2; JPH09292975A; DE69729818D1; TW366467B; EP0803800A3; EP0803800B1; US5903780A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データベース処
理、ビジネスデータ処理等における、大量データの並べ
替え、所謂ソート処理を行なうソートプロセッサ及びソ
ート処理装置に関するものである。なお、この明細書に
おいては、部分的なソート処理を行なうプロセッサをソ
ートプロセッサと称し、ソートプロセッサ複数個を、直
列に接続して、完全なソート処理を行なう装置をソート
処理装置と称して、区別するものとする。

【０００２】

【従来の技術】図６は、例えば「情報処理」Ｖｏｌ．３
３、Ｎｏ．１２、Ｐ１４１６ー１４２３、１９９２に開
示されている従来のソート処理装置を備えた計算機シス
テムの構成を示す図である。図において、１はソート処
理装置、２はホスト計算機のシステムバス、３はホスト
計算機の主記憶装置、４はホスト計算機のＣＰＵ、５は
ホスト計算機上でデータを格納するディスク装置、６は
ホスト計算機である。

【０００３】以下、図を参照しながら動作について説明
する。先ず、概略の動作について説明する。ホスト計算
機６においてデータ処理の要求が発生すると、ホスト計
算機６のＣＰＵ４は対象データが格納されているディス
ク装置５からデータを連続的に取り出して、これをシス
テムバス２を経由して連続的にソート処理装置１に送
る。なお、このとき、必要に応じてホスト計算機６の主
記憶装置３が入出力バッファ領域として用いられる。ソ
ート処理装置１は、データが入力されると、ソート処理
を行い、結果を再びシステムバス２を経由してホスト計
算機６に送り返す。ホスト計算機６は送り返された結果
データを入力時と同様にしてディスク装置５に格納す
る。なお、ソート処理装置１に対するデータの出力と、
ソート処理装置１からの結果データの入力は並列に実行
される。

【０００４】次にソート処理装置１の動作の詳細につい
て説明する。ソート処理装置１はホスト計算機６から送
られてくるデータの列を連続的に入力して、これを指定
された順序に並べ替えて、結果を再びホスト計算機６に
返す。この様子を、同じく上記「情報処理」に開示され
ている図７を用いて説明する。図７は、図６におけるソ
ート処理装置１の構成を示す図で、ソート処理装置１
は、ソートプロセッサ１１、１２、１３、・・・及び１
４を線形に接続して構成される。各ソートプロセッサ１
１〜１４には、各々データ記憶装置１５、１６、１７、
・・・及び１８が接続されている。また、２１はホスト
計算機６とのデータのやりとり、処理の指示のやりとり
を行うためのホスト計算機インタフェースであり、１９
はソート処理装置１全体を制御する制御部である。ソー
トプロセッサ１１〜１４は、各々先頭から第１段目のソ
ートプロセッサ、第２段目のソートプロセッサ、第３段
目のソートプロセッサ等と呼ばれる。第ｉ段目のソート
プロセッサは、２^i-1データ分の容量の記憶装置を各々
有している。

【０００５】ここでは、”８、２、１、３、５、７、
６、４、・・・”の順にデータがソート処理装置１に入
力され、このデータを降順にソートする場合を例にし
て、動作を説明する。先ず、先頭の第１段目のソートプ
ロセッサ１１は、入力されたデータを２つずつ取り出
し、これを指定の順序に並び替えて次段のソートプロセ
ッサに送り出す。次段のソートプロセッサに、２つずつ
にソートされて入力されるデータは（８、２）、（３、
１）、（７、５）、（６、４）、・・・・となる。この
ように、第１段目のソートプロセッサ１１では、”１、
３”の順序で入力されたデータは順序が入れ代わり、
（３、１）の順でソートされた２つのデータの組みとな
って出力されている。このように、ソートされたデータ
の組みをデータストリングまたはストリングと以降呼ぶ
ことにする。第２段目のソートプロセッサ１２は、この
２つずつにソートされたデータストリングを入力して、
これを２組ずつ取り出し、併合して、４つずつにソート
されたデータストリングを次段のソートプロセッサ１３
に送り出す。その結果は、（８、３、２、１）、（７、
６、５、４）、・・・・となる。このように、第２段目
のソートプロセッサ１２では、入力データストリング
（８、２）と（３、１）がソート処理された結果、併合
されて出力データストリング（８、３、２、１）とな
る。第３段目のソートプロセッサ１３は、この４つずつ
にソートされたデータストリングを入力して、これを２
組みずつ取り出し、併合して、８つずつにソートされた
データストリングを次段のソートプロセッサ１４に送り
出す。この結果は、（８、７、６、５、４、３、２、
１）、・・・・となる。第４段目のソートプロセッサ１
４以降も同様な処理を行う。

【０００６】ところで、各段のソートプロセッサは、図
８に示すように、前段のソートプロセッサがすべての処
理を終えない内に処理を開始することが可能であり、こ
れにより、データを連続的に入力すると若干の遅れ時間
を経てデータ入力と並列にソート結果が出力されること
がわかる。このようにして、ｎ個のソートプロセッサに
より２ⁿ個のデータの並び替え、即ちソート処理が行わ
れる。なお、各ソートプロセッサは、これら比較併合処
理において、各々に接続されたデータ記憶装置１５、１
６、１７、１８を記憶領域として使用する。

【０００７】次に、図９に示す「情報処理」Ｖｏｌ．３
１、Ｎｏ．４、Ｐ４５７ー４６５、１９９０に開示され
ている従来のソートプロセッサの構成図を参照しなが
ら、ソートプロセッサ内部における動作について説明す
る。なお、この図９においては、説明を簡単にするため
図７におけるソートプロセッサ１２のみの内部について
を示しているが、他のソートプロセッサの内部も同様な
構成である。図９において、１２０はデータストリング
を比較する比較器、１２１、１２２は各々比較されるデ
ータの一部を一次的に格納するラッチレジスタ、１２
３、１２４は比較器１２０のデータ入力ポート、１２５
はソートプロセッサの動作を制御する制御部である。ラ
ッチレジスタ１２１、１２２は、比較器１２０の比較デ
ータサイズ及び比較器の入力ポート１２３、１２４のデ
ータ幅と等しいデータサイズを有している。以下の説明
では、この大きさは４バイトとする。１２６は前段のソ
ートプロセッサ１１からのデータを入力する入力バス、
１２７は次段のソートプロセッサ１３にデータを出力す
る出力バス、１２８は接続されているデータ記憶装置１
６とのデータをやりとりするアドレス及びデータバスで
ある。

【０００８】以下、ソートプロセッサ１２のソート処理
の詳細について説明する。ソートプロセッサ１２に対し
て、前段のソートプロセッサ１１からデータストリング
（８、２）、（３、１）、・・・が順次入力されると、
ソートプロセッサ１２はこれを併合してデータストリン
グ（８、３、２、１）、・・・として次段のソートプロ
セッサ１３に出力する場合を例にとって説明する。

【０００９】先ず、最初に入力されるデータストリング
（８、２）はそのままの順序を保ちながら、ソートプロ
セッサ１２に接続されたデータ記憶装置１６に格納され
る。次に、データストリング（３、１）のデータ「３」
がソートプロセッサ１２に入力され、同様にデータ記憶
装置１６に記憶される。続いて、最初のデータストリン
グ（８、２）の先頭データ「８」と、データストリング
（３、１）の先頭データ「３」が４バイトずつデータ記
憶装置１６からラッチレジスタ１２１、１２２にロード
されて、比較器１２０において比較が行われる。この比
較はデータを４バイト毎に順に比較することにより行わ
れる。

【００１０】なお、このソート処理において、ソートキ
ーに対する順序指定として昇順が指定されている場合に
は、比較結果はいずれか小さい方が先に出力される。ま
た、同様に順序指定として降順が指定されている場合に
は、比較結果はいずれか大きい方が先に出力される。こ
れらの昇順降順に対する制御は、データの先頭バイトか
ら始まるソートキーに対して、制御部１２５が制御を行
う。比較結果が確定すると、データは次のソートプロセ
ッサ１３に出力される。この比較処理と並行して、２番
めのデータストリング（３、１）中の次のデータ「１」
がデータ記憶装置１６に格納される。この例の場合に
は、比較の結果、データ「８」が次段のソートプロセッ
サ１３に出力される。このため、続く比較では、データ
「３」と、データストリング（８、２）の「８」に続く
データ「２」が比較される。比較は、同様にデータ記憶
装置１６から、データ「３」とデータ「２」を４バイト
ずつ各々ラッチレジスタ１２１、１２２に入力して、４
バイトずつ比較を行うことにより処理される。

【００１１】

【発明が解決しようとする課題】従来のソート処理装置
は、以上のように構成されていたので、以下のような問
題点があった。（１）ソート処理の性能を向上させるために、ソートプ
ロセッサにおいて一度に比較できるデータの個数を２か
ら４あるいは８等の大きい数とすることは困難であっ
た。例えば、「電子通信学会論文誌」Ｖｏｌ．１．Ｊ６
６ＤＮｏ．３Ｐ３３２ー３３９１９８３／３の
Ｐ３３２ー３３３には、Ｋ本の入力ストリングを１本に
マージすることが記載されているが、示されているよう
に理論上可能であることは示されているが、従来のソー
トプロセッサでは、比較結果を入力データのどちらかが
大きいという情報により制御されており、これを４ある
いは８等の２より大きい個数に変更する手段は示されて
おらず、単純に一度に比較できる数を２から４あるいは
８にしても効率良くソート処理を行なうことができなか
った。（２）例えば、従来の技術の構成において、ラッチレジ
スタ１２１、１２２の数を４または８等に増加させる
と、比較処理においては、比較対象となるＫ個のデータ
を４バイト毎にデータ記憶装置１６から読み出す処理が
必要となり、４バイトの比較において４×Ｋ回のデータ
記憶装置アクセスが必要となる。このため、Ｋを増加さ
せればさせる程、データ記憶装置へのアクセス回数が増
加し、性能が低下する問題があった。これは、例えば、
図１０（ａ）に示すように、従来技術では、データ記憶
装置１６へのバス１２８上を流れるデータをみると、比
較の度に以下のようなデータアクセスが生じる。即ち、
まず、ラッチレジスタ１２１へのデータ読み込み（ｒ
１）があり、次にラッチレジスタ１２２へのデータ読み
込み（ｒ２）が起こる。最後にこれらのデータが比較さ
れ、次段のソートプロセッサ１３へ比較結果が出力され
るが、同時に前段のソートプロセッサ１１から入力され
てくるデータがデータ記憶装置１６に格納（ｗ）され
る。また、これと同期して、他のすべてのソートプロセ
ッサも並列に同様な動作を各々のデータ記憶装置に対し
て行っている。従って、比較の物理的な単位である４Ｂ
に対して、この場合、３サイクルで一回の比較が行われ
ることになる。一方、これをそのまま拡張し、例えばＫ
＝４とした場合を考えると、図１０（ｂ）に示すよう
に、この場合、ｒ１、ｒ２、ｒ３、ｒ４、ｗ合計５サイ
クルにより４個のデータの比較が行われることになる。
この場合、先頭のプロセッサは、ソートプロセッサ１１
（Ｐ１）及びソートプロセッサ１２（Ｐ２）を合わせた
場合と同じで、データを４個組にする処理を行っている
が、そのために４バイトの比較に対して、５サイクルが
必要となることを示している。このように、一般に、Ｋ
個のデータの比較を一度に行うと、４ＢあたりＫ＋１サ
イクルの時間がかかることになり、性能が低下する。（３）これを回避するため、キー値をバッファに貯え、
データ記憶装置へのアクセスを回避することが考えられ
るが、これも実現上困難な問題がある。即ち、Ｋ個のデ
ータの比較において、Ｋ個のバッファを使用すると、比
較において出力されていったデータに対応するキー値の
バッファに対し、このデータに後続するデータを再度読
み込み、その後比較を開始する必要がある。このため、
比較処理と比較処理の間では、キー値の読み込み時間の
無駄が発生し、同じく性能が低下するという問題があっ
た。（４）また、ソートプロセッサをＬＳＩで実現する場
合、ＬＳＩパッケージにおけるピン数による制限問題が
ある。即ち、比較器及びソートプロセッサ内部の制御装
置は比較的簡単なハードウェア論理により実現可能であ
り、容易にＬＳＩとして実現可能であるが、一方で、Ｌ
ＳＩの技術が進展し、多量のハードウェア論理が集積可
能となっても、上記従来技術によるソートプロセッサを
一つのＬＳＩに集積するには、ＬＳＩのピン数がネック
となり、実現が困難である。例えば、従来技術の構成に
よりソートプロセッサをＬＳＩとして実装した場合、現
在においては、単一のＬＳＩにより、ソートプロセッサ
を２個またはそれ以上集積することが可能である。一
方、ピン数には制限が生じる。具体的には、外部との接
続に使用する３つのバスは、上記例の場合・前段からのデータ入力バス１２６：３２ビット・後段へのデータ出力バス１２７：３２ビット・データ記憶装置のアドレス及びデータバス：アドレス
３２ビット、データ３２ビットの大きさとなる。これに加えて、電源、グランド、その
他制御信号等は通常のＬＳＩの設計から想定すると３０
ピン程度必要であり、合計すると１６０ピン程度のＬＳ
Ｉの外部ピンが必要となる。例えば、単一のＬＳＩにソ
ートプロセッサを２個集積する場合（上例では、ソート
プロセッサ１１及び１２を一つのＬＳＩにまとめて集積
する場合）、これら相互を接続するデータバスの３２本
のピンは内部的に実現されるため、不要となるが、その
他のピン数を合わせると２２０ピン程度が必要となる。
一般に、Ｎ個のソートプロセッサを単一のＬＳＩに集積
するには３２＋３２＋３２×２×Ｎ＋３０程度のピン数
が必要となる。Ｎを４とすると、ピン数は３５０ピン程
度となり、これは、ＬＳＩの集積度が上がり、多数のソ
ートプロセッサが単一のＬＳＩに集積可能となっても、
ＬＳＩパッケージのピン数がネックとなり、これが実現
できないという問題があった。（５）従って、ソート処理装置の実現上、ＬＳＩ一石に
は１または２の、極く少数のソートプロセッサが集積さ
れることとなり、ＬＳＩ内部の集積能力に余剰がある一
方、ソート処理装置は、比較的多数のソートプロセッサ
ＬＳＩから構成することとなり、ハードウェア規模が大
きくなるという問題があった。（６）さらに、ソートプロセッサに接続されるデータ記
憶装置のハードウェア規模が大きくなる問題がある。即
ち、各ソートプロセッサにおいて、一度に比較されるデ
ータが２個であると、各ソートプロセッサに接続される
データ記憶装置の容量は段数が進むにつれて２倍づつ増
加する。しかし、初段のソートプロセッサの容量が６４
バイト程度である場合、２段目は１２８バイト、３段目
は２５６バイト、１０段目で３２Ｋバイト、２０段目で
３２Ｍバイトとなる。一方、現在のＤＲＡＭは、１チッ
プで１６Ｍビット、６４Ｍビットといった容量であり、
アクセス幅は８ビットのもの等がある。これら小容量の
データ記憶装置を実現すると、例えば３２ビット幅のデ
ータ記憶装置を仮定すると、最低でもこれらＤＲＡＭ
（アクセス幅８ビット）を４石使用することが必要とな
り、初段から１８段目には各々１６ＭビットのＤＲＡＭ
を４石、合計７２石が必要となる。これらのＤＲＡＭチ
ップの総容量は１４４ＭＢあるが、実際にはそのうちの
１６ＭＢのみが使用されることになる。このように多数
のＤＲＡＭのチップが低い利用効率で使用されるため、
ハードウェア規模が増大するという問題があった。

【００１２】この発明は、以上のような問題点を解消す
るためになされたもので、ソート処理における比較処理
をデータ記憶装置に対するアクセス要求数を増加させる
ことなく同時にＫ（Ｋは２以上）個のデータまたはデー
タストリングで行ない処理性能を改善させることを目的
とする。

【００１３】また、比較処理部を同時にＫ個のデータま
たはデータストリングを比較するように構成することに
より、ソートプロセッサをＬＳＩ化する時のピン数を減
少させ、ＬＳＩのパッケージのピン数からの制限を解消
して、ソート処理装置を構成するＬＳＩ化されたソート
プロセッサの数を減少させ、ひいてはデータ記憶装置の
メモリチップ数を減少させ、その結果ソート処理装置の
小型化を可能とすることを目的とする。

【００１４】

【課題を解決するための手段】この発明に係わるソート
プロセッサは、多段に接続されて、並列処理により複数
のデータ（各データは複数のソート・キーとデータ本体
から成る）のソートを行うソートプロセッサ群の各段に
おけるソートプロセッサは、前段から入力される一連の
データ群（以下、データストリングという）を格納する
データ記憶装置と、前記データストリングの連続するＫ
組（Ｋ：２以上の整数）の比較対象データを入力するＫ
＋１個の入力ポートを有して、Ｋ個の入力ポートからの
データを４バイトなどのデータを細分した小単位で比較
する比較器と、この比較器へ入力する前記入力ポートを
選択する制御部と、を備え、前記Ｋ＋１個の入力ポート
の内、Ｋ個の入力ポートの各々に前記比較対象データを
格納するデータ格納部を設け、１個の入力ポートに前記
比較対象データの先頭部分を格納するレジスタを設け、
前記Ｋ個のデータ格納部の内のＫ−１個のデータ格納部
にＫ−１組の前記比較対象データを格納し、前記レジス
タにＫ個目の前記比較対象データの先頭部分を格納し、
このＫ−１個のデータ格納部から入力されるデータと前
記レジスタから入力されるデータとを比較することによ
ってＫ個のデータの比較処理を開始すると共に、前記Ｋ
個目のデータは、Ｋ個目のデータ格納部に格納して、入
力データストリングを指定された順序に並べ替えるソー
ト処理を行なうようにしたものである。

【００１５】また、前記データ格納部を、比較するデー
タのキー値のみを格納キー値格納部とするようにしたも
のである。

【００１６】また、前記Ｋ個のデータストリングとその
キー値を格納する前記Ｋ個のキー値格納部とが１対１に
対応するようにしたものである。

【００１７】また、前記制御部は、比較処理を行なう前
処理において、比較対象となる連続するＫ個データスト
リングのデータの内の最初のＫ−１個のデータのキー値
をＫ個のキー値格納部の内のＫ−１個のキー値格納部に
格納し、Ｋ個目のデータのキー値の先頭部分がレジスタ
に格納されると同時に、前記Ｋ−１個のＫ−１個のキー
値格納部に対応する入力ポートと、前記レジスタに接続
されている入力ポートを選択して比較処理を開始すると
共に、Ｋ個目のデータは、Ｋ個目のキー値格納部に格納
するようにしたものである。

【００１８】また、前記制御部は、比較処理の最初の比
較処理の開始にあたり、比較対象となるＫ個のソートス
トリングのうち、Ｋ−１個のデータストリングを前記デ
ータ記憶装置にロードする際に、これらのデータストリ
ングの各々の先頭データを、データ記憶装置に格納する
と同時に、各々のデータに対応するキー値をキー値格納
部にも格納するようにしたものである。

【００１９】また、前記比較器は、各ソートプロセッサ
で繰返し実行する比較処理の２回目以降の比較処理にお
いて、Ｋ個のデータのキー値の比較の結果、指定の順序
にするデータを判定して、このデータを次段のソートプ
ロセッサに出力して、前記制御部は、次の比較のため
に、出力されたデータにかわる次のデータのキー値をレ
ジスタに格納して、前記比較器の比較動作を開始させる
と共に、このデータを、出力されたデータのキー値が格
納されていたキー値格納部に並行して格納してソート処
理を行なうようにしたものである。

【００２０】また、前記比較器は、最も小さいデータま
たは最も大きいデータを選択するように構成したもので
ある。

【００２１】また、前記制御部は、前記比較器で比較の
結果、前記ラッチレジスタに格納されたデータが選択さ
れて出力された場合には、このデータの属するデータス
トリングのこのデータに続く次のデータのキー値をレジ
スタに格納して前記比較器の比較動作を開始させる共
に、このデータのキー値を前記出力されたデータのキー
値が格納されていたキー値格納部に並行して格納するよ
うにしたものである。

【００２２】また、前記制御部は、前記比較器での比較
の結果出力されたデータにかわるデータがなくなった場
合にあは、このデータのキー値が格納されていたキー値
格納部に対応する比較器の入力ポートをその後選択しな
いようにしたものである。

【００２３】

【発明の実施の形態】この実施の形態においては、一度
に比較するデータ数をＫ＝４、比較するデータ幅を４バ
イトとした場合について説明する。図１は、この発明に
よるソートプロセッサとソートプロセッサ間の接続関係
を示す図である。図において、１１、１２、１３はソー
トプロセッサ、１５、１６、１７は、ソート処理するデ
ータストリングを格納する各ソートプロセッサが有する
データ記憶装置である。各ソートプロセッサ１１〜１３
は、データのソートキー（以降、キー値と称す）を格納
する４個のキー値格納部１３１〜１３４、ラッチレジス
タ１３５、比較器１３０およびソートプロセッサ全体を
制御する制御部１２５から構成されている。なお、比較
器１３０は、特別の回路構成を採らずに２入力の比較器
を複数組み合わせることにより実現できる。また、ラッ
チレジスタ１３５は、一般的なレジスタで構成するよう
にしてもよい。

【００２４】また、１２６は前段のソートプロセッサ１
１からのデータを入力する入力バス、１２７は次段のソ
ートプロセッサ１３にデータを出力する出力バス、１２
８は接続されているデータ記憶装置１６とのデータをや
りとりするアドレス及びデータバスである。１３６〜１
４０は比較器１３０の入力ポートである。なお、ラッチ
レジスタ１３５は、比較器１３０で一度に比較するビッ
ト幅のレジスタであり、キー値格納部１３１〜１３４
は、データのキー値部分全てを格納できる容量を有する
レジスタファイルやメモリ素子等で構成されている。ま
た、キー値格納部１３１、１３２、１３３、１３４を便
宜上、各々１番目、２番目、３番目、４番目のキー値格
納部と称することにする。

【００２５】最初に、上記のように構成されたソートプ
ロセッサのソート処理における概略の動作について説明
する。（１）ソートプロセッサの制御部１２５は、比較される
個々のデータのキー値を対応するキー値格納部（１３１
〜１３４）に格納する。（２）比較の結果、一つのデータが出力された場合、次
にデータ記憶装置１６から入力するデータのキー値を、
例えば４バイト単位にラッチレジスタ１３５に入力し
て、比較を行い、同時に、空いているキー値格納部にも
同じデータのキー値を順次入力する。（３）各ソートプロセッサで繰返し実行される比較処理
の最初の比較処理の開始において、比較対象となる４個
のデータの内の３個のデータのキー値の各々を４個のキ
ー値格納部（１３１〜１３４）の内の３個のキー値格納
部（１３１〜１３３）に順次格納していき、ソートプロ
セッサ内の制御部１２５は比較対象としてこれら３個の
キー値格納部（１３１〜１３３）に対応する入力ポート
（１３６〜１３８）と、ラッチレジスタ１３５に接続さ
れている入力ポート１４０を選択して、４個目のデータ
のキー値の先頭部分（先頭の４バイト）がラッチレジス
タ１３５に格納されると同時に比較処理を開始する。並
行して４個目のデータのキー値は、４番目のキー値格納
部１３４に格納する。（４）各ソートプロセッサで繰返し実行される比較処理
の最初ではない比較処理においては、比較器１３０によ
る４個のデータのキー値の比較の結果、最も小さいデー
タ（昇順ソートの場合）を判定して、これを出力し、次
の比較において、出力されたデータにかわる次のデータ
のキー値の先頭部分をラッチレジスタ１３５に入力する
と同時に比較を開始すると共に、並行して、出力された
データのキー値が格納されていたキー値格納部にこのデ
ータのキー値を格納する。これにより昇順のソートを行
う。（５）降順ソートの場合においては、比較の結果、最も
大きいデータを判定し、これを出力することにより、降
順のソートを実現する。（６）ラッチレジスタ１３５にキー値の一部（４バイ
ト）が格納されて比較が行われ、かつキー値格納部に同
時に格納されているキー値が、昇順または降順比較の結
果選択され、出力された場合、この出力されたデータに
かわる次のデータに対しては、同様にそのキー値の先頭
部分をラッチレジスタ１３５に格納すると同時に比較を
開始し、これと並行して、出力されたデータのキー値が
格納されていたキー値格納部にラッチレジスタ１３５に
格納したデータのキー値と同じものを格納する。このデ
ータが比較の結果、選択されず、出力されなかった場合
には、このデータに代わって出力されたデータにかわる
次のデータのキー値の先頭部分をラッチレジスタ１３５
に格納して、比較を開始すると共に、並行して、出力さ
れたデータのキー値が格納されていたキー値格納部にラ
ッチレジスタ１３５に格納したデータのキー値と同じも
のを格納する。（７）出力されていったデータにかわるデータがなくな
った場合、制御部１２５は、このデータのキー値が格納
されていたキー値格納部に対応する比較器１３０の入力
ポートをその後選択せず、その後の比較において比較対
象としないように制御する。

【００２６】図２は、この発明によるソートプロセッサ
を用いて構成されたソート処理装置を示す図で、ソート
処理装置１は、ソートプロセッサ１１〜１４、各ソート
プロセッサ用のデータ記憶装置１５〜１８、ホスト計算
機とのデータのやりとり、処理の指示のやりとりを行う
ためのホスト計算機とのインタフェース部２１、データ
のキー部の値を変換するキー変換部２０およびソート処
理装置１全体の制御を行なうソート処理装置制御部１９
から構成されている。キー変換部２０は、先頭のソート
プロセッサ１１に接続して構成されている。以下、図を
参照しながら、この実施の形態における動作について説
明するが、ホスト計算機からデータをソート処理装置１
に入力し、ソート処理装置１がこれをソートしてホスト
計算機に返す部分は同一であり、説明を省略する。

【００２７】先ず、図２を参照しながら、この発明によ
るキー変換部２０について説明する。図２は、従来例で
説明した図６と類似した構成であるが、各ソートプロセ
ッサに付加されたデータ記憶装置１５、１６、１７、１
８の容量及び各ソートプロセッサの内部構成が異なって
いる。ソート処理装置１はホスト計算機から送られてく
るデータの列を連続的に入力して、これを指定された順
序に並べ替えて、結果を再びホスト計算機に返す。ソー
ト処理装置１は、ソートプロセッサ群１１、１２、１
３、１４及びこれらソートプロセッサ群に各々付加され
るデータ記憶装置群１５、１６、１７、１８を線形に接
続し、更に先頭のソートプロセッサ１１の前にキー変換
装置２０を接続して構成される。

【００２８】ソート処理においては、データ中のキー値
を基にして、データの並べ変えを行なう。例えば、ソー
ト対象のデータの形式が以下のようになっていたとし
て、ソートプロセッサは降順ソートのみが可能である場
合について説明する。・データ形式：キー１＋キー２＋キー３＋非キーデータここで、キー１とキー３とは昇順指定で、キー２は降順
とする。制御部１９は、キー１からキー３までに関し
て、昇順か、降順かの指定をホスト計算機から受取り、
これを解釈して、キー変換部２０に対して、入力される
各データに対して、そのキー１とキー３に関しては、そ
のビットを反転して最初のソートプロセッサ１１にデー
タを送り出すように制御する。これによって、ソートプ
ロセッサは降順ソートのみの機能しか持っていなくて
も、例に示すような昇順と降順とが混じった複数のキー
に対するソートを実現することができる。

【００２９】以下に、具体例を示して説明する。例え
ば、２つのデータのキー１が”２”と”４”であった場
合、これらの２進数表記は”００１０”と”０１００”
であり、これらを昇順ソートすると、”２”、”４”の
順で出力することが必要である。一方、これらをビット
反転すると，１１０１”、”１０１１”であり、これら
は各々１０進数”１３”、”１１”である。従ってこれ
らを降順ソートしても同様な順序が得られる。同様に、
ソートプロセッサが昇順ソートのみの機能しか持ってい
ない場合には、この例では、キー２に対してビット反転
を行うように、制御部１９がキー変換部２０に対して指
示を行なうようにすればよい。

【００３０】次にソートプロセッサの動作について具体
的な例を用いて説明する。ソートプロセッサは、各々先
頭から第１段目のソートプロセッサ（Ｐ₁）、第２段目
のソートプロセッサ（Ｐ₂）、第３段目のソートプロセ
ッサ（Ｐ₃）等と呼ばれる。第ｉ段目のソートプロセッ
サ（Ｐ_i）は、(Ｋ−１)Ｋ^i-1データ分の容量のデータ記
憶装置を各々有している。以下Ｋ＝４として動作の説明
を行う。動作の例として、ソート処理装置１に８、２、
１、３、５、７、６、４、９、０、８、５、１、１０、
３、４、・・・の順にデータが入力されると、まず先頭
の第１段目のソートプロセッサ１１は入力されたデータ
を４つずつ取り出し、これを並び替えて次段のソートプ
ロセッサ１２に送り出す。

【００３１】なお、ここで、データ「８」、「２」、
「１」・・・は、１０進数の数字を意味するものではな
く、各々キー値とデータ本体部で構成されたデータ（但
し、キー値のみで構成される場合もある）であり、単に
データとしての大きさを表すものである。次段のソート
プロセッサ１２に４つずつにソートされて入力されるデ
ータは（８、３、２、１）、（７、６、５、４）、
（９、８、５、０）、（１０、４、３、１）、・・・・
となる。

【００３２】２段目のソートプロセッサ１２は、この４
つずつソートされたデータを入力して、これを４組ずつ
取り出し、併合して、１６ずつソートされたデータ列を
次段のソートプロセッサ１３に送り出す。その結果は
（１０、９、８、８、７、６、５、５、４、４、３、
３、２、１、１、０）、・・・となる。第３段目のソー
トプロセッサ１３以降も同様な処理を行う。この様子を
図３に示す。従来技術と同様に、図３に示すように、各
段のソートプロセッサは、前段のソートプロセッサがす
べての処理を終えない内に処理を開始することが可能で
あり、これにより、データを連続的に入力すると若干の
遅れ時間を経てデータの入力と並列にソート結果が出力
されることがわかる。

【００３３】このようにして、ｎ個のソートプロセッサ
によりＫⁿ個のデータの並び替え、即ちソート処理が行
われる。別の言い方をすると、Ｎ個のデータのソート
は、ｌｏｇ_KＮ個のソートプロセッサにより実現され
る。例えば２²⁰＝４¹⁰＝１００万個のデータのソートに
は、従来の２個のデータ比較による方式では、ソートプ
ロセッサは２０個必要であったが、Ｋ＝４とした本方式
ではソートプロセッサは１０個で済むことがわかる。な
お、各ソートプロセッサは、これら比較併合処理におい
て、各々に接続されたデータ記憶装置１５、１６、１
７、１８を記憶領域として使用する。

【００３４】次に、ソートプロセッサの内部動作につい
て、図１を参照しながら説明する。ソートプロセッサ１
２に対して、前段のソートプロセッサ１１からデータス
トリング（８、３、２、１）、（７、６、５、４）、
（９、８、５、０）、（１０、４、３、1）・・・が入
力され、ソートプロセッサ１２において、これが併合さ
れてデータストリング（１０、９、８、８、７、６、
５、５、４、４、３、３、２、１、１、０）、・・・と
して次段のソートプロセッサ１３に出力される場合を例
にとって説明する。

【００３５】まず、入力バス１２６からソートプロセッ
サ１２に入力されるてくるデータストリング（８、３、
２、１）、（７、６、５、４）、（９、８、５、０）
は、そのままの順序を保ちながら、ソートプロセッサ１
２に接続されたデータ記憶装置１６に格納される。この
とき、データ記憶装置１６へのデータの格納と平行し
て、データストリング（８、３、２、１）の先頭のデー
タ「８」、データストリング（７、６、５、４）の先頭
データ「７」、データストリング、（９、８、５、０）
の先頭データ「９」のキー値の部分が各々１番目、２番
目、３番目のキー値格納部１３１、１３２、１３３に格
納される。この時点では、４個あるキー値格納部の内、
４番目のキー値格納部１３４は、まだ空きの状態であ
る。ここには、後に、４番目のデータストリング（１
０、４、３、１）のデータのキー値が格納される。即
ち、・１番目のキー値格納部：１番目のデータストリングの
キー値・２番目のキー値格納部：２番目のデータストリングの
キー値・３番目のキー値格納部：３番目のデータストリングの
キー値・４番目のキー値格納部：４番目のデータストリングの
キー値のように対応が決められ、固定される。以上の動作は制
御部１２５により制御される。

【００３６】次に、制御部１２５は、比較器１３０及び
そのデータ入力ポート１３６、１３７、１３８、１３
９、１４０の内、キー値が格納されているキー値格納部
の最初のＫ−１個に相当する１番目、２番目および３番
目のキー値格納部１３６、１３７、１３８と、ラッチレ
ジスタ１３５に接続されたデータ入力ポート１４０から
入力されるデータ（キー値）を比較器１３０により比較
するように設定を行う。続いて、残っていた４番目のデ
ータストリング（１０、４、３、１）が前段のソートプ
ロセッサ１１から順に入力バス１２６に入力される。ソ
ートプロセッサ１２は、まずその先頭のデータ「１０」
のキー値４バイトづつ順にラッチレジスタ１３５に格納
し、比較を４バイト単位で行う。同時に、入力されるデ
ータのキー値の部分は空いているキー値格納部１３４へ
格納する。

【００３７】少し補足を加えると、ラッチレジスタ１３
５にデータ「１０」のキー値の最初の４バイトが格納さ
れると同時に比較器１３０での比較が開始され、この例
の場合には、データ「１０」が最も大きいので、データ
「１０」のキー値が４バイトずつ順番にラッチレジスタ
１３５に格納されていくことになる。また、データ「１
０」を他のデータストリングと同様にデータ記憶装置１
６に格納するようにしてもよい。

【００３８】比較器１３０においては、「８」、
「７」、「９」、「１０」が比較される。その結果、最
も大きいデータ「１０」が出力される。この例のよう
に、ラッチレジスタ１３５に入力されているデータがそ
のまま比較の結果次段に出力される場合には、まず、こ
のデータ「１０」のキー部が比較器１３０から出力さ
れ、そのままデータ出力バス１２７を通じて次段のソー
トプロセッサ１３に出力される。続いて、このデータに
キーでないデータ部分がある場合には、データ入力バス
１２６から入力されてくるこのデータの非キー値データ
の部分をそのままデータ出力バス１２７を通じて出力す
る。これらの制御は制御部１２５によって行われる。

【００３９】続いて、４番目のデータストリングのデー
タ「１０」に続くデータ「４」が入力バス１２６から入
力されてくる。このデータのキー値は、データ「１０」
の場合と同様に、ラッチレジスタ１３５に４バイトづつ
格納され、キー値格納部１３１、１３２、１３３中のデ
ータ「８」、「７」、「９」と４バイトずつ比較され
る。また、ラッチレジスタ１３５への格納と同時に、こ
のデータ「４」のキー値は空きとなっているキー値格納
部１３４に格納される。この比較においては、ラッチレ
ジスタ１３５に入力されてくるデータ「４」ではなく、
キー値格納部１３３に格納されている最大のデータ
「９」が比較の結果出力される。従って、この場合に
は、まずこのデータ「９」のキー値の部分が比較器１３
０からデータ出力バス１２７を経由して次段のソートプ
ロセッサ１３に出力される。続いて、このデータ「９」
のキーでないデータ部分がある場合には、データ記憶装
置１６からこのデータ「９」の非キー値部分を読みだ
し、データ出力バス１２７を経由してこれらを次段のソ
ートプロセッサ１３に出力する。また、キー値の比較が
完了したときに、データ「４」においてキー値に続くキ
ーでないデータ部分がある場合には、データ入力バス１
２６により前段のソートプロセッサ１１から送られてく
るこれらデータ部分は、データ記憶装置１６に送られて
記憶される。

【００４０】この段階において、先程は空き（次段のソ
ートプロセッサに出力済みで不要のデータが残ってい
る）となっていたキー値格納部１３４には、データ
「４」のキー値が格納されており、一方、先程「９」の
キー値が格納されていたキー値格納部１３３が空きとな
っている。従って、制御部１２５は、比較器１３０に対
して、そのデータ入力ポート１３６、１３７、１３９、
１４０からのデータを比較するように設定を行う。設定
が終了すると、比較器１３０に接続されているラッチレ
ジスタ１３５には、データ記憶装置１６から、データス
トリング（９、８、５、０）のデータ「９」に続くデー
タ「８」のキー値が４バイトずつ読み出されて格納され
て、他のキー値格納部１３１、１３２、１３４にそれぞ
れ格納されているデータ「８」、「７」、「４」と比較
器１３０において４バイトずつ比較される。この比較動
作は、データ「８」のキー値の最初の４バイトがラッチ
レジスタ１３５に格納されると同時に始まる。データ
「８」のキー値のラッチレジスタ１３５への格納と同時
に空いているキー値格納部１３３に同じものが格納され
て行く。さらに、８が出力されるとデータ入力バス１２
６により前段のソートプロセッサ１１から送られてくる
（１０、４、３、１）中の「４」に続くデータ「３」を
データ記憶装置１６に格納する。

【００４１】図４は、以上説明したソート処理におけ
る、データの流れを図示化したものである。図におい
て、１０_Kはデータ「１０」のキー値を示し、１０_Kー
１、１０_Kー２は各々データ「１０」のキー値の最初の
４バイト、次の４バイトを示している。また、この図の
例では、キー値が８バイト（４バイト＊２）の場合を示
している。

【００４２】なお、上記の説明において、データ「９」
が出力された後に、データ「８」のキー値部分をデータ
記憶装置１６から読み出して、キー値格納部１３３に、
また、キー値を４バイトずつ順番にラッチレジスタ１３
５に格納するように説明したが、この動作は、図１に示
したソートプロセッサの構成においては、制御部１２５
がキー値格納部１３１〜１３４に接続されているバスを
時分割に使用して行なう。また、データ記憶装置１６
と、キー値格納部１３１〜１３４およびラッチレジスタ
１３５と、を別のバスで接続するようにしてもよい。

【００４３】以上の動作を繰り返して行くことによりソ
ート処理が完了する。ここで、ソート処理が完了に近づ
くと、４本あるデータストリングのデータがなくなって
行く。例えば、この例の場合には、データストリング
（８、３、２、１）、（７、６、５、４）、（９、８、
５、０）、（１０、４、３、１）・・・・が入力され、
ソートプロセッサ１２はこれを併合してデータストリン
グ（１０、９、８、８、７、６、５、５、４、４、３、
３、２、１、１、０）、・・・を出力するが、出力にお
いて、２つのデータ「４」が出力されてしまうと、２本
目のデータストリング（７、６、５、４）のデータは、
このソートプロセッサ１２からはなくなる。このような
データストリングに対しては、対応するキー値格納部か
らのデータを比較対象としないように制御部１２５が比
較器１３０を制御する。

【００４４】次に、データ記憶装置１５〜１８の構成に
ついて説明する。データ記憶装置１５〜１８は、通常Ｄ
ＲＡＭにより構成される。例えば、１００万件、６４Ｍ
Ｂのデータのソート処理を行なうことを考えると、従来
技術と本発明では図５に示すような差異が生じる。図５
は、一度に比較するデータを変化させたときのデータ記
憶装置と必要なＤＲＡＭの数量の比較を示す図である。
このように、従来技術に比較して、本発明は、ハードウ
ェア量の減少が可能であるが、更に、比較器で一度に比
較する個数ＫをＤＲＡＭの容量、例えば、容量１６Ｍｂ
ｉｔ、８ビット幅のＤＲＡＭ４つでの最小単位が８ＭＢ
であることに注目し、これの約数（この場合には４）を
選んで実現することで、ＤＲＡＭの個数が少なくなるハ
ードウェア実装が可能であることがわかる。

【００４５】以上のように、この実施の形態によれば、
ＬＳＩのピン数制限のために生じるソートプロセッサの
ＬＳＩ化の実装問題を解決することができる。また、Ｌ
ＳＩ化の実装問題を解決することにより、ソート処理装
置で必要とするソートプロセッサの数を減少させ、以っ
てソート処理装置のハードウェア規模を小さくし、一定
データ量をソートするソート処理装置を小型化すること
が可能となる。また、このようなソート処理装置内部で
用いられるデータ記憶装置のＤＲＡＭの個数を減少さ
せ、ソート処理装置を小型化することを可能とする。ま
た、ソートプロセッサを本発明による構成にしても、ソ
ートプロセッサのデータ記憶装置へのアクセス回数増加
による性能低下が発生しない。また、ソート処理装置に
対し入力されるデータが複数のソートキーを有し、それ
らソートキーの各々に対して昇順降順のソート指定が独
立に指定されている場合にも、ソートプロセッサは単一
のキーに対して降順または昇順のソートのいずれか一方
のみ行えばよく、ソートプロセッサのハードウェアを簡
素化することができる。

【００４６】

【発明の効果】以上のように、この発明によれば、比較
するＫ個のデータストリングに対して比較器の入力ポー
トをＫ＋１個設けて、このＫ＋１個の入力ポートのうち
のＫ個の入力ポートからのデータを比較するようにした
ので、処理効率を損なうことなくソート処理を行なうこ
とができる。

【００４７】また、Ｋ＋１個の入力ポートのうちＫ個の
入力ポートには、データストリングのデータを格納する
データ格納部を設け、残りの１個の入力ポートには、前
記Ｋ個のデータと同一のデータを格納するラッチレジス
タを設けるようにしたので、バス上を流れるデータスト
リングの乱れがない。

【００４８】また、データ格納部には、キー値のみを格
納するようにしたので、余分なデータ記憶装置へのアク
セスを増加させることがない。

【図面の簡単な説明】

【図１】この発明による、ソートプロセッサの一実施
の形態を示す図である。

【図２】この発明による、ソートプロセッサを用いて
構成したソート処理装置の構成を示す図である。

【図３】ソート処理装置によるソートの様子を示す図
である。

【図４】ソートプロセッサのソート処理におけるデー
タの流れを示す図である。

【図５】一度に比較するデータを変化させたときのデ
ータ記憶装置と必要なＤＲＡＭの数量の比較を示す図で
ある。

【図６】従来のソート処理装置のがホスト計算機との
接続形態を示す図である。

【図７】従来のソート処理装置の構成を示す図であ
る。

【図８】従来のソート処理装置によるデータのソート
の様子を示す図である。

【図９】従来のソート処理装置内部で用いられている
ソートプロセッサを示す図である。

【図１０】従来のソートプロセッサにおいて、一度に
比較するデータの数を２から２より大きい数に増加させ
た場合に発生する性能低下を説明するための図である。

【符号の説明】

１１、１２、１３、１４ソートプロセッサ、１５、１
６、１７、１８データ記憶装置、１９ソート処理装
置の制御部、２０キー変換装置、１２５ソートプロ
セッサ内部の制御部、１３０比較器、１３１、１３
２、１３３、１３４キー値格納部、１３５ラッチレ
ジスタ、１３６、１３７、１３８、１３９１４０入力
ポート。

フロントページの続き (56)参考文献特開平５−197522（ＪＰ，Ａ) 特開平４−365129（ＪＰ，Ａ) 特開昭57−189244（ＪＰ，Ａ) 特開平４−180124（ＪＰ，Ａ) 特開平５−128164（ＪＰ，Ａ) 特開平６−214752（ＪＰ，Ａ) 特開昭61−275935（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/06 - 7/36

Claims

(57)【特許請求の範囲】

【請求項１】多段に接続されて、並列処理により複数
のデータ（各データは複数のソート・キーとデータ本体
から成る）のソートを行うソートプロセッサ群の各段に
おけるソートプロセッサは、前段から入力される一連の
データ群（以下、データストリングという）を格納する
データ記憶装置と、前記データストリングの連続するＫ
組（Ｋ：２以上の整数）の比較対象データを入力するＫ
＋１個の入力ポートを有して、Ｋ個の入力ポートからの
データを４バイトなどのデータを細分した小単位で比較
する比較器と、この比較器へ入力する前記入力ポートを
選択する制御部と、を備え、前記Ｋ＋１個の入力ポートの内、Ｋ個の入力ポートの各
々に前記比較対象データを格納するデータ格納部を設
け、１個の入力ポートに前記比較対象データの先頭部分
を格納するレジスタを設け、前記Ｋ個のデータ格納部の内のＫ−１個のデータ格納部
にＫ−１組の前記比較対象データを格納し、前記レジス
タにＫ個目の前記比較対象データの先頭部分を格納し、
このＫ−１個のデータ格納部から入力されるデータと前
記レジスタから入力されるデータとを比較することによ
ってＫ個のデータの比較処理を開始すると共に、前記Ｋ
個目のデータは、Ｋ個目のデータ格納部に格納して、入
力データストリングを指定された順序に並べ替えるソー
ト処理を行なうことを特徴とするソートプロセッサ。
【請求項２】前記データ格納部は、比較するデータの
キー値のみを格納するキー値格納部であることを特徴と
する請求項１に記載のソートプロセッサ。
【請求項３】前記Ｋ個のデータストリングとそのキー
値を格納する前記Ｋ個のキー値格納部とが１対１に対応
していることを特徴とする請求項２に記載のソートプロ
セッサ。
【請求項４】前記制御部は、比較処理を行なう前処理
において、比較対象となる連続するＫ個データストリン
グのデータの内の最初のＫ−１個のデータのキー値をＫ
個のキー値格納部の内のＫ−１個のキー値格納部に格納
し、Ｋ個目のデータのキー値の先頭部分がレジスタに格
納されると同時に、前記Ｋ−１個のキー値格納部に対応
する入力ポートと、レジスタに接続されている入力ポー
トを選択して比較処理を開始すると共に、Ｋ個目のデー
タは、Ｋ個目のキー値格納部に格納することを特徴とす
る請求項２に記載のソートプロセッサ。
【請求項５】前記制御部は、比較処理の最初の比較処
理の開始にあたり、比較対象となるＫ個のソートストリ
ングのうち、Ｋ−１個のデータストリングを前記データ
記憶装置に格納する際に、これらのデータストリングの
各々の先頭データを、データ記憶装置に格納するのと並
行して、各々のデータに対応するキー値をキー値格納部
にも格納することを特徴とする請求項４に記載のソート
プロセッサ。
【請求項６】前記比較器は、各ソートプロセッサで繰
返し実行する比較処理の２回目以降の比較処理におい
て、Ｋ個のデータのキー値の比較の結果、指定の順序に
するデータを判定して、このデータを次段のソートプロ
セッサに出力して、前記制御部は、次の比較のために、
出力されたデータにかわる次のデータのキー値をレジス
タに格納して、前記比較器の比較動作を開始させると共
に、このデータを、出力されたデータのキー値が格納さ
れていたキー値格納部に並行して格納してソート処理を
行なうことを特徴とする請求項２に記載のソートプロセ
ッサ。
【請求項７】前記比較器は、最も小さいデータまたは
最も大きいデータを選択するように構成されていること
を特徴とする請求項６に記載のソートプロセッサ。
【請求項８】前記制御部は、前記比較器で比較の結
果、前記レジスタに格納されたデータが選択されて出力
された場合には、このデータの属するデータストリング
のこのデータに続く次のデータのキー値をレジスタに格
納して前記比較器の比較動作を開始させる共に、このデ
ータのキー値を前記出力されたデータのキー値が格納さ
れていたキー値格納部に並行して格納することを特徴と
する請求項６または請求項７に記載のソートプロセッ
サ。
【請求項９】前記制御部は、前記比較器での比較の結
果出力されたデータにかわるデータがなくなった場合に
は、このデータのキー値が格納されていたキー値格納部
に対応する比較器の入力ポートをその後選択しないこと
を特徴とする請求項２乃至請求項８のいずれかに記載の
ソートプロセッサ。