JP3195679B2 - 集積回路の部分内部配線導体の製造法 - Google Patents

集積回路の部分内部配線導体の製造法

Info

Publication number
JP3195679B2
JP3195679B2 JP02957493A JP2957493A JP3195679B2 JP 3195679 B2 JP3195679 B2 JP 3195679B2 JP 02957493 A JP02957493 A JP 02957493A JP 2957493 A JP2957493 A JP 2957493A JP 3195679 B2 JP3195679 B2 JP 3195679B2
Authority
JP
Japan
Prior art keywords
layer
metal
silicon
titanium
connection point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP02957493A
Other languages
English (en)
Other versions
JPH05347273A (ja
Inventor
− チア ウェイ チ
Original Assignee
テキサス インスツルメンツ インコーポレイテツド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テキサス インスツルメンツ インコーポレイテツド filed Critical テキサス インスツルメンツ インコーポレイテツド
Publication of JPH05347273A publication Critical patent/JPH05347273A/ja
Application granted granted Critical
Publication of JP3195679B2 publication Critical patent/JP3195679B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/019—Contacts of silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/97—Specified etch stop material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体電子デバイスに関
する。 さらに詳細にいえば、本発明は改良されたチタ
ン・シリサイド（ＴｉＳｉ２）部分内部配線（ＬＩ）処
理工程に関する。
【０００２】
【従来の技術および問題点】サブミクロンの寸法の大規
模集積回路（ＶＬＳＩ）を効率的に製造するには、大き
な集積度と、小さなデバイス寄生抵抗及び容量と、小さ
な抵抗率の内部配線と、高分解能リソグラフイとを必要
とする。単位面積当たりの素子の数を増やすために、お
よび細い配線の境界を定める必要を避け、位置合わせの
許容度を緩和するために、種々の埋め込み配線や自己整
合配線の方式が開発されてきた。デバイスの寄生抵抗値
を小さくするために、および内部配線の抵抗値を小さく
するために、シリサイドがますます用いられてきてい
る。
【０００３】従来、多結晶シリコン（ポリ）ゲートは、
金属を用いることにより、ソース領域およびゲート領域
に接続された。金属は、中間レベルの酸化物の作成およ
び静電容量などに関し、多くの設計上の制限を有する。
金属は沈着させることおよびエッチングすることが難し
く、したがって、生じ得る位置ずれに対し大きな許容範
囲が要求される。金属を処理することにより有用な配線
にするのが困難であるので、先行技術では、第２の金属
を付加することにより、金属に関する設計上の制約を小
さくすることが提案された。この提案された解決法の問
題点は、その第２の金属が設計上の制約にさらに敏感で
あることである。したがって、金属は制限要因である。
ポリ・ゲートへの配線に金属接触体を用いずに、一定の
ポリ・ゲートを一定の活性半導体領域に接続するため
に、部分内部配線（ＬＩ）が発明された。
【０００４】部分内部配線（ＬＩ）を実施するためのチ
タン・シリサイド技術は、高速論理回路の応用に対し特
に注目され、そしてまた、全コンプリメンタリ金属酸化
物半導体（ＣＭＯＳ）スタティック・ランダム・アクセ
ス・メモリ（ＳＲＡＭ）に対し利点を有する。 それ
は、基板および凹部の配線を、領域を犠牲にすることな
しに、すべてのセルに対し作成することができるからで
ある。 自己整合チタン・シリサイド技術において、Ｌ
Ｉ材料としてチタン・シリサイドを用いることが提案さ
れた。フィリップス名の文献「０．７μｍ技術で製造さ
れた全ＣＭＯＳセル１Ｍ ＳＲＡＭ」（１９８７年）、
ヒューレット・パッカード名の文献「サブミクロンＶＬ
ＳＩのための新規なデバイス内部配線方式」（１９８４
年）を参照。集積度をさらに増加するために、自己整合
配線によって接合領域を拡張できる応用可能性が、チタ
ン・シリサイドＬＩにより得られる。文献に発表されて
いるように、チタン・シリサイドＬＩ処理工程は、チタ
ンおよびアモルファス・シリコン（ａ−Ｓｉ）の逐次の
沈着と、ＬＩパターンおよびアモルファス・シリコンの
エッチングと、チタン・シリサイド反応と、焼き鈍しと
を有する。けれども、添加不純物の高速拡散広がりによ
り、そしてさらに重要なことは、短結晶Ｓｉ、ポリＳ
ｉ、およびアモルファス・シリコンの上での特異なチタ
ン・シリサイドの形成に起因して、ゲート酸化物集積完
全性（ＧＯＩ）および接合完全性を保持するためにＬＩ
により接続されるＮ＋ポリとＰ＋の接合の間でのよう
に、設計上のいくつかの付加的制約の下でのみこの技術
を用いることができる。ＴｉＳｉ２を通しての添加不純
物の高速拡散広がりにより、熱処理段階のような一定の
処理工程に制限が加えられる。したがって、このような
設計上の制約により、高集積度ＶＬＳＩ回路にこの処理
工程を応用する際の有用性が限定される。それは、ＬＩ
接続点の間の距離が大きくなることは、製造の際に、よ
り大きな領域を必要とすることを意味するからである。
したがって、面積を犠牲にしないで製造することがで
き、かつ、先行技術において現在用いられているよりは
処理時間の長い工程が得られる、改良されたチタン・シ
リサイドＬＩ処理工程を考案することが要請されてい
る。
【０００５】
【問題点を解決するための手段】本発明により、改良さ
れたチタン・シリサイド部分内部配線処理工程が、製造
中の集積回路について実施される。シリサイド化される
べき金属の第１層が製造中の集積回路の上に沈着され、
そして、製造中の集積回路の上の２個の接続点の間で横
方向に延長される。金属のこの第１層の上に、シリコン
元素の層が作成される。シリサイド化されるべき金属の
第２層が、このシリコン元素の層の上に作成される。次
に、この製造中の集積回路が窒素雰囲気中に置かれ、金
属の第１層および金属の第２層がシリコン元素の層と反
応し、金属シリサイド内部配線導体が作成される。
【０００６】本発明の技術上の１つの利点は、アモルフ
ァス・シリコンとチタンの積層体の上に別のチタン沈着
体を加えることにより、従来のチタン・シリサイドＬＩ
処理工程の問題点が解決されることである。また、最初
のチタン層の沈着の厚さは、アモルファス・シリコンの
エッチングが停止するのに要求される最小値にまで小さ
くされる。
【０００７】本発明の技術上のまた別の利点は、ＴｉＳ
ｉ２の特異な形成が最小限にされることにより、さらに
よい接合完全性が得られる。１つの重要な特徴は、本発
明により、先行技術において現在用いられているよりは
処理時間の長い工程が得られることである。
【０００８】
【実施例】本発明のその他の特徴およびその他の利点
は、添付図面を参照しての下記の詳細な説明により理解
されるであろう。
【０００９】本発明の好ましい実施例は、図１〜図９を
参照することにより、最もよく理解される。これらの図
面において、同等な部品および対応する部品には、同じ
番号が付されている。
【００１０】図１および図２は、電界効果トランジスタ
およびその近傍のポリ導電体の製造の順次の段階の横断
面の拡大概要図である。図１には、半導体基板または半
導体層１０の一部分が示されている。図示された部分は
タンクの用であり、例えば、（Ｎ−）形に不純物添加さ
れたものであっても良い。半導体基板１０の表面の選定
された領域に、厚さが約７０００オングストロームの厚
いフイールド酸化物１２が、変更されたＬＯＣＯＳ処理
工程または他の適切な処理工程を用いて、成長される。
このことにより、活性デバイス領域が定められる。次
に、この活性デバイス領域の中のシリコンの上に、ゲー
ト酸化物層１４が、デバイスの種類および機能に応じ
て、厚さが５０〜５００オングストロームにまで成長さ
れる。その後、多結晶シリコン（ポリ）層が、例えば、
厚さ約４０００オングストロームにまで沈着される。ポ
リ層１６の導電率を大きくするために、ＰＯＣｌ３のよ
うな不純物添加源を用いて、その場でポリ層１６に対し
不純物添加を行っても良い。次に、フォトレジスト・パ
ターン１８を用いて、ポリ層１６およびポリ層１７がパ
ターンに作成され、そしてエッチングが行われる。１つ
の厚いフイールド酸化物領域の上に、導電体１７が設計
される。
【００１１】図２において、少量の不純物が添加された
ドレイン（ＬＤＤ）の第１注入が、ポリ・ゲート１６の
横端部およびフイールド酸化物領域１２のバード・ビー
ク・マージンに自己整合して行われる。次に、テトラエ
チルオルソシリケート（ＴＥＯＳ）を用いてＴＥＯＳ酸
化物層を作成するなどして、酸化物の比較的厚い層が沈
着される。そしてこの酸化物層をエッチングすることに
より、側壁酸化物構造体３０が作成される。次に、第２
のソース／ドレイン注入が実行され、それにより、図に
示された近似的ＰＮ接合境界面を有する（Ｎ＋）領域が
作成される。これらの注入はいずれも、ホウ素のような
Ｐ形材料を用いて実行される。
【００１２】図３および図４は、図３に示されたような
デバイスについて部分内部配線体を作成する場合の、先
行技術によるＴｉＳｉ２ＬＩ処理工程の横断面の拡大概
要図である。側壁酸化物３０が作成された後、チタン層
３６が約１０００オングストロームの厚さに沈着され、
その後、アモルファス・シリコン層３８（エッチング前
のその全体が点線で示されている）の沈着が行われる。
アモルファス・シリコン層３８は、チタン・シリサイド
相互接続体の形成のためのシリコンの源泉として備えら
れる。パターンに作成されたレジスト層４０が作成さ
れ、そして、被覆されていないすべての領域のアモルフ
ァス・シリコン層３８がエッチングにより除去される。
レジストが除去された後、次に、このウエハが６７５℃
の窒素雰囲気中で約３０分間処理される。
【００１３】図４は、これらの最後の処理工程を終わっ
た後の段階を示す。チタン・シリサイド層４２が、ソー
スとドレイン２２及び２３の表面の上と、ゲート１６の
露出した表面の上と、ポリ導電体１７の露出した表面の
上とに、作成される。部分内部配線チタン・シリサイド
導電体４３がフイールド酸化物１２の表面の上に作成さ
れ、それにより、ソース／ドレイン領域２３が導電体１
７に接続される。窒化チタン層４１が表面全体の上に作
成される。
【００１４】図４に示された従来の部分内部配線は、接
合完全性について問題点を有している。それは、ＴｉＳ
ｉ２の作成において、アモルファス・シリコン層３８を
シリコン源として用いるよりはむしろ、シリサイド層４
３を形成するために、ポリ層１７およびドレイン２３か
ら、シリコンを優先的に消費することである。このよう
な親和性はドレイン２３を侵蝕する原因となり、ドレイ
ン領域２３を貫通するスパイクが起こる可能性がある。
シリコンが逃げると共に添加不純物が拡散して広がる
が、ＴｉＮ層４１を通して拡散することはできない。そ
の代り、添加不純物は、不純物が多量に添加されたＮ形
ポリ導電体１７からチタン・シリサイド層４３に沿って
Ｐ形ドレイン２３まで広がる可能性があり、それによ
り、ＰＮ接合の完全性に問題を生ずる。本発明は、この
先行技術における接合完全性の問題点と、拡散の問題と
を解決する。
【００１５】図５〜図８は、本発明による部分内部配線
の製造工程を示す。まず図５において、薄い第１チタン
層５０が沈着される。層５０の厚さは、アモルファス・
シリコンのエッチングを停止させる厚さがあれば十分で
ある。層５０の厚さは、アモルファス・シリコンとチタ
ンとの間のエッチング選択度により決定される。選択度
が大きければ大きい程、第１チタン層の厚さは小さくな
る。層５０の好ましい厚さは約２００オングストローム
である。その後、アモルファス・シリコン層５４の沈着
が約１２００オングストロームの厚さにまで行われる。
（エッチング前のその全体が、点線により示されてい
る。） それから、部分内部配線のパターンを作成する
ために、レジスト層５６が沈着され、そして露光が行わ
れ、そして現像される。それから、アモルファス・シリ
コン層５４の露光が行われた部分を除去するために、エ
ッチングが行われる。このエッチングはチタン層５０で
停止する。
【００１６】図６において、フォトレジスト層５６が除
去されている。好ましい実施例では、酸化物層（図示さ
れていない）が約１０００オングストロームの厚さに沈
着され、その後、異方的エッチングが行われる。それに
より、アモルファス・シリコン層５４の横方向の縁に側
壁酸化物領域５９が作成される。
【００１７】次の図７において、第２チタン層６０が沈
着される。層６０の厚さは、小さなシート抵抗値を得る
ために必要なチタン・シリサイド全体の厚さと、第１チ
タン層の厚さとの、両方により決定される。第２チタン
層６０の好ましい厚さは、約５００オングストロームま
たはそれ以上である。
【００１８】図８において、層６０の沈着の後、約６７
５℃の窒素雰囲気にさらされる。側壁酸化物５９の上
で、チタンが窒素と反応する。チタンと反応するシリコ
ン元素はないので、この反応により、側壁酸化物５９の
外側表面５８と残りの全体の上とに、ＴｉＮ層５７が作
成される。チタン・シリサイド層６２が、ソース領域２
２の表面の上と、ドレイン２３の表面の上と、ゲート１
６の露出した表面の上と、導電体１７の露出した表面の
上とに、作成される。部分内部配線チタン・シリサイド
層６３が、フイールド酸化物１２の表面の上に作成さ
れ、それにより、ソース／ドレイン領域２３のポリ層１
７への接続が得られる。その後、湿式エッチングが行わ
れて、不必要なチタンおよびＴｉＮが除去され、そして
製造中の装置全体に対し焼き鈍しが行われる。
【００１９】本発明の２重チタン沈着により、ＴｉＳｉ
２ＬＩにおいて、隣接するドレイン領域２３またはポリ
導電体１７からシリコン原子を引き出すのではなく、層
５４からアモルファス・シリコン（図７を参照）を消費
することが行われる。さらに、側壁酸化物５９の外側表
面５８に形成されたＴｉＮ５７は、チタン・シリサイド
の作成の時、シリコンの第２チタン層６０（図７を参
照）への拡散を阻止する障壁として作用する。アモルフ
ァス・シリコン／チタン積層体の上のこの第２チタン沈
着は、ＴｉＳｉ２の特異な形成を最小にする。それは、
ＴｉＳｉ２形成のために選定されるシリコンは、ドレイ
ン領域２３から供給されるよりはむしろ、アモルファス
・シリコン層５４から供給されるからである。その結
果、さらによい接合集積完全性が得られる。
【００２０】図９は、８０で全体的に示された、従来の
スタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）セルのアーキテクチャの機能概要ブロック線図であ
る。シリコンと金属の配線は、ＳＲＡＭセルでは特に重
要である。特に、ＳＲＡＭセル８０の中の接続点８２
は、シリコン／金属配線が作成されなければならない重
要な点の例である。本発明の部分内部配線方式を用いる
ことにより、これらの配線を作成するのに良好な結果を
得ることができる。本発明の部分内部配線技術は、先行
技術の添加不純物高速拡散広がりの問題点と、チタン・
シリサイドの特異な形成の問題点とが避けられるので、
（Ｎ＋）ポリと（Ｐ＋）ソース／ドレイン間の部分内部
配線の寸法が小さくできることを意味する。したがっ
て、ＳＲＡＭセル８０は小さな領域に集積することがで
きる。要約をすれば、チタン・シリサイド内部配線を製
造する新規な方法が開示され、および、アモルファス・
シリコンを用いて作成される従来の部分内部配線に関連
する、ＰＮ接合の完全性と、ソース／ドレインのスパイ
クとの、問題点を緩和する新規な方法が開示された。
【００２１】本発明の好ましい実施例およびそれらの利
点が前記において説明されたけれども、本発明はこれら
の実施例に限定されるのではない。本発明の範囲は請求
項によってのみ定められる。
【００２２】以上の説明に関して更に以下の項を開示す
る。 （１） 製造中の集積回路の表面の上の第１接続点と第
２接続点との間にシリサイド化されるべき金属の第１層
を沈着する段階と、前記金属の第１層の上で、かつ、前
記第１接続点と前記第２接続点との間に、前記シリコン
元素の層を作成する段階と、製造中の前記集積回路の前
記表面の上の前記第１接続点と前記第２接続点との間に
配置される作成されるべき相互接続導電体の横方向限界
位置を定めるために、かつ、前記シリコン元素の層の事
実上垂直な側壁を作成するために、前記シリコン元素の
層をエッチングする段階と、前記側壁のおのおのに隣接
して側壁絶縁体を作成する段階と、少なくともシリコン
元素の前記層の上に前記シリサイド化されるべき金属の
第２層を作成する段階と、前記第１接続点と前記第２接
続点との間に金属シリサイド内部配線を作成するため
に、前記金属の第１層および前記金属の第２層とシリコ
ン元素の層とを反応させる段階と、を有する、製造中の
集積回路の上に部分内部配線導体を作成する製造法。
【００２３】（２） 第１項記載の製造法において、前
記シリコン元素の層がアモルファス・シリコンを含む、
前記製造法。
【００２４】（３） 第１項記載の製造法において、前
記金属がチタンを含む、前記製造法。
【００２５】（４） 第１項記載の製造法において、前
記シリコン元素の層をエッチングする段階に対し金属の
前記第１層をエッチング停止体として用いる段階をさら
に有する、前記製造法。
【００２６】（５） その上にシリコン元素の露出した
領域を備えた表面を有する製造中の集積回路を供給する
段階と、前記表面の上に、導電性シリサイドおよび窒化
物を形成することが可能である金属の第１層を沈着する
段階と、前記金属の第１層の上にアモルファス・シリコ
ンの層を沈着する段階と、作成されるべき部分内部配線
導体の横方向限界を定めるために、前記アモルファス・
シリコンの層をエッチングする段階と、前記アモルファ
ス・シリコンの層の上および前記金属の第１層の露出し
た部分の上に、前記金属と同じ金属の第２層を沈着する
段階と、シリコン元素の露出した領域のおのおのの上に
金属シリサイドの領域を作成するために、かつ、金属シ
リサイドの内部配線導体を作成するために、かつ、金属
窒化物を作成するために、窒素雰囲気中で、前記金属と
前記アモルファス・シリコンを反応させる段階と、を有
する、製造中の集積回路の上に部分内部配線導体を作成
する製造法。
【００２７】（６） 第５項記載の製造法において、前
記反応段階の後、未反応の金属の不必要な部分を除去す
る段階をさらに有する、前記製造法。
【００２８】（７） 第５項記載の製造法において、前
記反応段階の後、未反応の金属窒化物の不必要な部分を
除去する段階をさらに有する、前記製造法。
【００２９】（８） 第５項記載の製造法において、前
記金属がチタンである、前記製造法。
【００３０】（９） 第５項記載の製造法において、金
属の前記第１層が約２００オングストロームの厚さに沈
着される、前記製造法。
【００３１】（１０） 第５項記載の製造法において、
アモルファス・シリコンの前記層が約１２００オングス
トロームの厚さに沈着される、前記製造法。
【００３２】（１１） 第５項記載の製造法において、
金属の前記第２層が約５００オングストロームより小さ
くない厚さに沈着される、前記製造法。
【００３３】（１２） 製造中の集積回路の表面の上に
少なくとも１個の厚い絶縁体領域を作成する段階と、前
記厚い絶縁体領域に隣接して製造中の前記集積回路の活
性デバイス領域の中に、製造中の前記集積回路の前記表
面の上に拡散領域を有する拡散された半導体領域を備え
た半導体デバイスを作成する段階と、拡散された前記半
導体領域から横方向に離れた前記厚い絶縁体領域の上に
シリコン元素導電体を作成する段階と、製造中の前記集
積回路の前記表面の上に、導電性のシリサイドおよび窒
化物を作成するために選定された金属の第１層を沈着す
る段階と、前記金属の第１層の上にアモルファス・シリ
コンの層を沈着する段階と、前記拡散領域から前記厚い
前記絶縁体領域の上に配置された導電体まで横方向に延
長されたアモルファス・シリコン部分内部配線構造体の
輪郭を定めるために、前記アモルファス・シリコンの層
をエッチングする段階と、前記アモルファス・シリコン
構造体の上に、及び、前記金属の第１層の上に、金属の
第２層を沈着する段階と、前記拡散領域を厚い前記絶縁
体領域の上に配置された導電体に電気的に接続する金属
シリサイド内部配線導電体を作成するために、前記か
つ、厚い絶縁体領域および前記半導体装置の上に配置さ
れた前記導電体の露出されたシリコン表面に金属シリサ
イド領域を作成するために、かつ、露出された前記絶縁
体領域の上および前記金属シリサイド領域の上および前
記金属シリサイド内部配線導電体の上に金属窒化物の層
を作成するために、前記金属および前記アモルファス・
シリコン構造体を窒素雰囲気中で反応させる段階と、未
反応の金属および金属窒化物の不必要な部分を除去する
段階と、を有する、製造中の前記集積回路の前記表面の
上に前記表面に作成されたの一部分から前記部分から離
れた導体まで部分内部配線導体を作成する製造法。
【００３４】（１３） 第１２項記載の製造法におい
て、金属の前記層が約２００オングストロームの厚さに
沈着される、前記製造法。
【００３５】（１４） 第１２項記載の製造法におい
て、アモルファス・シリコンの前記層が約１２００オン
グストロームの厚さに沈着される、前記製造法。
【００３６】（１５） 第１２項記載の製造法におい
て、金属の前記第２層が約５００オングストロームより
小さくない厚さに沈着される、前記製造法。
【００３７】（１６） 第１２項記載の製造法におい
て、前記金属がチタンを含む、前記製造法。
【００３８】（１７） 第１２項記載の製造法におい
て、添加不純物が前記拡散領域から前記金属シリサイド
相互接続導電体の中へ拡散して広がることを防止するた
めに、前記アモルファス・シリコン内部配線構造体の側
壁の上に側壁絶縁体領域を作成する段階をさらに有す
る、前記製造法。
【００３９】（１８） ＴｉＳｉ２ＬＩ処理工程は、ア
モルファス・シリコン／チタン積層体の上に第２チタン
沈着体を付加することにより、およびアモルファス・シ
リコンのエッチング阻止のために最初のチタンの厚さを
その最小限必要な値にまで小さくすることにより、接合
完全性の不十分さの問題点および添加不純物の高速拡散
広がりの問題点が解決される。図５において、ＴｉＮ層
５７を形成するために、チタン層６０は側壁酸化物５９
の外側表面５８で反応する。層５７は、シリコンが第２
チタン層６０の中に拡散して広がるのを阻止する作用を
する。アモルファス・シリコン／チタン積層体の上のこ
の第２チタン沈着体は、ＴｉＳｉ２の特異な形成を最小
にする。それは、ＴｉＳｉ２形成において選定されるシ
リコンは、ソース領域２２またはドレイン領域２３から
供給されるよりはむしろ、アモルファス・シリコン層５
４から供給されるからである。その結果、接合のさらに
よい完全性が得られる。この処理工程は、ＳＲＡＭに対
する接触体において、そうでない場合に必要とされる領
域の２５％までを節約し、それにより、従来の処理工程
よりもはるかに改良された集積度が得られる。複数個の
装置が通信する必要がある時、これらの装置は１個の接
触体を共有することができるから、接触体の総数を大幅
に小さくすることができる。本発明のＴｉＳｉ２ＬＩ処
理工程は、先行技術に見られる接合完全性の問題点と、
添加不純物の高速拡散広がりの問題点とを、解決する。
【図面の簡単な説明】
【図１】半導体デバイスおよびその近くのポリ導電体の
製造の逐次の段階の中の初期の段階を示す、半導体層の
横断面の拡大概要図。
【図２】半導体デバイスおよびその近くのポリ導電体の
製造の逐次の段階の中の後期の段階を示す、半導体層の
横断面の拡大概要図。
【図３】先行技術による部分内部配線導体の製造の逐次
の段階の中の初期の段階を示す、半導体層の横断面の拡
大概要図。
【図４】先行技術による部分内部配線導体の製造の逐次
の段階の中の後期の段階を示す、半導体層の横断面の拡
大概要図。
【図５】本発明による部分内部配線導体の製造の逐次の
段階の中の前期の段階を示す、半導体層の横断面の拡大
概要図。
【図６】本発明による部分内部配線導体の製造の逐次の
段階の中の中期の前半期の段階を示す、半導体層の横断
面の拡大概要図。
【図７】本発明による部分内部配線導体の製造の逐次の
段階の中の中期の後半期の段階を示す、半導体層の横断
面の拡大概要図。
【図８】本発明による部分内部配線導体の製造の逐次の
段階の中の後期の段階を示す、半導体層の横断面の拡大
概要図。
【図９】本発明を実施することができるスタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）セルの電気回
路概要図。
【符号の説明】
５０ 金属の第１層 ５４ シリコン元素の層 ５９ 側壁絶縁体 ６０ 金属の第２層
フロントページの続き (56)参考文献 特開 平５−243178（ＪＰ，Ａ) 特開 平５−234962（ＪＰ，Ａ) 特開 平５−152246（ＪＰ，Ａ) 特開 平５−136086（ＪＰ，Ａ) 特開 平４−335525（ＪＰ，Ａ) 特開 平４−233230（ＪＰ，Ａ) 特開 平３−141645（ＪＰ，Ａ) 特開 平１−252763（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 H01L 21/3205 H01L 21/768

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 製造中の集積回路の表面の上の第１接続
    点と第２接続点との間にシリサイド化されるべき金属の
    第１層を沈着する段階と、 前記金属の第１層の上で、かつ、前記第１接続点と前記
    第２接続点との間に、シリコン元素の層を作成する段階
    と、 前記製造中の集積回路の前記表面の上の前記第１接続点
    と前記第２接続点との間に配置される作成されるべき内
    部配線導体の横方向限界位置を定めるために、かつ、前
    記シリコン元素の層のほぼ垂直な側壁を作成するため
    に、前記シリコン元素の層をエッチングする段階と、 前記側壁のおのおのに隣接して側壁絶縁体を作成する段
    階と、 少なくとも前記シリコン元素の層の上に前記シリサイド
    化されるべき金属の第２層を作成する段階と、 前記第１接続点と前記第２接続点との間に金属シリサイ
    ド内部配線導体を作成するために、前記金属の第１層お
    よび前記金属の第２層を前記シリコン元素の層と反応さ
    せる段階と、 を有する、製造中の集積回路の上に部分内部配線導体を
    作成する製造法。
JP02957493A 1991-12-30 1993-01-04 集積回路の部分内部配線導体の製造法 Expired - Fee Related JP3195679B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US816022 1986-01-03
US07/816,022 US5173450A (en) 1991-12-30 1991-12-30 Titanium silicide local interconnect process

Publications (2)

Publication Number Publication Date
JPH05347273A JPH05347273A (ja) 1993-12-27
JP3195679B2 true JP3195679B2 (ja) 2001-08-06

Family

ID=25219476

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02957493A Expired - Fee Related JP3195679B2 (ja) 1991-12-30 1993-01-04 集積回路の部分内部配線導体の製造法

Country Status (2)

Country Link
US (1) US5173450A (ja)
JP (1) JP3195679B2 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5418179A (en) * 1988-05-31 1995-05-23 Yamaha Corporation Process of fabricating complementary inverter circuit having multi-level interconnection
US5227333A (en) * 1992-02-27 1993-07-13 International Business Machines Corporation Local interconnection having a germanium layer
JP2868359B2 (ja) * 1992-04-03 1999-03-10 シャープ株式会社 半導体装置の製造方法
US5313084A (en) * 1992-05-29 1994-05-17 Sgs-Thomson Microelectronics, Inc. Interconnect structure for an integrated circuit
JP3067433B2 (ja) * 1992-12-04 2000-07-17 キヤノン株式会社 半導体装置の製造方法
US5365111A (en) * 1992-12-23 1994-11-15 Advanced Micro Devices, Inc. Stable local interconnect/active area silicide structure for VLSI applications
DE69430461T2 (de) * 1993-01-12 2002-11-14 Texas Instruments Inc Neue Verbindungstechnik in bedeckten TiSi2/TiN
US5589417A (en) * 1993-01-12 1996-12-31 Texas Instruments, Incorporated TiSi2 /TiN clad interconnect technology
US5360757A (en) * 1993-03-03 1994-11-01 Motorola, Inc. Process for fabricating a self aligned interconnect structure in a semiconductor device
US5478771A (en) * 1993-05-28 1995-12-26 Sgs-Thomson Microelectronics, Inc. Method of forming local interconnect structure without P-N junction between active elements
DE4339919C2 (de) * 1993-11-23 1999-03-04 Siemens Ag Herstellverfahren für eine aus Silizid bestehende Anschlußfläche für ein Siliziumgebiet
US5541427A (en) * 1993-12-03 1996-07-30 International Business Machines Corporation SRAM cell with capacitor
US5529948A (en) * 1994-07-18 1996-06-25 United Microelectronics Corporation LOCOS technology with reduced junction leakage
US5552339A (en) * 1994-08-29 1996-09-03 Taiwan Semiconductor Manufacturing Company Furnace amorphous-SI cap layer to prevent tungsten volcano effect
US5489797A (en) * 1994-12-19 1996-02-06 Sgs-Thomson Microelectronics, Inc. Local interconnect structure
US5670425A (en) * 1995-11-09 1997-09-23 Lsi Logic Corporation Process for making integrated circuit structure comprising local area interconnects formed over semiconductor substrate by selective deposition on seed layer in patterned trench
US5945350A (en) * 1996-09-13 1999-08-31 Micron Technology, Inc. Methods for use in formation of titanium nitride interconnects and interconnects formed using same
JP3466874B2 (ja) * 1997-06-11 2003-11-17 株式会社東芝 半導体装置及びその製造方法
US6046098A (en) * 1998-02-23 2000-04-04 Micron Technology, Inc. Process of forming metal silicide interconnects
US6048791A (en) * 1998-03-31 2000-04-11 Kabushiki Kaisha Toshiba Semiconductor device with electrode formed of conductive layer consisting of polysilicon layer and metal-silicide layer and its manufacturing method
US6403458B2 (en) 1998-04-03 2002-06-11 Micron Technology, Inc. Method for fabricating local interconnect structure for integrated circuit devices, source structures
US6110818A (en) * 1998-07-15 2000-08-29 Philips Electronics North America Corp. Semiconductor device with gate electrodes for sub-micron applications and fabrication thereof
US6208004B1 (en) 1998-08-19 2001-03-27 Philips Semiconductor, Inc. Semiconductor device with high-temperature-stable gate electrode for sub-micron applications and fabrication thereof
US6535413B1 (en) * 2000-08-31 2003-03-18 Micron Technology, Inc. Method of selectively forming local interconnects using design rules
US7782580B2 (en) * 2007-10-02 2010-08-24 International Business Machines Corporation Stacked power clamp having a BigFET gate pull-up circuit
US8010927B2 (en) * 2007-10-02 2011-08-30 International Business Machines Corporation Structure for a stacked power clamp having a BigFET gate pull-up circuit
US9837358B2 (en) 2015-10-01 2017-12-05 D3 Semiconductor LLC Source-gate region architecture in a vertical power semiconductor device
US9859403B1 (en) 2016-07-22 2018-01-02 Globalfoundries Inc. Multiple step thin film deposition method for high conformality

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873204A (en) * 1984-06-15 1989-10-10 Hewlett-Packard Company Method for making silicide interconnection structures for integrated circuit devices
US4589196A (en) * 1984-10-11 1986-05-20 Texas Instruments Incorporated Contacts for VLSI devices using direct-reacted silicide
US4751198A (en) * 1985-09-11 1988-06-14 Texas Instruments Incorporated Process for making contacts and interconnections using direct-reacted silicide
US4962060A (en) * 1987-03-10 1990-10-09 Advanced Micro Devices, Inc. Making a high speed interconnect system with refractory non-dogbone contacts and an active electromigration suppression mechanism
US4994402A (en) * 1987-06-26 1991-02-19 Hewlett-Packard Company Method of fabricating a coplanar, self-aligned contact structure in a semiconductor device

Also Published As

Publication number Publication date
US5173450A (en) 1992-12-22
JPH05347273A (ja) 1993-12-27

Similar Documents

Publication Publication Date Title
JP3195679B2 (ja) 集積回路の部分内部配線導体の製造法
US4374700A (en) Method of manufacturing silicide contacts for CMOS devices
US4505027A (en) Method of making MOS device using metal silicides or polysilicon for gates and impurity source for active regions
US5472897A (en) Method for fabricating MOS device with reduced anti-punchthrough region
EP0517368B1 (en) Local interconnect for integrated circuits
US5302539A (en) VLSI interconnect method and structure
US4453306A (en) Fabrication of FETs
US6091117A (en) Field effect transistor having elevated source and drain regions and methods of manufacturing the same
US5744395A (en) Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure
US7638432B2 (en) Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same
US5175118A (en) Multiple layer electrode structure for semiconductor device and method of manufacturing thereof
US4476482A (en) Silicide contacts for CMOS devices
EP0463458B1 (en) Method and structure for interconnecting different polysilicon zones on semiconductor substrates for integrated circuits
US4822754A (en) Fabrication of FETs with source and drain contacts aligned with the gate electrode
JPH0758773B2 (ja) 半導体装置の製造方法及び半導体装置
US5346860A (en) Method for fabricating an interconnect structure in an integrated circuit
US6329277B1 (en) Method of forming cobalt silicide
US6174762B1 (en) Salicide device with borderless contact
JP3367480B2 (ja) 半導体集積回路装置の製造方法
US6153457A (en) Method of fabricating self-align-contact
US5166770A (en) Silicided structures having openings therein
US20050072993A1 (en) Semiconductor device and method for manufacturing the same
JP2945964B2 (ja) 半導体素子の配線構造
JP3009618B2 (ja) 集積回路の製造方法
JPH0831931A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080601

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090601

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100601

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees