JP3194871B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JP3194871B2 JP3194871B2 JP23190396A JP23190396A JP3194871B2 JP 3194871 B2 JP3194871 B2 JP 3194871B2 JP 23190396 A JP23190396 A JP 23190396A JP 23190396 A JP23190396 A JP 23190396A JP 3194871 B2 JP3194871 B2 JP 3194871B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- memory cell
- forming
- gate electrode
- misfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 291
- 238000004519 manufacturing process Methods 0.000 title claims description 88
- 238000003860 storage Methods 0.000 claims description 118
- 238000007667 floating Methods 0.000 claims description 90
- 230000015572 biosynthetic process Effects 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 30
- 230000002093 peripheral effect Effects 0.000 claims description 29
- 239000010408 film Substances 0.000 description 300
- 239000000758 substrate Substances 0.000 description 69
- 239000010410 layer Substances 0.000 description 52
- 239000003990 capacitor Substances 0.000 description 51
- 230000005669 field effect Effects 0.000 description 47
- 239000007772 electrode material Substances 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- 239000012535 impurity Substances 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 15
- 238000000059 patterning Methods 0.000 description 13
- 239000002356 single layer Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 108091006146 Channels Proteins 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 230000001590 oxidative effect Effects 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005469 granulation Methods 0.000 description 1
- 230000003179 granulation Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ダイナミック型ランダムアクセスメモ
リ及び不揮発性メモリを有する半導体集積回路装置に適
用して有効な技術に関するものである。
置に関し、特に、ダイナミック型ランダムアクセスメモ
リ及び不揮発性メモリを有する半導体集積回路装置に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】マイクロコンピュータを内蔵する半導体
集積回路装置は、マイクロコンピュータの記憶部として
ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
及びＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を有
している。ＲＡＭとしてはＳ（Ｓｔａｔｉｃ）ＲＡＭが
搭載され、そのメモリセル（記憶素子）は６個のＭＯＳ
ＦＥＴ（６ＭＯＳ構成）で構成されている。ＲＯＭとし
てはマスクＲＯＭ、ＥＰ（Ｅｒａｓａｂｌｅ Ｐｒｏｇ
ｒａｍｍａｂｌｅ）ＲＯＭ或はＥＥＰ（Ｅｌｅｃｔｒｉ
ｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂ
ｌｅ）ＲＯＭが搭載されている。ＥＥＰＲＯＭはＦＬＯ
ＴＯＸ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｔｕｎｎｅｌ
Ｏｘｉｄｅ）構造のメモリセルが使用されている。
集積回路装置は、マイクロコンピュータの記憶部として
ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
及びＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を有
している。ＲＡＭとしてはＳ（Ｓｔａｔｉｃ）ＲＡＭが
搭載され、そのメモリセル（記憶素子）は６個のＭＯＳ
ＦＥＴ（６ＭＯＳ構成）で構成されている。ＲＯＭとし
てはマスクＲＯＭ、ＥＰ（Ｅｒａｓａｂｌｅ Ｐｒｏｇ
ｒａｍｍａｂｌｅ）ＲＯＭ或はＥＥＰ（Ｅｌｅｃｔｒｉ
ｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂ
ｌｅ）ＲＯＭが搭載されている。ＥＥＰＲＯＭはＦＬＯ
ＴＯＸ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｔｕｎｎｅｌ
Ｏｘｉｄｅ）構造のメモリセルが使用されている。
【０００３】このように構成されている半導体集積回路
装置は、ＲＡＭとして用いるＳＲＡＭのメモリセルを６
ＭＯＳ構造で構成しているので、メモリセル面積が増大
し集積度が低下する。そこで、この種の半導体集積回路
装置のＲＡＭとして、ＳＲＡＭに代えてＤ（Ｄｙｎａｍ
ｉｃ）ＲＡＭを用いる提案がある。例えば、日経マグロ
ウヒル社発行、日経マイクロデバイス、１９８７年７月
号、第７１頁及至７３頁。この提案された半導体集積回
路装置のＤＲＡＭは、メモリセルをメモリセル選択用Ｍ
ＯＳＦＥＴと情報蓄積用容量素子との直列回路で構成し
ている。情報蓄積用容量素子は、半導体基板の主面部に
形成したｎ型半導体領域（下部電極）、誘電体膜、プレ
ート電極（上部電極）の夫々を順次積層した、所謂プレ
ーナ構造で構成されている。
装置は、ＲＡＭとして用いるＳＲＡＭのメモリセルを６
ＭＯＳ構造で構成しているので、メモリセル面積が増大
し集積度が低下する。そこで、この種の半導体集積回路
装置のＲＡＭとして、ＳＲＡＭに代えてＤ（Ｄｙｎａｍ
ｉｃ）ＲＡＭを用いる提案がある。例えば、日経マグロ
ウヒル社発行、日経マイクロデバイス、１９８７年７月
号、第７１頁及至７３頁。この提案された半導体集積回
路装置のＤＲＡＭは、メモリセルをメモリセル選択用Ｍ
ＯＳＦＥＴと情報蓄積用容量素子との直列回路で構成し
ている。情報蓄積用容量素子は、半導体基板の主面部に
形成したｎ型半導体領域（下部電極）、誘電体膜、プレ
ート電極（上部電極）の夫々を順次積層した、所謂プレ
ーナ構造で構成されている。
【０００４】この半導体集積回路装置は、ＤＲＡＭのメ
モリセルの素子数が少ないので、メモリセル面積を縮小
し、集積度を向上することができる特徴がある。
モリセルの素子数が少ないので、メモリセル面積を縮小
し、集積度を向上することができる特徴がある。
【０００５】また、前記半導体集積回路装置は、ＥＥＰ
ＲＯＭのＦＬＯＴＯＸ構造のメモリセルの製造工程の一
部を利用してＤＲＡＭのメモリセルを形成しているの
で、製造工程を低減することができる特徴がある。この
半導体集積回路装置は前述のようにＤＲＡＭ、ＥＥＰＲ
ＯＭ及び周辺回路を構成するＭＩＳＦＥＴを搭載してお
り、これらの素子の製造方法は以下のとおりである。
ＲＯＭのＦＬＯＴＯＸ構造のメモリセルの製造工程の一
部を利用してＤＲＡＭのメモリセルを形成しているの
で、製造工程を低減することができる特徴がある。この
半導体集積回路装置は前述のようにＤＲＡＭ、ＥＥＰＲ
ＯＭ及び周辺回路を構成するＭＩＳＦＥＴを搭載してお
り、これらの素子の製造方法は以下のとおりである。
【０００６】まず、ＥＥＰＲＯＭのＦＬＯＴＯＸ構造の
メモリセルのフローティングゲート電極形成領域におい
て、半導体基板主面部にゲート絶縁膜を形成する。
メモリセルのフローティングゲート電極形成領域におい
て、半導体基板主面部にゲート絶縁膜を形成する。
【０００７】次に、前記ゲート絶縁膜の一部を除去し、
前記ゲート絶縁膜よりも薄い膜厚のトンネル酸化珪素膜
を形成する。
前記ゲート絶縁膜よりも薄い膜厚のトンネル酸化珪素膜
を形成する。
【０００８】次に、前記ゲート絶縁膜上及びトンネル酸
化珪素膜上にフローティングゲート電極を形成する。
化珪素膜上にフローティングゲート電極を形成する。
【０００９】次に、前記フローティングゲート電極上に
ゲート絶縁膜を形成する。この工程を利用し、その工程
と同一製造工程によって、ＤＲＡＭのメモリセルの情報
蓄積用容量素子の誘電体膜（酸化珪素膜）及び周辺回路
のＭＩＳＦＥＴのゲート絶縁膜を形成する。
ゲート絶縁膜を形成する。この工程を利用し、その工程
と同一製造工程によって、ＤＲＡＭのメモリセルの情報
蓄積用容量素子の誘電体膜（酸化珪素膜）及び周辺回路
のＭＩＳＦＥＴのゲート絶縁膜を形成する。
【００１０】次に、前記ＦＬＯＴＯＸ構造のメモリセル
のフローティングゲート電極上にゲート絶縁膜を介在さ
せてコントロールゲート電極を形成する。この工程を利
用し、その工程と同一製造工程によって、ＤＲＡＭのメ
モリセルの情報蓄積用容量素子の誘電体膜上にプレート
電極（上部電極）及び周辺回路のＭＩＳＦＥＴのゲート
絶縁膜上にゲート電極を形成する。
のフローティングゲート電極上にゲート絶縁膜を介在さ
せてコントロールゲート電極を形成する。この工程を利
用し、その工程と同一製造工程によって、ＤＲＡＭのメ
モリセルの情報蓄積用容量素子の誘電体膜上にプレート
電極（上部電極）及び周辺回路のＭＩＳＦＥＴのゲート
絶縁膜上にゲート電極を形成する。
【００１１】
【発明が解決しようとする課題】前記情報蓄積用容量素
子の誘電体膜は、前述のように、ＦＬＯＴＯＸ構造のメ
モリセルのフローティングゲート電極とコントロールゲ
ート電極との間のゲート絶縁膜及び周辺回路のＭＩＳＦ
ＥＴのゲート絶縁膜と同一製造工程によって形成されて
いる。ＦＬＯＴＯＸ構造のメモリセルのコントロールゲ
ート電極には情報の書込動作、読出動作及び消去動作に
必要な比較的高い電圧が印加されるので、コントロール
ゲート電極下のゲート絶縁膜は薄い膜厚で形成すること
ができない。また、周辺回路のＭＩＳＦＥＴのゲート電
極には通常５〔Ｖ〕程度の動作電圧が印加されるので、
ゲート電極下のゲート絶縁膜を薄い膜厚で形成すること
ができない。したがって、前記ゲート絶縁膜と同一製造
工程で形成される情報蓄積用容量素子の誘電体膜は、前
記ゲート絶縁膜と実質的に同一の厚い膜厚で形成され
る。このため、ＤＲＡＭのメモリセルの情報蓄積用容量
素子に蓄積される電荷量が低下し、電荷量を増加するに
は情報蓄積用量素子の占有面積が増大する。この結果、
ＲＡＭの占有面積が増大するので、半導体集積回路装置
の集積度が低下する。
子の誘電体膜は、前述のように、ＦＬＯＴＯＸ構造のメ
モリセルのフローティングゲート電極とコントロールゲ
ート電極との間のゲート絶縁膜及び周辺回路のＭＩＳＦ
ＥＴのゲート絶縁膜と同一製造工程によって形成されて
いる。ＦＬＯＴＯＸ構造のメモリセルのコントロールゲ
ート電極には情報の書込動作、読出動作及び消去動作に
必要な比較的高い電圧が印加されるので、コントロール
ゲート電極下のゲート絶縁膜は薄い膜厚で形成すること
ができない。また、周辺回路のＭＩＳＦＥＴのゲート電
極には通常５〔Ｖ〕程度の動作電圧が印加されるので、
ゲート電極下のゲート絶縁膜を薄い膜厚で形成すること
ができない。したがって、前記ゲート絶縁膜と同一製造
工程で形成される情報蓄積用容量素子の誘電体膜は、前
記ゲート絶縁膜と実質的に同一の厚い膜厚で形成され
る。このため、ＤＲＡＭのメモリセルの情報蓄積用容量
素子に蓄積される電荷量が低下し、電荷量を増加するに
は情報蓄積用量素子の占有面積が増大する。この結果、
ＲＡＭの占有面積が増大するので、半導体集積回路装置
の集積度が低下する。
【００１２】また、前記ＤＲＡＭのメモリセルの情報蓄
積用容量素子の電荷量を増加するためには、ＦＬＯＴＯ
Ｘ構造の前記ゲート絶縁膜及び周辺回路のＭＩＳＥＴの
ゲート絶縁膜と別の製造工程で誘電体膜を形成する必要
がある。このため、集積度を向上するには、半導体集積
回路装置の製造工程が増加する。
積用容量素子の電荷量を増加するためには、ＦＬＯＴＯ
Ｘ構造の前記ゲート絶縁膜及び周辺回路のＭＩＳＥＴの
ゲート絶縁膜と別の製造工程で誘電体膜を形成する必要
がある。このため、集積度を向上するには、半導体集積
回路装置の製造工程が増加する。
【００１３】さらに、前記半導体集積回路装置では、周
辺回路の特性向上に関して何ら配慮がされていない。
辺回路の特性向上に関して何ら配慮がされていない。
【００１４】本発明の課題は、ダイナミックメモリ（Ｄ
ＲＡＭ）を備えた半導体集積回路装置において、周辺回
路の素子の特性の最適化を図ることが可能な半導体集積
回路装置を提供することにある。
ＲＡＭ）を備えた半導体集積回路装置において、周辺回
路の素子の特性の最適化を図ることが可能な半導体集積
回路装置を提供することにある。
【００１５】本発明の他の課題は、前記特性向上を製造
工程の増加なく実現できる技術を提供することにある。
工程の増加なく実現できる技術を提供することにある。
【００１６】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１８】情報蓄積用容量素子及びメモリセル選択用
ＭＩＳＦＥＴを有するダイナミック型記憶素子と、その
周辺回路を構成する第１のＭＩＳＦＥＴ及び第２のＭＩ
ＳＦＥＴとを一つの半導体基体に備えた半導体集積回路
装置において、前記第１のＭＩＳＦＥＴのゲート絶縁膜
の膜厚をメモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜
と略同一の膜厚とし、前記第２のＭＩＳＦＥＴのゲート
絶縁膜の膜厚は、前記メモリセル選択用ＭＩＳＦＥＴの
ゲート絶縁膜の膜厚と異なる（厚く、或いは薄く）もの
とする。また、情報蓄積用容量素子及びメモリセル選択
用ＭＩＳＦＥＴを有するダイナミック型記憶素子と、そ
の周辺回路を構成する第１のＭＩＳＦＥＴ及び第２のＭ
ＩＳＦＥＴとを一つの半導体基体に備えた半導体集積回
路装置の製造方法において、メモリセル選択用ＭＩＳＦ
ＥＴのゲート絶縁膜を順次形成する工程と、前記第２の
ＭＩＳＦＥＴのゲート絶縁膜を前記メモリセル選択用Ｍ
ＩＳＦＥＴのゲート絶縁膜と異なる厚さ（厚く、或いは
薄く）に形成する工程とを備え、前記第１のＭＩＳＦＥ
Ｔのゲート絶縁膜をメモリセル選択用ＭＩＳＦＥＴのゲ
ート絶縁膜を形成する工程と同一製造工程で形成する。
ＭＩＳＦＥＴを有するダイナミック型記憶素子と、その
周辺回路を構成する第１のＭＩＳＦＥＴ及び第２のＭＩ
ＳＦＥＴとを一つの半導体基体に備えた半導体集積回路
装置において、前記第１のＭＩＳＦＥＴのゲート絶縁膜
の膜厚をメモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜
と略同一の膜厚とし、前記第２のＭＩＳＦＥＴのゲート
絶縁膜の膜厚は、前記メモリセル選択用ＭＩＳＦＥＴの
ゲート絶縁膜の膜厚と異なる（厚く、或いは薄く）もの
とする。また、情報蓄積用容量素子及びメモリセル選択
用ＭＩＳＦＥＴを有するダイナミック型記憶素子と、そ
の周辺回路を構成する第１のＭＩＳＦＥＴ及び第２のＭ
ＩＳＦＥＴとを一つの半導体基体に備えた半導体集積回
路装置の製造方法において、メモリセル選択用ＭＩＳＦ
ＥＴのゲート絶縁膜を順次形成する工程と、前記第２の
ＭＩＳＦＥＴのゲート絶縁膜を前記メモリセル選択用Ｍ
ＩＳＦＥＴのゲート絶縁膜と異なる厚さ（厚く、或いは
薄く）に形成する工程とを備え、前記第１のＭＩＳＦＥ
Ｔのゲート絶縁膜をメモリセル選択用ＭＩＳＦＥＴのゲ
ート絶縁膜を形成する工程と同一製造工程で形成する。
【００１９】上述した手段によれば、周辺回路の第１Ｍ
ＩＳＦＥＴ及び第２のＭＩＳＦＥＴの各ゲート絶縁膜の
膜厚を変えることができ、周辺回路の複数のＭＩＳＦＥ
Ｔが異なる動作電圧をもつ場合に周辺回路の特性を最適
化した半導体集積回路装置を提供することが可能とな
り、同時に、第１のＭＩＳＦＥＴとメモリセル選択用Ｍ
ＩＳＦＥＴとのゲート絶縁膜の各膜厚を略同一とするこ
とにより、第１のＭＩＳＦＥＴとメモリセル選択用ＭＩ
ＳＦＥＴとの各ゲート絶縁膜を同一の工程によって形成
することができるので製造工程数を低減し安価な半導体
集積回路装置を提供することができる。以下、本発明の
構成について、マイクロコンピュータを内蔵する半導体
集積回路装置に本発明を適用した一実施の形態とともに
説明する。
ＩＳＦＥＴ及び第２のＭＩＳＦＥＴの各ゲート絶縁膜の
膜厚を変えることができ、周辺回路の複数のＭＩＳＦＥ
Ｔが異なる動作電圧をもつ場合に周辺回路の特性を最適
化した半導体集積回路装置を提供することが可能とな
り、同時に、第１のＭＩＳＦＥＴとメモリセル選択用Ｍ
ＩＳＦＥＴとのゲート絶縁膜の各膜厚を略同一とするこ
とにより、第１のＭＩＳＦＥＴとメモリセル選択用ＭＩ
ＳＦＥＴとの各ゲート絶縁膜を同一の工程によって形成
することができるので製造工程数を低減し安価な半導体
集積回路装置を提供することができる。以下、本発明の
構成について、マイクロコンピュータを内蔵する半導体
集積回路装置に本発明を適用した一実施の形態とともに
説明する。
【００２０】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００２１】
（実施の形態I）本発明の実施の形態１であるマイクロ
コンピュータを内蔵する半導体集積回路装置を図１
（ａ）及び図１（ｂ）（各素子を示す要部断面図）で示
す。
コンピュータを内蔵する半導体集積回路装置を図１
（ａ）及び図１（ｂ）（各素子を示す要部断面図）で示
す。
【００２２】図１（ａ）及び図１（ｂ）に示すように、
半導体集積回路装置は１つの共通の単結晶珪素からなる
ｐ~型半導体基板１で構成されている。つまり、半導体
基板１は、作図上、図１（ａ）と図１（ｂ）とで分れて
記載してあるが、実際には一体に構成されている。
半導体集積回路装置は１つの共通の単結晶珪素からなる
ｐ~型半導体基板１で構成されている。つまり、半導体
基板１は、作図上、図１（ａ）と図１（ｂ）とで分れて
記載してあるが、実際には一体に構成されている。
【００２３】半導体基板１の主面には、図１（ａ）に示
すように、マイクロコンピュータの記憶部を構成するＲ
ＡＭ及びＲＯＭの記憶素子が構成されている。ＲＡＭは
ＤＲＡＭで構成されており、そのメモリセル（ダイナミ
ック型記憶素子）ＤＭが記載されている。ＲＯＭはＥＥ
ＰＲＯＭ、ＥＰＲＯＭ及びマスクＲＯＭデ構成されてお
り、ＥＥＰＲＯＭのＦＬＯＴＯＸ構造のメモリセル（不
揮発性記憶素子）ＦＭ及びＥＰＲＯＭのメモリセル（不
揮発性記憶素子）ＥＭの夫々が記載されている。マスク
ＲＯＭのメモリセルは、図１（ｂ）の示す素子（ｎチャ
ンネルＭＩＳＦＥＴ）と実質的に同一構造で構成されて
いるので、ここでは図示せず又説明も省略する。また、
半導体基板１の他の領域の主面には、図１（ｂ）に示す
ように、周辺回路を構成する相補型ＭＩＳＦＥＴ（ＣＭ
ＯＳ）が構成されている。ＣＭＯＳは、ｎチャネルＭＩ
ＳＦＥＴＱｎ1、Ｑｎ2、ｐチャネルＭＩＳＦＥＴＱ
ｎ1、Ｑｎ2の夫々を組合せて構成している。ｐチャネル
ＭＩＳＦＥＴＱｐ1、Ｑｎ2の夫々は、半導体基板１の主
面部に設けられたｎ~型ウエル領域２の主面に構成され
ている。
すように、マイクロコンピュータの記憶部を構成するＲ
ＡＭ及びＲＯＭの記憶素子が構成されている。ＲＡＭは
ＤＲＡＭで構成されており、そのメモリセル（ダイナミ
ック型記憶素子）ＤＭが記載されている。ＲＯＭはＥＥ
ＰＲＯＭ、ＥＰＲＯＭ及びマスクＲＯＭデ構成されてお
り、ＥＥＰＲＯＭのＦＬＯＴＯＸ構造のメモリセル（不
揮発性記憶素子）ＦＭ及びＥＰＲＯＭのメモリセル（不
揮発性記憶素子）ＥＭの夫々が記載されている。マスク
ＲＯＭのメモリセルは、図１（ｂ）の示す素子（ｎチャ
ンネルＭＩＳＦＥＴ）と実質的に同一構造で構成されて
いるので、ここでは図示せず又説明も省略する。また、
半導体基板１の他の領域の主面には、図１（ｂ）に示す
ように、周辺回路を構成する相補型ＭＩＳＦＥＴ（ＣＭ
ＯＳ）が構成されている。ＣＭＯＳは、ｎチャネルＭＩ
ＳＦＥＴＱｎ1、Ｑｎ2、ｐチャネルＭＩＳＦＥＴＱ
ｎ1、Ｑｎ2の夫々を組合せて構成している。ｐチャネル
ＭＩＳＦＥＴＱｐ1、Ｑｎ2の夫々は、半導体基板１の主
面部に設けられたｎ~型ウエル領域２の主面に構成され
ている。
【００２４】半導体基板１の主面に構成された半導体素
子はフィールド絶縁膜３及びｐ型チャネルストッパ領域
４で他の領域と電気的な分離がなされている。ウエル領
域２の主面に構成された半導体素子はフィールド領域２
の主面に構成された半導体素子はフィールド絶縁膜３で
他の領域と電気的な分離がなされている。フィールド絶
縁膜３は、半導体基板１、ウエル領域２の夫々の主面を
選択的に酸化した酸化珪素膜で形成されている。チャネ
ルストッパ領域４は半導体基板１の主面部であってフィ
ールド絶縁膜３下に構成されている。
子はフィールド絶縁膜３及びｐ型チャネルストッパ領域
４で他の領域と電気的な分離がなされている。ウエル領
域２の主面に構成された半導体素子はフィールド領域２
の主面に構成された半導体素子はフィールド絶縁膜３で
他の領域と電気的な分離がなされている。フィールド絶
縁膜３は、半導体基板１、ウエル領域２の夫々の主面を
選択的に酸化した酸化珪素膜で形成されている。チャネ
ルストッパ領域４は半導体基板１の主面部であってフィ
ールド絶縁膜３下に構成されている。
【００２５】ＤＲＡＭのメモリセルＤＭは、図１（ａ）
の左側に示すように、メモリセル選択用ＭＩＳＦＥＴＱ
ｄｓと情報蓄積用容量素子Ｃとの直列回路で構成されて
いる。
の左側に示すように、メモリセル選択用ＭＩＳＦＥＴＱ
ｄｓと情報蓄積用容量素子Ｃとの直列回路で構成されて
いる。
【００２６】前記情報蓄積用容量素子Ｃは、ｎ型半導体
領域（下部電極）７、誘電体膜８、プレート電極（上部
電極）９を順次重ね合せて構成されている。この情報蓄
積用容量素子Ｃは所謂プレーナ構造（ＭＯＳ構造）で構
成されている。
領域（下部電極）７、誘電体膜８、プレート電極（上部
電極）９を順次重ね合せて構成されている。この情報蓄
積用容量素子Ｃは所謂プレーナ構造（ＭＯＳ構造）で構
成されている。
【００２７】半導体領域７は半導体基板１の主面部に構
成されている。
成されている。
【００２８】誘電体膜８は半導体領域７（半導体基板
１）の主面を酸化した酸化珪素膜で形成されている。誘
電体膜８は後述するＥＥＰＲＯＭのメモリセルＦＭのト
ンネル絶縁膜（酸化珪素膜）８と実質的に同一の膜厚、
例えば１００［Å］程度の薄い膜厚で形成されている。
この誘電体膜８、トンネル絶縁膜８の夫々は、メモリセ
ル選択用ＭＩＳＦＥＴＱｄｓや周辺回路のＭＩＳＦＥＴ
Ｑｎ1、Ｑｎ2、Ｑｎ1、Ｑｎ2の夫々のゲート絶縁膜６又
は１２に比べて薄い膜厚で形成されている。つまり、情
報蓄積用容量素子Ｃの誘電体膜８は薄い膜厚形成されて
いるので、情報蓄積用容量素子Ｃの電荷蓄積量を増加
し、メモリセルＤＭの面積を縮小できるように構成され
ている。
１）の主面を酸化した酸化珪素膜で形成されている。誘
電体膜８は後述するＥＥＰＲＯＭのメモリセルＦＭのト
ンネル絶縁膜（酸化珪素膜）８と実質的に同一の膜厚、
例えば１００［Å］程度の薄い膜厚で形成されている。
この誘電体膜８、トンネル絶縁膜８の夫々は、メモリセ
ル選択用ＭＩＳＦＥＴＱｄｓや周辺回路のＭＩＳＦＥＴ
Ｑｎ1、Ｑｎ2、Ｑｎ1、Ｑｎ2の夫々のゲート絶縁膜６又
は１２に比べて薄い膜厚で形成されている。つまり、情
報蓄積用容量素子Ｃの誘電体膜８は薄い膜厚形成されて
いるので、情報蓄積用容量素子Ｃの電荷蓄積量を増加
し、メモリセルＤＭの面積を縮小できるように構成され
ている。
【００２９】プレート電極９は誘電体膜８の上部に構成
されている。プレート電極９は例えば抵抗値を低減する
不純物（Ｐ，Ａｓ或はＢ）が導入された多結晶珪素膜で
形成されている。プレート電極９は例えば３０００〜４
０００［Å］程度の膜厚で形成されている。このプレー
ト電極９は製造工程における第１層目のゲート電極材料
で形成されている。プレート電極９の表面上には層間絶
縁膜１０が設けられている。
されている。プレート電極９は例えば抵抗値を低減する
不純物（Ｐ，Ａｓ或はＢ）が導入された多結晶珪素膜で
形成されている。プレート電極９は例えば３０００〜４
０００［Å］程度の膜厚で形成されている。このプレー
ト電極９は製造工程における第１層目のゲート電極材料
で形成されている。プレート電極９の表面上には層間絶
縁膜１０が設けられている。
【００３０】メモリセル選択用ＭＩＳＦＥＴＱｄｓは、
主に、半導体基板１、ゲート絶縁膜１２、ゲート電極１
３、ソース領域及びドレイン領域である一対のｎ型半導
体領域１５及び一対のｎ+型半導体領域１９で構成され
ている。つまり、メモリセル選択用ＭＩＳＦＥＴＱｄｓ
はｎチャネルＭＩＳＦＥＴで構成されている。
主に、半導体基板１、ゲート絶縁膜１２、ゲート電極１
３、ソース領域及びドレイン領域である一対のｎ型半導
体領域１５及び一対のｎ+型半導体領域１９で構成され
ている。つまり、メモリセル選択用ＭＩＳＦＥＴＱｄｓ
はｎチャネルＭＩＳＦＥＴで構成されている。
【００３１】半導体基板１はチャネル形成領域として使
用されている。
用されている。
【００３２】ゲート絶縁膜１２は半導体基板１の主面部
を酸化した酸化珪素膜で形成されている。このゲート絶
縁膜１２は前述のように情報蓄積用容量素子Ｃの誘電体
膜８に比べて厚い膜例えば２５０［Å］程度の膜厚で形
成されている。つまり、ゲート絶縁膜１２は、通常の動
作範囲（例えば半導体基板１とゲート電極１３との間の
電圧が５［Ｖ］）において、半導体基板１とゲート電極
１３との間の絶縁耐圧を確保できるように構成されてい
る。
を酸化した酸化珪素膜で形成されている。このゲート絶
縁膜１２は前述のように情報蓄積用容量素子Ｃの誘電体
膜８に比べて厚い膜例えば２５０［Å］程度の膜厚で形
成されている。つまり、ゲート絶縁膜１２は、通常の動
作範囲（例えば半導体基板１とゲート電極１３との間の
電圧が５［Ｖ］）において、半導体基板１とゲート電極
１３との間の絶縁耐圧を確保できるように構成されてい
る。
【００３３】ゲート電極１３はゲート絶縁膜１２の上部
に構成されている。ゲート電極１３は例えば抵抗値を低
減する不純物が導入された多結晶珪素膜で形成されてい
る。ゲート電極１３は例えば３０００〜４０００［Å］
程度の膜厚で形成されている。ゲート電極１３は製造工
程における第２層目のゲート電極材料で形成されてい
る。また、ゲート電極１３は、抵抗値を低減するため
に、単層の高融点金属膜や高融点金属シリサイド膜、或
は多結晶珪素膜上に高融点金属膜や高融点金属シリサイ
ド膜を設けた複合膜で形成してもよい。また、ゲート電
極１３はワード線（ＷＬ）１３と一体に構成されてい
る。
に構成されている。ゲート電極１３は例えば抵抗値を低
減する不純物が導入された多結晶珪素膜で形成されてい
る。ゲート電極１３は例えば３０００〜４０００［Å］
程度の膜厚で形成されている。ゲート電極１３は製造工
程における第２層目のゲート電極材料で形成されてい
る。また、ゲート電極１３は、抵抗値を低減するため
に、単層の高融点金属膜や高融点金属シリサイド膜、或
は多結晶珪素膜上に高融点金属膜や高融点金属シリサイ
ド膜を設けた複合膜で形成してもよい。また、ゲート電
極１３はワード線（ＷＬ）１３と一体に構成されてい
る。
【００３４】低不純物濃度のｎ型半導体領域１５は、高
不純物濃度のｎ+型半導体領域１９とチャネル形成領域
との間に設けられている。この半導体領域１５は所謂Ｌ
ＤＤ（Ｌightly Ｄoped Ｄrain）構造のＭＩＳＦＥＴを
構成する。半導体領域１５はゲート電極１３に対して自
己整合で構成されている。高不純物濃度のｎ+型半導体
領域１９はサイドウォールスペーサ１８を介在させてゲ
ート電極１３に対して自己整合で構成されている。
不純物濃度のｎ+型半導体領域１９とチャネル形成領域
との間に設けられている。この半導体領域１５は所謂Ｌ
ＤＤ（Ｌightly Ｄoped Ｄrain）構造のＭＩＳＦＥＴを
構成する。半導体領域１５はゲート電極１３に対して自
己整合で構成されている。高不純物濃度のｎ+型半導体
領域１９はサイドウォールスペーサ１８を介在させてゲ
ート電極１３に対して自己整合で構成されている。
【００３５】このメモリセル選択用ＭＩＳＦＥＴＱｄｓ
の一方の半導体領域１９は情報蓄積用容量素子Ｃの下部
電極である半導体領域７と一体に構成（接続）されてい
る。メモリセル選択用ＭＩＳＦＥＴＱｄｓの他方の半導
体領域１９には、層間絶縁膜２１に形成された接続孔２
２を通して配線２３が接続されている。配線２３は相補
性データ線（ＤＬ）として使用される。配線２３は例え
ばアルミニウムやＳｉ又は及びＣｕが添加されたアルミ
ニウム合金で形成する。Ｓｉはアロイスパイク現象を低
減する。Ｃｕはストレスマイグレーションを低減する。
の一方の半導体領域１９は情報蓄積用容量素子Ｃの下部
電極である半導体領域７と一体に構成（接続）されてい
る。メモリセル選択用ＭＩＳＦＥＴＱｄｓの他方の半導
体領域１９には、層間絶縁膜２１に形成された接続孔２
２を通して配線２３が接続されている。配線２３は相補
性データ線（ＤＬ）として使用される。配線２３は例え
ばアルミニウムやＳｉ又は及びＣｕが添加されたアルミ
ニウム合金で形成する。Ｓｉはアロイスパイク現象を低
減する。Ｃｕはストレスマイグレーションを低減する。
【００３６】このように構成されるメモリセルＤＭ上に
は図示していないがファイナルパッシベーション膜が構
成されている。
は図示していないがファイナルパッシベーション膜が構
成されている。
【００３７】ＥＥＰＲＯＭのメモリセルＦＭは、図１
（ａ）の中央部に示すように、ＦＬＯＴＯＸ構造の電界
効果トランジスタＱｆとメモリセル選択用ＭＩＳＦＥＴ
Ｑｆｓとの直列回路で構成されている。つまり、メモリ
セルＦＭは２トランジスタ構造で構成されている。
（ａ）の中央部に示すように、ＦＬＯＴＯＸ構造の電界
効果トランジスタＱｆとメモリセル選択用ＭＩＳＦＥＴ
Ｑｆｓとの直列回路で構成されている。つまり、メモリ
セルＦＭは２トランジスタ構造で構成されている。
【００３８】電界効果トランジスタＱｆは情報”１”又
は”０”を有するように構成されている。電界効果トラ
ンジスタＱｆは、主に半導体基板１、半導体領域７、ゲ
ート絶縁膜６、トンネル絶縁膜８、フローティングゲー
ト電極９、ゲート絶縁膜１１、コントロールゲート電極
１３、ソース領域及びドレイン領域である一対のｎ型半
導体領域１５及び一対のｎ+型半導体領域１９で構成さ
れている。
は”０”を有するように構成されている。電界効果トラ
ンジスタＱｆは、主に半導体基板１、半導体領域７、ゲ
ート絶縁膜６、トンネル絶縁膜８、フローティングゲー
ト電極９、ゲート絶縁膜１１、コントロールゲート電極
１３、ソース領域及びドレイン領域である一対のｎ型半
導体領域１５及び一対のｎ+型半導体領域１９で構成さ
れている。
【００３９】前記半導体基板１はチャネル形成領域とし
て使用される。
て使用される。
【００４０】半導体領域７は、ドレイン領域として使用
される半導体領域１９と一体に構成され、トンネル絶縁
膜８下の半導体基板１の主面部まで引き出されている。
される半導体領域１９と一体に構成され、トンネル絶縁
膜８下の半導体基板１の主面部まで引き出されている。
【００４１】ゲート絶縁膜６は半導体基板１の主面を酸
化して形成した酸化珪素膜で形成されている。ゲート絶
縁膜６は、前記情報蓄積用容量素子Ｃの誘電体膜８に比
べて厚い膜厚例えば５００［Å］程度の膜厚で形成され
ている。つまり、ゲート絶縁膜６は、通常の情報書込動
作及び消去動作範囲（例えば半導体領域７とコントロー
ルゲート電極１３との間の電圧が１７〜２０［Ｖ］）に
おいて、半導体領域７とフローティングゲート電極９と
の間の絶縁耐圧を確保できるように構成されている。
化して形成した酸化珪素膜で形成されている。ゲート絶
縁膜６は、前記情報蓄積用容量素子Ｃの誘電体膜８に比
べて厚い膜厚例えば５００［Å］程度の膜厚で形成され
ている。つまり、ゲート絶縁膜６は、通常の情報書込動
作及び消去動作範囲（例えば半導体領域７とコントロー
ルゲート電極１３との間の電圧が１７〜２０［Ｖ］）に
おいて、半導体領域７とフローティングゲート電極９と
の間の絶縁耐圧を確保できるように構成されている。
【００４２】トンネル絶縁膜８は、フローティングゲー
ト電極９下のゲート絶縁膜６の一部を除去し、この除去
された部分の半導体基板１の主面を酸化した酸化珪素膜
で形成されている。トンネル絶縁膜８は、誘電体膜８と
同様に薄い膜厚例えば１００［Å］程度の膜厚で形成さ
れている。このように、薄い膜厚のトンネル絶縁膜８
は、単位面積当りのトンネル電流量を増加することがで
きるので、メモリセルＦＭの情報書込動作及び消去動作
に要する時間を短縮することができる。
ト電極９下のゲート絶縁膜６の一部を除去し、この除去
された部分の半導体基板１の主面を酸化した酸化珪素膜
で形成されている。トンネル絶縁膜８は、誘電体膜８と
同様に薄い膜厚例えば１００［Å］程度の膜厚で形成さ
れている。このように、薄い膜厚のトンネル絶縁膜８
は、単位面積当りのトンネル電流量を増加することがで
きるので、メモリセルＦＭの情報書込動作及び消去動作
に要する時間を短縮することができる。
【００４３】フローティングゲート電極９は前記情報蓄
積用容量素子Ｃのプレート電極９と同様に第１層目のゲ
ート電極材料で構成されている。
積用容量素子Ｃのプレート電極９と同様に第１層目のゲ
ート電極材料で構成されている。
【００４４】ゲート絶縁膜１１はフローティングゲート
電極９の表面を酸化した酸化珪素膜で形成されている。
ゲート絶縁膜１１は、情報書込動作、読出動作及び消去
動作範囲において、フローティングゲート電極９とコン
トロールゲート電極１３との間の絶縁耐圧を確保できる
ように構成されている。ゲート絶縁膜１１は例えば３０
０〜４００［Å］程度の比較的厚い膜厚で形成されてい
る。
電極９の表面を酸化した酸化珪素膜で形成されている。
ゲート絶縁膜１１は、情報書込動作、読出動作及び消去
動作範囲において、フローティングゲート電極９とコン
トロールゲート電極１３との間の絶縁耐圧を確保できる
ように構成されている。ゲート絶縁膜１１は例えば３０
０〜４００［Å］程度の比較的厚い膜厚で形成されてい
る。
【００４５】コントロールゲート電極１３はゲート絶縁
膜１１上に設けられている。コントロールゲート電極１
３はＤＲＡＭのメモリセルＤＭのメモリセル選択用ＭＩ
ＳＦＥＴＱｄｓのゲート電極１３と同様に第２層目のゲ
ート電極材料で構成されている。
膜１１上に設けられている。コントロールゲート電極１
３はＤＲＡＭのメモリセルＤＭのメモリセル選択用ＭＩ
ＳＦＥＴＱｄｓのゲート電極１３と同様に第２層目のゲ
ート電極材料で構成されている。
【００４６】この電界効果トランジスタＱｆはＬＤＤ構
造で構成されている。
造で構成されている。
【００４７】メモリセル選択用ＭＩＳＦＥＴＱｆｓは、
基本的に、半導体基板１、ゲート絶縁膜６、ゲート電極
９、ソース領域及びドレイン領域である一対のｎ型半導
体領域１５及び一対のｎ+型半導体領域１９で構成され
ている。
基本的に、半導体基板１、ゲート絶縁膜６、ゲート電極
９、ソース領域及びドレイン領域である一対のｎ型半導
体領域１５及び一対のｎ+型半導体領域１９で構成され
ている。
【００４８】ゲート絶縁膜６、ゲート電極９の夫々は、
電界効果トランジスタＱｆの夫々と実質的に同一の製造
工程で構成されている。メモリセル選択用ＭＩＳＦＥＴ
ＱｆｓはＬＤＤ構造で構成されている。メモリセル選択
用ＭＩＳＦＥＴＱｆｓのソース領域である半導体領域１
９は電界効果トランジスタＱｆのドレイン領域である半
導体領域１９と一体に構成されている。
電界効果トランジスタＱｆの夫々と実質的に同一の製造
工程で構成されている。メモリセル選択用ＭＩＳＦＥＴ
ＱｆｓはＬＤＤ構造で構成されている。メモリセル選択
用ＭＩＳＦＥＴＱｆｓのソース領域である半導体領域１
９は電界効果トランジスタＱｆのドレイン領域である半
導体領域１９と一体に構成されている。
【００４９】メモリセル選択用ＭＩＳＦＥＴＱｆｓのゲ
ート電極９上には層間絶縁膜１１を介在させてシャント
用配線１３が設けられている。このシャント用配線１３
は、ワード線の延在する方向において、メモリセル選択
用ＭＩＳＦＥＴＱｆｓ毎或は所定数毎に層間絶縁膜１１
に形成された接続孔（図示しない）を通してゲート電極
９に接続されている。つまり、シャント用配線１３は、
メモリセル選択用ＭＩＳＦＥＴＱｆｓのゲート電極９及
びそれと一体に構成されたワード線の抵抗値を低減する
ことができる。また、メモリセル選択用ＭＩＳＦＥＴＱ
ｆｓは、電界効果トランジスタＱｆと同様に、ゲート電
極９及びシャント用配線１３からなる２層ゲート構造で
構成されている。このように、電界効果トランジスタＱ
ｆ、メモリセル選択用ＭＩＳＦＥＴＱｆｓの夫々を２層
ゲート構造で構成すると、両者のゲート間寸法は、製造
工程におけるマスク合せ余裕寸法を必要とせずに、加工
寸法だけで規定することができる。つまり、電界効果ト
ランジスタＱｆとメモリセル選択用ＭＩＳＦＥＴｆｓと
の間隔を縮小し、メモリセルＦＭの占有面積を縮小する
ことができる。
ート電極９上には層間絶縁膜１１を介在させてシャント
用配線１３が設けられている。このシャント用配線１３
は、ワード線の延在する方向において、メモリセル選択
用ＭＩＳＦＥＴＱｆｓ毎或は所定数毎に層間絶縁膜１１
に形成された接続孔（図示しない）を通してゲート電極
９に接続されている。つまり、シャント用配線１３は、
メモリセル選択用ＭＩＳＦＥＴＱｆｓのゲート電極９及
びそれと一体に構成されたワード線の抵抗値を低減する
ことができる。また、メモリセル選択用ＭＩＳＦＥＴＱ
ｆｓは、電界効果トランジスタＱｆと同様に、ゲート電
極９及びシャント用配線１３からなる２層ゲート構造で
構成されている。このように、電界効果トランジスタＱ
ｆ、メモリセル選択用ＭＩＳＦＥＴＱｆｓの夫々を２層
ゲート構造で構成すると、両者のゲート間寸法は、製造
工程におけるマスク合せ余裕寸法を必要とせずに、加工
寸法だけで規定することができる。つまり、電界効果ト
ランジスタＱｆとメモリセル選択用ＭＩＳＦＥＴｆｓと
の間隔を縮小し、メモリセルＦＭの占有面積を縮小する
ことができる。
【００５０】メモリセルＦＭの電界効果トランジスタＱ
ｆのソース領域である半導体領域１９には接続孔２２を
通して配線２３が接続されている。この配線２３はソー
ス配線（ＳＬ）として使用される。メモリセルＦＭのメ
モリセル選択用ＭＩＳＦＥＴＱｆｓのドレイン領域であ
る半導体領域１９には接続孔２２を通して配線２３が接
続されている。この配線２３はデータ線（ＤＬ）として
使用される。
ｆのソース領域である半導体領域１９には接続孔２２を
通して配線２３が接続されている。この配線２３はソー
ス配線（ＳＬ）として使用される。メモリセルＦＭのメ
モリセル選択用ＭＩＳＦＥＴＱｆｓのドレイン領域であ
る半導体領域１９には接続孔２２を通して配線２３が接
続されている。この配線２３はデータ線（ＤＬ）として
使用される。
【００５１】ＥＰＲＯＭのメモリセルＥＭは、図１
（ａ）の右側に示すように、電界効果トランジスタで構
成されている。メモリセルＥＭは、主に、半導体基板
１、ゲート絶縁膜６、フローティングゲート電極９、ゲ
ート絶縁膜１１、コントロールゲート電極１３、ソース
領域及びドレイン領域である一対のｎ型半導体領域１６
及び一対のｎ+型半導体領域１９で構成されている。
（ａ）の右側に示すように、電界効果トランジスタで構
成されている。メモリセルＥＭは、主に、半導体基板
１、ゲート絶縁膜６、フローティングゲート電極９、ゲ
ート絶縁膜１１、コントロールゲート電極１３、ソース
領域及びドレイン領域である一対のｎ型半導体領域１６
及び一対のｎ+型半導体領域１９で構成されている。
【００５２】このメモリセルＥＭは、前記ＥＥＰＲＯＭ
のメモリセルＦＭの電界効果トランジスタＱｆと同様に
２層ゲート構造でしかもＬＤＤ構造で構成されている。
このメモリセルＥＭである電界効果トランジスタの低不
純物濃度のｎ型半導体領域１６は、前記ＬＤＤ構造のＭ
ＩＳＦＥＴＱｄｓ，Ｑｆ，Ｑｆｓ等の低不純物濃度のｎ
型半導体領域１５に比べて高い不純物濃度で構成されて
いる。また、半導体領域１６は他のＭＩＳＦＥＴＱｄ
ｓ，Ｑｆ，Ｑ，ｓ等の高不純物濃度のｎ+型半導体領域
１９に比べて低い不純物濃度で構成されている。この半
導体領域１６は、電界効果トランジスタのドレイン領域
の近傍において電界強度を高めてホットキャリアの発生
量を増加するように構成されている。つまり、半導体領
域１６は、メモリセルＥＭのフローティングゲート電極
９に注入されるホットエレクトロンの発生量を増加し、
情報の書込動作時間を短縮できるように構成されてい
る。また、半導体領域１６は、チャネル形成領域の近傍
のソース領域及びドレイン領域の抵抗値を低減し、伝達
コンダクタンスを低減し、情報読出時間を短縮できるよ
うに構成されている。
のメモリセルＦＭの電界効果トランジスタＱｆと同様に
２層ゲート構造でしかもＬＤＤ構造で構成されている。
このメモリセルＥＭである電界効果トランジスタの低不
純物濃度のｎ型半導体領域１６は、前記ＬＤＤ構造のＭ
ＩＳＦＥＴＱｄｓ，Ｑｆ，Ｑｆｓ等の低不純物濃度のｎ
型半導体領域１５に比べて高い不純物濃度で構成されて
いる。また、半導体領域１６は他のＭＩＳＦＥＴＱｄ
ｓ，Ｑｆ，Ｑ，ｓ等の高不純物濃度のｎ+型半導体領域
１９に比べて低い不純物濃度で構成されている。この半
導体領域１６は、電界効果トランジスタのドレイン領域
の近傍において電界強度を高めてホットキャリアの発生
量を増加するように構成されている。つまり、半導体領
域１６は、メモリセルＥＭのフローティングゲート電極
９に注入されるホットエレクトロンの発生量を増加し、
情報の書込動作時間を短縮できるように構成されてい
る。また、半導体領域１６は、チャネル形成領域の近傍
のソース領域及びドレイン領域の抵抗値を低減し、伝達
コンダクタンスを低減し、情報読出時間を短縮できるよ
うに構成されている。
【００５３】メモリセルＥＭである電界効果トランジス
タのソース領域である半導体領域１９には接続孔２２を
通して配線２３が接続されている。配線２３はソース配
線（ＳＬ）として使用される。前記電界効果トランジス
タのドレイン領域である半導体領域１９には接続孔２２
を通して配線２３が接続されている。配線２３はデータ
線（ＤＬ）として使用される。
タのソース領域である半導体領域１９には接続孔２２を
通して配線２３が接続されている。配線２３はソース配
線（ＳＬ）として使用される。前記電界効果トランジス
タのドレイン領域である半導体領域１９には接続孔２２
を通して配線２３が接続されている。配線２３はデータ
線（ＤＬ）として使用される。
【００５４】前記周辺回路ＣＭＯＳすなわちｎチャネル
ＭＩＳＦＥＴＱｎ1、Ｑｎ2、ｐチャネルＭＩＳＦＥＴＱ
ｐ1、Ｑｐ2の夫々は、図１Ｂに示すように構成されてい
る。
ＭＩＳＦＥＴＱｎ1、Ｑｎ2、ｐチャネルＭＩＳＦＥＴＱ
ｐ1、Ｑｐ2の夫々は、図１Ｂに示すように構成されてい
る。
【００５５】ｎチャネルＭＩＳＦＥＴＱｎ1は、半導体
基板１、ゲート絶縁膜６、ゲート電極９、ソース領域及
びドレイン領域である一対のｎ型半導体領域１５及び一
対のｎ+型半導体領域１９で構成されている。
基板１、ゲート絶縁膜６、ゲート電極９、ソース領域及
びドレイン領域である一対のｎ型半導体領域１５及び一
対のｎ+型半導体領域１９で構成されている。
【００５６】ｎチャネルＭＩＳＦＥＴＱｎ2は、半導体
基板１、ゲート絶縁膜１２、ゲート電極１３、ソース領
域及びドレイン領域である一対のｎ型半導体領域１５及
び一対のｎ+型半導体領域１９で構成されている。
基板１、ゲート絶縁膜１２、ゲート電極１３、ソース領
域及びドレイン領域である一対のｎ型半導体領域１５及
び一対のｎ+型半導体領域１９で構成されている。
【００５７】ｐチャネルＭＩＳＦＥＴＱｐ1は、ウエル
領域２、ゲート絶縁膜６、ゲート電極９、ソース領域及
びドレイン領域である一対のｐ型半導体領域１７及び一
対のｐ+型半導体領域２０で構成されている。
領域２、ゲート絶縁膜６、ゲート電極９、ソース領域及
びドレイン領域である一対のｐ型半導体領域１７及び一
対のｐ+型半導体領域２０で構成されている。
【００５８】ｐチャネルＭＩＳＦＥＴＱｐ2は、ウエル
領域２、ゲート絶縁膜１２、ゲート電極１３、ソース領
域及びドレイン領域である一対のｐ型半導体領域１７及
び一対のｐ+型半導体領域２０で構成されている。
領域２、ゲート絶縁膜１２、ゲート電極１３、ソース領
域及びドレイン領域である一対のｐ型半導体領域１７及
び一対のｐ+型半導体領域２０で構成されている。
【００５９】前記ｎチャネルＭＩＳＦＥＴＱｎ1、ｐチ
ャネルＭＩＳＦＥＴＱｐ1の夫々は、前記メモリセルＦ
Ｍの電界効果トランジスタＱｆ等のゲート絶縁膜６、フ
ローティングゲート電極９の夫々と同一製造工程によっ
てゲート絶縁膜６、ゲート電極９の夫々が形成されてい
る。つまり、ｎチャネルＭＩＳＦＥＴＱｎ1、ｐチャネ
ルＭＩＳＦＥＴＱｐ1の夫々は、第１層目のゲート電極
材料でゲート電極９が形成されている。
ャネルＭＩＳＦＥＴＱｐ1の夫々は、前記メモリセルＦ
Ｍの電界効果トランジスタＱｆ等のゲート絶縁膜６、フ
ローティングゲート電極９の夫々と同一製造工程によっ
てゲート絶縁膜６、ゲート電極９の夫々が形成されてい
る。つまり、ｎチャネルＭＩＳＦＥＴＱｎ1、ｐチャネ
ルＭＩＳＦＥＴＱｐ1の夫々は、第１層目のゲート電極
材料でゲート電極９が形成されている。
【００６０】一方、前記ｎチャネルＭＩＳＦＥＴＱ
ｎ2、ｐチャネルＭＩＳＦＥＴＱｐ2の夫々は、前記メモ
リセルＤＭのメモリセル選択用ＭＩＳＦＥＴＱｄｓのゲ
ート絶縁膜１２、ゲート電極１３の夫々と同一構造工程
によってゲート絶縁膜１２、ゲート電極１３の夫々が形
成されている。つまり、前記ｎチャネルＭＩＳＦＥＴＱ
ｎ2、ｐチャネルＭＩＳＦＥＴＱｐ2の夫々は、第２層目
のゲート電極材料でゲート電極１３が形成されている。
ｎ2、ｐチャネルＭＩＳＦＥＴＱｐ2の夫々は、前記メモ
リセルＤＭのメモリセル選択用ＭＩＳＦＥＴＱｄｓのゲ
ート絶縁膜１２、ゲート電極１３の夫々と同一構造工程
によってゲート絶縁膜１２、ゲート電極１３の夫々が形
成されている。つまり、前記ｎチャネルＭＩＳＦＥＴＱ
ｎ2、ｐチャネルＭＩＳＦＥＴＱｐ2の夫々は、第２層目
のゲート電極材料でゲート電極１３が形成されている。
【００６１】前記ＭＩＳＦＥＴＱｎ1、Ｑｎ2、Ｑｐ1、
Ｑｐ2の夫々はＬＤＤ構造で構成されている。ｎチャネ
ルＭＩＳＦＥＴＱｎ1、Ｑｎ2の夫々の半導体領域１９に
は配線２３が接続されている。ｐチャネルＭＩＳＦＥＴ
Ｑｐ1、Ｑｐ2の夫々の半導体領域２０には配線２３が接
続されている。
Ｑｐ2の夫々はＬＤＤ構造で構成されている。ｎチャネ
ルＭＩＳＦＥＴＱｎ1、Ｑｎ2の夫々の半導体領域１９に
は配線２３が接続されている。ｐチャネルＭＩＳＦＥＴ
Ｑｐ1、Ｑｐ2の夫々の半導体領域２０には配線２３が接
続されている。
【００６２】このように、ＤＡＲＭのメモリセルＤＭ
（ダイナミック型記憶素子）、ＦＬＯＴＯＸ構造のメモ
リセルＦＭ（不揮発性記憶素子）及び周辺回路のＭＩＳ
ＦＥＴ（Ｑｎ1、Ｑｎ2、Ｑｐ1、Ｑｐ2）を備えた半導体
集積回路装置において、前記メモリセルＤＭの情報蓄積
用容量素子Ｃの誘電体膜８及び前記メモリセルＦＭの電
界効果トランジスタＱｆのトンネル絶縁膜８を、前記Ｍ
ＩＳＦＥＴのゲート絶縁膜６又は１２よりも薄い膜厚構
成することにより、前記情報蓄積用容量素子Ｃの電荷蓄
積量を向上してメモリセルＤＭの占有面積を縮小するこ
とができるので、ＤＲＡＭの集積度を向上することがで
き、前記トンネル絶縁膜８に流せるトンネル電流量を増
加することができるので、ＥＥＰＲＯＭのメモリセルＦ
Ｍの情報書込時間を短縮することができ、かつ、前記Ｍ
ＩＳＦＥＴのゲート絶縁膜６又は１２の絶縁耐圧を向上
することができるので、電気的信頼性を向上することが
できる。
（ダイナミック型記憶素子）、ＦＬＯＴＯＸ構造のメモ
リセルＦＭ（不揮発性記憶素子）及び周辺回路のＭＩＳ
ＦＥＴ（Ｑｎ1、Ｑｎ2、Ｑｐ1、Ｑｐ2）を備えた半導体
集積回路装置において、前記メモリセルＤＭの情報蓄積
用容量素子Ｃの誘電体膜８及び前記メモリセルＦＭの電
界効果トランジスタＱｆのトンネル絶縁膜８を、前記Ｍ
ＩＳＦＥＴのゲート絶縁膜６又は１２よりも薄い膜厚構
成することにより、前記情報蓄積用容量素子Ｃの電荷蓄
積量を向上してメモリセルＤＭの占有面積を縮小するこ
とができるので、ＤＲＡＭの集積度を向上することがで
き、前記トンネル絶縁膜８に流せるトンネル電流量を増
加することができるので、ＥＥＰＲＯＭのメモリセルＦ
Ｍの情報書込時間を短縮することができ、かつ、前記Ｍ
ＩＳＦＥＴのゲート絶縁膜６又は１２の絶縁耐圧を向上
することができるので、電気的信頼性を向上することが
できる。
【００６３】次に、前記半導体集積回路装置の製造方法
について、図２（ａ）及び図２（ｂ）乃至図９（ａ）及
び図９（ｂ）（各製造工程毎に示す要部断面図）を用い
て簡単に説明する。
について、図２（ａ）及び図２（ｂ）乃至図９（ａ）及
び図９（ｂ）（各製造工程毎に示す要部断面図）を用い
て簡単に説明する。
【００６４】まず、単結晶珪素からなるｐ~型半導体基
板１を用意する。
板１を用意する。
【００６５】次に、周辺回路ＣＭＯＳのｐチャネルＭＩ
ＳＦＥＴＱｐ1及びＱｐ2形成領域において、半導体基板
１の主面部にｎ~型ウエル領域２を形成する。また、ｎ~
型ウエル領域２とは異なる半導体基板１の主面部の全領
域あるいは周辺回路のＣＭＯＳのｎチャネルＭＩＳＦＥ
ＴＱｎ1及びＱｎ2形成領域にｐ~型ウエル領域を形成し
てもよい。
ＳＦＥＴＱｐ1及びＱｐ2形成領域において、半導体基板
１の主面部にｎ~型ウエル領域２を形成する。また、ｎ~
型ウエル領域２とは異なる半導体基板１の主面部の全領
域あるいは周辺回路のＣＭＯＳのｎチャネルＭＩＳＦＥ
ＴＱｎ1及びＱｎ2形成領域にｐ~型ウエル領域を形成し
てもよい。
【００６６】次に半導体素子形成領域間において、半導
体基板１、ウエル領域２の夫々の主面上にフィールド絶
縁膜３を形成する。フィールド絶縁膜３は、半導体基板
１、ウエル領域２の夫々の主面を選択的に酸化した酸化
珪素膜で形成する。このフィールド絶縁膜３を形成する
工程と実質的に同一製造工程によって、半導体基板１の
主面部のフィールド絶縁膜３下にｐ型チャネルストッパ
領域４を形成する。
体基板１、ウエル領域２の夫々の主面上にフィールド絶
縁膜３を形成する。フィールド絶縁膜３は、半導体基板
１、ウエル領域２の夫々の主面を選択的に酸化した酸化
珪素膜で形成する。このフィールド絶縁膜３を形成する
工程と実質的に同一製造工程によって、半導体基板１の
主面部のフィールド絶縁膜３下にｐ型チャネルストッパ
領域４を形成する。
【００６７】次に、図２（ａ）及び図２（ｂ）に示すよ
うに、半導体素子形成領域において、半導体基板１、ウ
エル領域２の夫々の主面上にゲート絶縁膜６Ａを形成す
る。このゲート絶縁膜６Ａは電界効果トランジスタやＭ
ＩＳＦＥＴのゲート絶縁膜の一部として使用される。ゲ
ート絶縁膜６Ａは半導体基板１、ウエル領域２の夫々の
主面を酸化した酸化珪素膜で形成する。
うに、半導体素子形成領域において、半導体基板１、ウ
エル領域２の夫々の主面上にゲート絶縁膜６Ａを形成す
る。このゲート絶縁膜６Ａは電界効果トランジスタやＭ
ＩＳＦＥＴのゲート絶縁膜の一部として使用される。ゲ
ート絶縁膜６Ａは半導体基板１、ウエル領域２の夫々の
主面を酸化した酸化珪素膜で形成する。
【００６８】次に、図３（ａ）及び図３（ｂ）に示すよ
うに、ＤＲＡＭのメモリセルＤＭの情報蓄積用容量素子
Ｃ形成領域及びＥＥＰＲＯＭのメモリセルＦＭの電界効
果トランジスタＱｆ形成領域において、半導体基板１の
主面部にｎ型半導体領域７を同一製造工程で形成する。
半導体領域７は情報蓄積用容量素子Ｃ形成領域において
下部電極（一方の電極）を形成する。また、半導体領域
７は電界効果トランジスタＱｆ形成領域においてドレイ
ン領域（１９）とフローティングゲート電極（９）との
間でトンネル電流を流すために形成される。半導体領域
７はｎ型不純物例えばＡｓ又はＰをゲート絶縁膜６Ａを
通して半導体基板１の主面部に導入することによって形
成される。半導体領域７は、例えば１０15［ａｔｏｍｓ
／ｃｍ2］程度のＡｓを６０〜１００［ＫｅＶ］程度の
エネルギのイオン打込みで導入することによって形成す
る。このｎ型不純物の導入に際しては、図示しないフォ
トレジスト膜を導入用マスクとして使用する。
うに、ＤＲＡＭのメモリセルＤＭの情報蓄積用容量素子
Ｃ形成領域及びＥＥＰＲＯＭのメモリセルＦＭの電界効
果トランジスタＱｆ形成領域において、半導体基板１の
主面部にｎ型半導体領域７を同一製造工程で形成する。
半導体領域７は情報蓄積用容量素子Ｃ形成領域において
下部電極（一方の電極）を形成する。また、半導体領域
７は電界効果トランジスタＱｆ形成領域においてドレイ
ン領域（１９）とフローティングゲート電極（９）との
間でトンネル電流を流すために形成される。半導体領域
７はｎ型不純物例えばＡｓ又はＰをゲート絶縁膜６Ａを
通して半導体基板１の主面部に導入することによって形
成される。半導体領域７は、例えば１０15［ａｔｏｍｓ
／ｃｍ2］程度のＡｓを６０〜１００［ＫｅＶ］程度の
エネルギのイオン打込みで導入することによって形成す
る。このｎ型不純物の導入に際しては、図示しないフォ
トレジスト膜を導入用マスクとして使用する。
【００６９】次に、前記ＤＲＡＭのメモリセルＤＭの情
報蓄積用容量素子Ｃ形成領域及びＥＥＰＲＯＭのメモリ
セルＦＭの電界効果トランジスタＱｆ形成領域におい
て、ゲート絶縁膜６Ａを選択的に除去する。電界効果ト
ランジスタＱｆ形成領域のゲート絶縁膜６Ａは、フロー
ティングゲート電極（９）形成域下の一部分を除去す
る。
報蓄積用容量素子Ｃ形成領域及びＥＥＰＲＯＭのメモリ
セルＦＭの電界効果トランジスタＱｆ形成領域におい
て、ゲート絶縁膜６Ａを選択的に除去する。電界効果ト
ランジスタＱｆ形成領域のゲート絶縁膜６Ａは、フロー
ティングゲート電極（９）形成域下の一部分を除去す
る。
【００７０】次に、図４（ａ）及び図４（ｂ）に示すよ
うに、前記ゲート絶縁膜６Ａを除去した領域において、
半導体基板１（実際には半導体領域７）の主面部に誘電
体膜８及びトンネル絶縁膜８を同一製造工程で形成す
る。誘電体膜８は情報蓄積用容量素子Ｃ形成領域の半導
体領域７の主面上に形成される。トンネル絶縁膜８は電
界効果トランジスタＱｆ形成領域の半導体領域７の主面
上に形成される。誘電体膜８、トンネル絶縁膜８の夫々
は、半導体領域７の主面を酸化した酸化珪素膜で形成
し、前述のように薄い膜厚形成する。この誘電体膜８及
びトンネル絶縁膜８を形成する工程によって、同図４
（ａ）及び図４（ｂ）に示すように、ゲート絶縁膜６Ａ
を成長させてゲート絶縁膜６を形成する。このゲート絶
縁膜６は、ゲート絶縁膜６Ａに誘電体膜８又はトンネル
絶縁膜８の膜厚が加わるので、前述のように厚い膜厚で
形成される。
うに、前記ゲート絶縁膜６Ａを除去した領域において、
半導体基板１（実際には半導体領域７）の主面部に誘電
体膜８及びトンネル絶縁膜８を同一製造工程で形成す
る。誘電体膜８は情報蓄積用容量素子Ｃ形成領域の半導
体領域７の主面上に形成される。トンネル絶縁膜８は電
界効果トランジスタＱｆ形成領域の半導体領域７の主面
上に形成される。誘電体膜８、トンネル絶縁膜８の夫々
は、半導体領域７の主面を酸化した酸化珪素膜で形成
し、前述のように薄い膜厚形成する。この誘電体膜８及
びトンネル絶縁膜８を形成する工程によって、同図４
（ａ）及び図４（ｂ）に示すように、ゲート絶縁膜６Ａ
を成長させてゲート絶縁膜６を形成する。このゲート絶
縁膜６は、ゲート絶縁膜６Ａに誘電体膜８又はトンネル
絶縁膜８の膜厚が加わるので、前述のように厚い膜厚で
形成される。
【００７１】次に、誘電体膜８上、トンネル絶縁膜８
上、ゲート絶縁膜６上等を含む基板全面に第１層目のゲ
ート電極層９を堆積させる。この第１層目のゲート電極
層９は例えばＣＶＤで堆積させた多結晶珪素膜で形成す
る。多結晶珪素膜にはその堆積後に抵抗値を低減するた
めのｎ型不純物例えばＰが導入（イオン打込み或は熱拡
散）されている。
上、ゲート絶縁膜６上等を含む基板全面に第１層目のゲ
ート電極層９を堆積させる。この第１層目のゲート電極
層９は例えばＣＶＤで堆積させた多結晶珪素膜で形成す
る。多結晶珪素膜にはその堆積後に抵抗値を低減するた
めのｎ型不純物例えばＰが導入（イオン打込み或は熱拡
散）されている。
【００７２】次に、前記第１層目のゲート電極層９に所
定のパターンニングを施し、図５（ａ）及び図５（ｂ）
に示すように、プレート電極９、フローティングゲート
電極９、ゲート電極９の夫々を同一製造工程で形成す
る。プレート電極９は、ＤＲＡＭのメモリセルＤＭの情
報蓄積用容量素子Ｃ形成領域において、誘電体膜８上に
形成される。フローティングゲート電極９は、ＥＥＰＲ
ＯＭの電界効果トランジスタＱｆ形成領域のトンネル絶
縁膜８及びゲート絶縁膜６上、ＥＰＲＯＭの電界効果ト
ランジスタ形成領域のゲート絶縁膜６上の夫々に形成さ
れる。夫々のフローティングゲート電極９はゲート幅方
向のみがパターンニングされている。ゲート電極９は、
ＥＥＰＲＯＭのメモリセル選択用ＭＩＳＦＥＴＱｆｓ形
成領域、ＣＭＯＳのｎチャネルＭＩＳＦＥＴＱｎ1形成
領域、ｐチャネルＭＩＳＦＥＴＱｐ1形成領域の夫々の
ゲート絶縁膜６上に形成される。前記プレート電極９を
形成する工程によって、半導体領域（下部電極）７、誘
電体膜８、プレート電極（上部電極）９の夫々を順次重
ね合せた、ＤＲＡＭのメモリセルＤＭの情報蓄積用容量
素子Ｃが完成する。
定のパターンニングを施し、図５（ａ）及び図５（ｂ）
に示すように、プレート電極９、フローティングゲート
電極９、ゲート電極９の夫々を同一製造工程で形成す
る。プレート電極９は、ＤＲＡＭのメモリセルＤＭの情
報蓄積用容量素子Ｃ形成領域において、誘電体膜８上に
形成される。フローティングゲート電極９は、ＥＥＰＲ
ＯＭの電界効果トランジスタＱｆ形成領域のトンネル絶
縁膜８及びゲート絶縁膜６上、ＥＰＲＯＭの電界効果ト
ランジスタ形成領域のゲート絶縁膜６上の夫々に形成さ
れる。夫々のフローティングゲート電極９はゲート幅方
向のみがパターンニングされている。ゲート電極９は、
ＥＥＰＲＯＭのメモリセル選択用ＭＩＳＦＥＴＱｆｓ形
成領域、ＣＭＯＳのｎチャネルＭＩＳＦＥＴＱｎ1形成
領域、ｐチャネルＭＩＳＦＥＴＱｐ1形成領域の夫々の
ゲート絶縁膜６上に形成される。前記プレート電極９を
形成する工程によって、半導体領域（下部電極）７、誘
電体膜８、プレート電極（上部電極）９の夫々を順次重
ね合せた、ＤＲＡＭのメモリセルＤＭの情報蓄積用容量
素子Ｃが完成する。
【００７３】次に、前記プレート電極９上、フローティ
ングゲート電極９上及びゲート電極９上を覆う絶縁膜を
形成する。この絶縁膜はプレート電極９、フローティン
グゲート電極９、ゲート電極９の夫々の表面を酸化した
酸化珪素膜で形成する。
ングゲート電極９上及びゲート電極９上を覆う絶縁膜を
形成する。この絶縁膜はプレート電極９、フローティン
グゲート電極９、ゲート電極９の夫々の表面を酸化した
酸化珪素膜で形成する。
【００７４】次に、前記プレート電極９上の絶縁膜は残
存させた状態において、フローティングゲート電極９上
及びゲート電極９上のの絶縁膜と、第１層目のゲート電
極層９が形成されていない領域のゲート絶縁膜６を選択
的に除去する。
存させた状態において、フローティングゲート電極９上
及びゲート電極９上のの絶縁膜と、第１層目のゲート電
極層９が形成されていない領域のゲート絶縁膜６を選択
的に除去する。
【００７５】次に、基板全面に酸化処理を施し、図６
（ａ）及び図６（ｂ）に示すように、プレート電極９の
表面に層間絶縁膜１０、フローティングゲート電極９の
表面にゲート絶縁膜１１、ゲート電極９の表面に絶縁膜
１１、半導体基板１の主面上及びウエル領域２の主面上
にゲート絶縁膜１２の夫々を形成する。これらの層間絶
縁膜１０、ゲート絶縁膜１１、絶縁膜１１、ゲート絶縁
膜１２の夫々は同一製造工程によって形成される。層間
絶縁膜１０は例えば２０００〜３０００［Å］程度の厚
い膜厚で形成される。ゲート絶縁膜１１、絶縁膜１１の
夫々は例えば３００〜４００［Å］程度の膜厚で形成さ
れる。ゲート絶縁膜１２は例えば２５０［Å］程度の膜
厚で形成される。なお、前記プレート電極９の表面の層
間絶縁膜１０は、基本的にプレート電極９とその上層に
延在するワード線１３とを絶縁するので厚い方が好まし
いが、ゲート絶縁膜１１等の同様に薄い膜厚で形成し、
製造工程を低減してもよい。
（ａ）及び図６（ｂ）に示すように、プレート電極９の
表面に層間絶縁膜１０、フローティングゲート電極９の
表面にゲート絶縁膜１１、ゲート電極９の表面に絶縁膜
１１、半導体基板１の主面上及びウエル領域２の主面上
にゲート絶縁膜１２の夫々を形成する。これらの層間絶
縁膜１０、ゲート絶縁膜１１、絶縁膜１１、ゲート絶縁
膜１２の夫々は同一製造工程によって形成される。層間
絶縁膜１０は例えば２０００〜３０００［Å］程度の厚
い膜厚で形成される。ゲート絶縁膜１１、絶縁膜１１の
夫々は例えば３００〜４００［Å］程度の膜厚で形成さ
れる。ゲート絶縁膜１２は例えば２５０［Å］程度の膜
厚で形成される。なお、前記プレート電極９の表面の層
間絶縁膜１０は、基本的にプレート電極９とその上層に
延在するワード線１３とを絶縁するので厚い方が好まし
いが、ゲート絶縁膜１１等の同様に薄い膜厚で形成し、
製造工程を低減してもよい。
【００７６】次に、層間絶縁膜１０上、ゲート絶縁膜１
１上、絶縁膜１１上、ゲート絶縁膜１２上を含む基板全
面に第２層目のゲート電極層１３を堆積させる。第２層
目のゲート電極層１３は例えばＣＶＤで堆積させた多結
晶珪素膜で形成する。この多結晶珪素膜には第１層目の
ゲート電極層９と同様にｎ型不純物が導入されている。
１上、絶縁膜１１上、ゲート絶縁膜１２上を含む基板全
面に第２層目のゲート電極層１３を堆積させる。第２層
目のゲート電極層１３は例えばＣＶＤで堆積させた多結
晶珪素膜で形成する。この多結晶珪素膜には第１層目の
ゲート電極層９と同様にｎ型不純物が導入されている。
【００７７】次に、ＥＥＰＲＯＭのメモリセルＦＭ形成
領域、ＥＰＲＯＭのメモリセルＥＭ形成領域の夫々にお
いて、前記第２層目のゲート電極層１３に第１回目のパ
ターンニングを施す。このパターンニングは、第２層目
のゲート電極層１３をパターンニングすると共に、同一
マスクを用いて層間絶縁膜１１、フローティングゲート
電極９の夫々を順次パターンニングする（重ね切りす
る）。このパターンニングによって、ＥＥＰＲＯＭのメ
モリセルＦＭ形成領域において、電界効果トランジスタ
Ｑｆのコントロールゲート電極１３及びメモリセル選択
用ＭＩＳＦＥＴＱｆｓのシャント用配線１３を形成する
ことができる。また、ＥＰＲＯＭのメモリセルＥＭ形成
領域において、電界効果トランジスタのコントロールゲ
ート電極１３を形成することができる。前記パターンニ
ングは例えばＲＩＥ等の異方性エッチングを用いて行
う。ＥＥＰＲＯＭのメモリセルＦＭにおいて、電界効果
トランジスタＱｆ、メモリセル選択用ＭＩＳＦＥＴＱｆ
ｓの夫々を重ね切りした２層ゲート構造で形成すること
によって、夫々のゲート電極間寸法に製造工程における
マスク合せ余裕寸法が加わらず、ゲート電極間寸法をマ
スクの加工精度で規定することができるので、メモリセ
ルＦＭの占有面積を縮小することができる。
領域、ＥＰＲＯＭのメモリセルＥＭ形成領域の夫々にお
いて、前記第２層目のゲート電極層１３に第１回目のパ
ターンニングを施す。このパターンニングは、第２層目
のゲート電極層１３をパターンニングすると共に、同一
マスクを用いて層間絶縁膜１１、フローティングゲート
電極９の夫々を順次パターンニングする（重ね切りす
る）。このパターンニングによって、ＥＥＰＲＯＭのメ
モリセルＦＭ形成領域において、電界効果トランジスタ
Ｑｆのコントロールゲート電極１３及びメモリセル選択
用ＭＩＳＦＥＴＱｆｓのシャント用配線１３を形成する
ことができる。また、ＥＰＲＯＭのメモリセルＥＭ形成
領域において、電界効果トランジスタのコントロールゲ
ート電極１３を形成することができる。前記パターンニ
ングは例えばＲＩＥ等の異方性エッチングを用いて行
う。ＥＥＰＲＯＭのメモリセルＦＭにおいて、電界効果
トランジスタＱｆ、メモリセル選択用ＭＩＳＦＥＴＱｆ
ｓの夫々を重ね切りした２層ゲート構造で形成すること
によって、夫々のゲート電極間寸法に製造工程における
マスク合せ余裕寸法が加わらず、ゲート電極間寸法をマ
スクの加工精度で規定することができるので、メモリセ
ルＦＭの占有面積を縮小することができる。
【００７８】次に、ＤＲＡＭのメモリセルＤＭ形成領
域、ＣＭＯＳのｎチャネルＭＩＳＦＥＴＱｎ2形成領
域、ｐチャネルＭＩＳＦＥＴＱｐ2形成領域の夫々にお
いて、前記第２層目のゲート電極層１３に第２回目のパ
ターンニングを施す。このパターンニングを施すことに
より、図７（ａ）及び図７（ｂ）に示すように、メモリ
セルＤＭのメモリセル選択用ＭＩＳＦＥＴＱｄｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎ2、ｐチャネルＭＩＳＦＥＴＱ
ｐ2の夫々のゲート電極１３を形成することができる。
パターンニングは例えばＲＩＥ等の異方性エッチングを
用いて行う。
域、ＣＭＯＳのｎチャネルＭＩＳＦＥＴＱｎ2形成領
域、ｐチャネルＭＩＳＦＥＴＱｐ2形成領域の夫々にお
いて、前記第２層目のゲート電極層１３に第２回目のパ
ターンニングを施す。このパターンニングを施すことに
より、図７（ａ）及び図７（ｂ）に示すように、メモリ
セルＤＭのメモリセル選択用ＭＩＳＦＥＴＱｄｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎ2、ｐチャネルＭＩＳＦＥＴＱ
ｐ2の夫々のゲート電極１３を形成することができる。
パターンニングは例えばＲＩＥ等の異方性エッチングを
用いて行う。
【００７９】次に基板全面に酸化処理を施し、ゲート電
極９、１３、フローティングゲート電極９、コントロー
ルゲート電極１３の表面を覆う絶縁膜１４を形成する。
絶縁膜１４は夫々のゲート電極９、１３の端部のゲート
絶縁膜６、１２の夫々の膜厚を厚くし、絶縁耐圧を向上
するために行う。
極９、１３、フローティングゲート電極９、コントロー
ルゲート電極１３の表面を覆う絶縁膜１４を形成する。
絶縁膜１４は夫々のゲート電極９、１３の端部のゲート
絶縁膜６、１２の夫々の膜厚を厚くし、絶縁耐圧を向上
するために行う。
【００８０】次に、ＤＲＡＭのメモリセルＤＭのメモリ
セル選択用ＭＩＳＦＥＴＱｄｓ形成領域、ＥＥＰＲＯＭ
のメモリセルＦＭ形成領域、ＣＭＯＳのｎチャネルＭＩ
ＳＦＥＴＱｎ1、Ｑｎ2形成領域の夫々において、半導体
基板１の主面部にｎ型半導体領域１５を形成する。半導
体領域１５は例えば１０13［ａｔｏｍｓ／ｃｍ2］程度
のＰを５０〜８０［ＫｅＶ］程度のエネルギのイオン打
込みで導入することによって形成することができる。
セル選択用ＭＩＳＦＥＴＱｄｓ形成領域、ＥＥＰＲＯＭ
のメモリセルＦＭ形成領域、ＣＭＯＳのｎチャネルＭＩ
ＳＦＥＴＱｎ1、Ｑｎ2形成領域の夫々において、半導体
基板１の主面部にｎ型半導体領域１５を形成する。半導
体領域１５は例えば１０13［ａｔｏｍｓ／ｃｍ2］程度
のＰを５０〜８０［ＫｅＶ］程度のエネルギのイオン打
込みで導入することによって形成することができる。
【００８１】次に、前記ＣＭＯＳのｐチャネルＭＩＳＦ
ＥＴＱｐ1、Ｑｐ2形成領域において、ウエル領域２の主
面部にｐ型半導体領域１７を形成する。半導体領域１７
は例えば１０13［ａｔｏｍｓ／ｃｍ2］程度のＢを１０
〜２０［ＫｅＶ］程度のエネルギのイオン打込みで導入
することによって形成することができる。
ＥＴＱｐ1、Ｑｐ2形成領域において、ウエル領域２の主
面部にｐ型半導体領域１７を形成する。半導体領域１７
は例えば１０13［ａｔｏｍｓ／ｃｍ2］程度のＢを１０
〜２０［ＫｅＶ］程度のエネルギのイオン打込みで導入
することによって形成することができる。
【００８２】次に、図８（ａ）及び図８（ｂ）に示すよ
うに、ＥＰＲＯＭのメモリセルＥＭ形成領域において、
半導体基板１の主面部に前記ｎ型半導体領域１５よりも
高不純物濃度のｎ型半導体領域１６を形成する。半導体
領域１６は主にドレイン領域の近傍における電界強度を
高めてホットキャリアの発生量を増加するように構成さ
れている。半導体領域１６は例えば１０15［ａｔｏｍｓ
／ｃｍ2］程度のＡｓを６０〜１００［ＫｅＶ］程度の
エネルギのイオン打込みで導入することによって形成す
ることができる。
うに、ＥＰＲＯＭのメモリセルＥＭ形成領域において、
半導体基板１の主面部に前記ｎ型半導体領域１５よりも
高不純物濃度のｎ型半導体領域１６を形成する。半導体
領域１６は主にドレイン領域の近傍における電界強度を
高めてホットキャリアの発生量を増加するように構成さ
れている。半導体領域１６は例えば１０15［ａｔｏｍｓ
／ｃｍ2］程度のＡｓを６０〜１００［ＫｅＶ］程度の
エネルギのイオン打込みで導入することによって形成す
ることができる。
【００８３】これらのＬＤＤ構造を構成するための半導
体領域１５、１６、１７の夫々は、ゲート電極９、１
３、フローティングゲート電極９、コントロールゲート
電極１３のいずれかに対して自己整合で形成されてい
る。半導体領域１５、１６、１７の夫々は、形成する順
序を入れ換えてもよいし、又前記絶縁膜１４を形成する
前に形成してもよい。
体領域１５、１６、１７の夫々は、ゲート電極９、１
３、フローティングゲート電極９、コントロールゲート
電極１３のいずれかに対して自己整合で形成されてい
る。半導体領域１５、１６、１７の夫々は、形成する順
序を入れ換えてもよいし、又前記絶縁膜１４を形成する
前に形成してもよい。
【００８４】次に、夫々のゲート電極９、１３、フロー
ティングゲート電極９、コントロールゲート電極１３の
夫々の側壁にサイドウォールスペーサ１８を形成する。
サイドウォールスペーサ１８は、例えばＣＶＤで堆積さ
せた酸化珪素膜にＲＩＥ等の異方性エッチングを施すこ
とによって形成することができる。
ティングゲート電極９、コントロールゲート電極１３の
夫々の側壁にサイドウォールスペーサ１８を形成する。
サイドウォールスペーサ１８は、例えばＣＶＤで堆積さ
せた酸化珪素膜にＲＩＥ等の異方性エッチングを施すこ
とによって形成することができる。
【００８５】次に、ＤＲＡＭのメモリセルＤＭのメモリ
セル選択用ＭＩＳＦＥＴＱｄｓ形成領域、ＥＥＰＲＯＭ
のメモリセルＦＭ形成領域、ＥＰＲＯＭのメモリセルＥ
Ｍ形成領域、ＣＭＯＳのｎチャネルＭＩＳＦＥＴＱ
ｎ1、Ｑｎ2形成領域において、半導体基板１の主面部に
ｎ+型半導体領域１９を形成する。半導体領域１９は例
えば１０16［ａｔｏｍｓ／ｃｍ2］程度のＡｓを６０〜
１００［ＫｅＶ］程度のエネルギのイオン打込みで導入
することによって形成することができる。半導体領域１
９は、夫々のゲート電極９、１３フローティングゲート
電極９、コントロールゲート電極１３に対して自己整合
で形成される。この半導体領域１９を形成する工程によ
って、メモリセルＤＭのメモリセル選択用ＭＩＳＦＥＴ
Ｑｄｓ、メモリセルＦＭの電界効果トランジスタＱｆ、
メモリセル選択用ＭＩＳＦＥＴＱｆｓ、メモリセルＥＭ
の電界効果トランジスタ、ｎチャネルＭＩＳＦＥＴＱｎ
1、Ｑｎ2の夫々が完成する。
セル選択用ＭＩＳＦＥＴＱｄｓ形成領域、ＥＥＰＲＯＭ
のメモリセルＦＭ形成領域、ＥＰＲＯＭのメモリセルＥ
Ｍ形成領域、ＣＭＯＳのｎチャネルＭＩＳＦＥＴＱ
ｎ1、Ｑｎ2形成領域において、半導体基板１の主面部に
ｎ+型半導体領域１９を形成する。半導体領域１９は例
えば１０16［ａｔｏｍｓ／ｃｍ2］程度のＡｓを６０〜
１００［ＫｅＶ］程度のエネルギのイオン打込みで導入
することによって形成することができる。半導体領域１
９は、夫々のゲート電極９、１３フローティングゲート
電極９、コントロールゲート電極１３に対して自己整合
で形成される。この半導体領域１９を形成する工程によ
って、メモリセルＤＭのメモリセル選択用ＭＩＳＦＥＴ
Ｑｄｓ、メモリセルＦＭの電界効果トランジスタＱｆ、
メモリセル選択用ＭＩＳＦＥＴＱｆｓ、メモリセルＥＭ
の電界効果トランジスタ、ｎチャネルＭＩＳＦＥＴＱｎ
1、Ｑｎ2の夫々が完成する。
【００８６】次に、図９（ａ）及び図９（ｂ）に示すよ
うに、ＣＭＯＳのｐチャネルＭＩＳＦＥＴＱｐ1、Ｑｐ2
の夫々の形成領域において、ウエル領域２の主面部にｐ
+型半導体領域２０を形成する。半導体領域２０は例え
ば１０15［ａｔｏｍｓ／ｃｍ2］程度のＢを１０〜２０
［ＫｅＶ］程度のエネルギのイオン打込みで導入するこ
とによって形成することができる。この半導体領域２０
を形成する工程によって、ｐチャネルＭＩＳＦＥＴＱｐ
1、Ｑｐ2の夫々が完成する。
うに、ＣＭＯＳのｐチャネルＭＩＳＦＥＴＱｐ1、Ｑｐ2
の夫々の形成領域において、ウエル領域２の主面部にｐ
+型半導体領域２０を形成する。半導体領域２０は例え
ば１０15［ａｔｏｍｓ／ｃｍ2］程度のＢを１０〜２０
［ＫｅＶ］程度のエネルギのイオン打込みで導入するこ
とによって形成することができる。この半導体領域２０
を形成する工程によって、ｐチャネルＭＩＳＦＥＴＱｐ
1、Ｑｐ2の夫々が完成する。
【００８７】次に、層間絶縁膜２１、接続孔２２の夫々
を順次形成し、前記図１（ａ）及び図１（ｂ）に示すよ
うに、配線２３を形成する。層間絶縁膜２１は例えばＢ
ＰＳＧ膜若しくはＰＳＧ膜の単層か、或はそれを主体と
した複合膜で形成する。
を順次形成し、前記図１（ａ）及び図１（ｂ）に示すよ
うに、配線２３を形成する。層間絶縁膜２１は例えばＢ
ＰＳＧ膜若しくはＰＳＧ膜の単層か、或はそれを主体と
した複合膜で形成する。
【００８８】この後、基板全面にファイナルパッシベー
ション膜（図示しない）を形成することによって、本実
施例Iの半導体集積回路装置は完成する。
ション膜（図示しない）を形成することによって、本実
施例Iの半導体集積回路装置は完成する。
【００８９】このように、情報蓄積用容量素子Ｃを有す
るＤＲＡＭのメモリセル（ダイナミック型記憶素子）Ｄ
Ｍ及びトンネル絶縁膜８を有するＥＥＰＲＯＭのメモリ
セル（不揮発性記憶素子）ＦＭを備えた半導集積回路装
置の製造方法において、前記メモリセルＤＭの情報蓄積
用容量素子Ｃの誘電体膜８を形成する工程と、前記メモ
リセルＦＭのトンネル絶縁膜８を形成する工程とを同一
製造工程で行うことにより、前記誘電体膜８を形成する
工程でトンネル絶縁膜８を形成することができるので、
トンネル絶縁膜８を形成する工程に相当する分、半導体
集積回路装置の製造工程を低減することができる。
るＤＲＡＭのメモリセル（ダイナミック型記憶素子）Ｄ
Ｍ及びトンネル絶縁膜８を有するＥＥＰＲＯＭのメモリ
セル（不揮発性記憶素子）ＦＭを備えた半導集積回路装
置の製造方法において、前記メモリセルＤＭの情報蓄積
用容量素子Ｃの誘電体膜８を形成する工程と、前記メモ
リセルＦＭのトンネル絶縁膜８を形成する工程とを同一
製造工程で行うことにより、前記誘電体膜８を形成する
工程でトンネル絶縁膜８を形成することができるので、
トンネル絶縁膜８を形成する工程に相当する分、半導体
集積回路装置の製造工程を低減することができる。
【００９０】また、情報蓄積用容量素子Ｃを有するＤＲ
ＡＭのメモリセルＤＭ及びトンネル絶縁膜８を有するＥ
ＥＰＲＯＭのメモリセルＦＭを備えた半導体集積回路装
置の製造方法において、前記メモリセルＤＭの情報蓄積
用容量素子Ｃの下部電極を形成する半導体領域７を形成
する工程と、前記メモリセルＦＭの電界効果トランジス
タＱｆの半導体領域７を形成する工程とを同一製造工程
で行い、この後、前記情報蓄積用容量素子Ｃの誘電体膜
８を形成する工程と、前記電界効果トランジスタＱｆの
トンネル絶縁膜８を形成する工程とを同一製造工程で行
うことにより、前記情報蓄積用容量素子Ｃの半導体領域
７及び誘電体膜８を形成する工程で電界効果トランジス
タＱｆの半導体領域７をトンネル絶縁膜８を形成するこ
とができるので、前記半導体領域７及びトンネル絶縁膜
８を形成する工程に相当する分、半導体集積回路装置の
製造工程を低減することができる。
ＡＭのメモリセルＤＭ及びトンネル絶縁膜８を有するＥ
ＥＰＲＯＭのメモリセルＦＭを備えた半導体集積回路装
置の製造方法において、前記メモリセルＤＭの情報蓄積
用容量素子Ｃの下部電極を形成する半導体領域７を形成
する工程と、前記メモリセルＦＭの電界効果トランジス
タＱｆの半導体領域７を形成する工程とを同一製造工程
で行い、この後、前記情報蓄積用容量素子Ｃの誘電体膜
８を形成する工程と、前記電界効果トランジスタＱｆの
トンネル絶縁膜８を形成する工程とを同一製造工程で行
うことにより、前記情報蓄積用容量素子Ｃの半導体領域
７及び誘電体膜８を形成する工程で電界効果トランジス
タＱｆの半導体領域７をトンネル絶縁膜８を形成するこ
とができるので、前記半導体領域７及びトンネル絶縁膜
８を形成する工程に相当する分、半導体集積回路装置の
製造工程を低減することができる。
【００９１】また、情報蓄積用容量素子Ｃを有するＤＲ
ＡＭのメモリセルＤＭ及びフローティングゲート電極９
を有するＥＥＰＲＯＭのメモリセルＦＭ（又は及びＥＰ
ＲＯＭのメモリセルＥＭ）を備えた半導体集積回路装置
の製造方法において、前記メモリセルＤＭの情報蓄積用
容量素子Ｃのプレート電極（上部電極）９を形成する工
程と、前記メモリセルＦＭ（又は及びメモリセルＥＭ）
のフローティングゲート電極９を形成する工程とを同一
製造工程で行うことにより、前記情報蓄積用容量素子Ｃ
のプレート電極９を形成する工程でフローティングゲー
ト電極９を形成することができるので、フローティング
ゲート電極９を形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。
ＡＭのメモリセルＤＭ及びフローティングゲート電極９
を有するＥＥＰＲＯＭのメモリセルＦＭ（又は及びＥＰ
ＲＯＭのメモリセルＥＭ）を備えた半導体集積回路装置
の製造方法において、前記メモリセルＤＭの情報蓄積用
容量素子Ｃのプレート電極（上部電極）９を形成する工
程と、前記メモリセルＦＭ（又は及びメモリセルＥＭ）
のフローティングゲート電極９を形成する工程とを同一
製造工程で行うことにより、前記情報蓄積用容量素子Ｃ
のプレート電極９を形成する工程でフローティングゲー
ト電極９を形成することができるので、フローティング
ゲート電極９を形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。
【００９２】また、情報蓄積用容量素子Ｃ及びメモリセ
ル選択用ＭＩＳＦＥＴＱｄｓを有するＤＲＡＭのメモリ
セルＤＭ及びフローティングゲート電極９及びコントロ
ールゲート電極１３を有するＥＥＰＲＯＭのメモリセル
ＦＭ（又は及びＥＰＲＯＭのメモリセルＥＭ）を備えた
半導体集積回路装置の製造方法において、前記メモリセ
ルＤＭの情報蓄積用容量素子Ｃプレート電極（上部電
極）９を形成する工程と、前記メモリセルＦＭ（又は及
びメモリセルＥＭ）のフローティングゲート電極９を形
成する工程とを同一製造工程で行い、前記メモリセルＤ
Ｍのメモリセ選択用ＭＩＳＦＥＴＱｄｓのゲート電極１
３を形成する工程と、前記メモリセルＦＭ（又はメモリ
セルＥＭ）のコントロールゲート電極１３を形成する工
程とを同一製造工程で行うことにより、前記情報蓄積用
容量素子Ｃのプレート電極９及びメモリセル選択用ＭＩ
ＳＦＥＴＱｄｓのゲート電極１３を形成する工程でメモ
リセルＦＭのフローティングゲート電極９及びコントロ
ールゲート電極９を形成することができるので、フロー
ティングゲート電極９及びコントロールゲート電極１３
を形成する工程に相当する分、半導体集積回路装置の製
造工程を低減することができる。
ル選択用ＭＩＳＦＥＴＱｄｓを有するＤＲＡＭのメモリ
セルＤＭ及びフローティングゲート電極９及びコントロ
ールゲート電極１３を有するＥＥＰＲＯＭのメモリセル
ＦＭ（又は及びＥＰＲＯＭのメモリセルＥＭ）を備えた
半導体集積回路装置の製造方法において、前記メモリセ
ルＤＭの情報蓄積用容量素子Ｃプレート電極（上部電
極）９を形成する工程と、前記メモリセルＦＭ（又は及
びメモリセルＥＭ）のフローティングゲート電極９を形
成する工程とを同一製造工程で行い、前記メモリセルＤ
Ｍのメモリセ選択用ＭＩＳＦＥＴＱｄｓのゲート電極１
３を形成する工程と、前記メモリセルＦＭ（又はメモリ
セルＥＭ）のコントロールゲート電極１３を形成する工
程とを同一製造工程で行うことにより、前記情報蓄積用
容量素子Ｃのプレート電極９及びメモリセル選択用ＭＩ
ＳＦＥＴＱｄｓのゲート電極１３を形成する工程でメモ
リセルＦＭのフローティングゲート電極９及びコントロ
ールゲート電極９を形成することができるので、フロー
ティングゲート電極９及びコントロールゲート電極１３
を形成する工程に相当する分、半導体集積回路装置の製
造工程を低減することができる。
【００９３】さらに、ＤＲＡＭのメモリセルＤＭ及びＥ
ＥＰＲＯＭのメモリセルＦＭを有する半導体集積回路装
置の製造方法において、前記メモリセルＤＭの情報蓄積
用容量素子Ｃの半導体領域７、誘電体膜８、プレート電
極９、メモリセル選択用ＭＩＳＦＥＴＱｄｓのゲート電
極１３の夫々を形成する工程と、前記メモリセルＦＭの
半導体領域７、トンネル絶縁膜８、フローティングゲー
ト電極９、コントロールゲート電極１３の夫々を形成す
る工程とを同一製造工程で行うことにより、前記メモリ
セルＤＭの半導体領域７、誘電体膜８、プレート電極
９、ゲート電極１３の夫々を形成する工程で、前記メモ
リセルＦＭの半導体領域７、トンネル絶縁膜８、フロー
ティングゲート電極９、コントロールゲート電極１３の
夫々を形成することができるのでそれに相当する分、半
導体集積回路装置の製造工程をより低減することができ
る。
ＥＰＲＯＭのメモリセルＦＭを有する半導体集積回路装
置の製造方法において、前記メモリセルＤＭの情報蓄積
用容量素子Ｃの半導体領域７、誘電体膜８、プレート電
極９、メモリセル選択用ＭＩＳＦＥＴＱｄｓのゲート電
極１３の夫々を形成する工程と、前記メモリセルＦＭの
半導体領域７、トンネル絶縁膜８、フローティングゲー
ト電極９、コントロールゲート電極１３の夫々を形成す
る工程とを同一製造工程で行うことにより、前記メモリ
セルＤＭの半導体領域７、誘電体膜８、プレート電極
９、ゲート電極１３の夫々を形成する工程で、前記メモ
リセルＦＭの半導体領域７、トンネル絶縁膜８、フロー
ティングゲート電極９、コントロールゲート電極１３の
夫々を形成することができるのでそれに相当する分、半
導体集積回路装置の製造工程をより低減することができ
る。
【００９４】（実施の形態II）本実施の形態IIは、前記
実施の形態Iの半導体集積回路装置において、ＤＲＡＭ
のメモリセルの情報蓄積用容量素子のプレート電極を第
２層目のゲート電極材料で形成し、メモリセル選択用Ｍ
ＩＳＦＥＴのゲート電極を第１層目のゲート電極材料で
形成した、本発明の第２実施の形態である。
実施の形態Iの半導体集積回路装置において、ＤＲＡＭ
のメモリセルの情報蓄積用容量素子のプレート電極を第
２層目のゲート電極材料で形成し、メモリセル選択用Ｍ
ＩＳＦＥＴのゲート電極を第１層目のゲート電極材料で
形成した、本発明の第２実施の形態である。
【００９５】本発明の実施の形態IIであるマイクロコン
ピュータを内蔵する半導体集積回路装置を図１０（各素
子を示す要部断面図）で示す。本実施の形態IIはＤＲＡ
Ｍのメモリセルを除くその他の素子構造が前記実施の形
態Iと同一構造であるので、図１０はＤＲＡＭのメモリ
セルＤＭ、ＥＥＰＯＭのメモリセルＦＭ及びＥＰＲＯＭ
のメモリセルＥＭだけを示す。
ピュータを内蔵する半導体集積回路装置を図１０（各素
子を示す要部断面図）で示す。本実施の形態IIはＤＲＡ
Ｍのメモリセルを除くその他の素子構造が前記実施の形
態Iと同一構造であるので、図１０はＤＲＡＭのメモリ
セルＤＭ、ＥＥＰＯＭのメモリセルＦＭ及びＥＰＲＯＭ
のメモリセルＥＭだけを示す。
【００９６】図１０に示すように、半導体集積回路のＤ
ＲＡＭのメモリセルＤＭは、メモリセル選択用ＭＩＳＦ
ＥＴＱｄｓと情報蓄積用容量素子Ｃとの直列回路で構成
されている。
ＲＡＭのメモリセルＤＭは、メモリセル選択用ＭＩＳＦ
ＥＴＱｄｓと情報蓄積用容量素子Ｃとの直列回路で構成
されている。
【００９７】前記メモリセルＤＭの情報蓄積用容量素子
Ｃは、ｎ型半導体領域（下部電極）７、誘電体膜８、プ
レート電極（上部電極）１３の夫々を順次重ね合せたプ
レーナ構造で構成されている。プレート電極１３は第２
層目のゲート電極材料で形成されている。誘電体膜８
は、ＥＥＰＲＯＭのメモリセルＦＭの電界効果トランジ
スタＱｆのトンネル絶縁膜８と同様に薄い膜厚で形成さ
れている。
Ｃは、ｎ型半導体領域（下部電極）７、誘電体膜８、プ
レート電極（上部電極）１３の夫々を順次重ね合せたプ
レーナ構造で構成されている。プレート電極１３は第２
層目のゲート電極材料で形成されている。誘電体膜８
は、ＥＥＰＲＯＭのメモリセルＦＭの電界効果トランジ
スタＱｆのトンネル絶縁膜８と同様に薄い膜厚で形成さ
れている。
【００９８】メモリセル選択用ＭＩＳＦＥＴＱｄｓは、
半導体基板１、ゲート絶縁膜６、ゲート電極９、ソース
領域ドレイン領域である一対のｎ型半導体領域１５及び
一対のｎ+型半導体領域１９で構成されている。ゲート
電極９は第１層目のゲート電極材料で形成されている。
半導体基板１、ゲート絶縁膜６、ゲート電極９、ソース
領域ドレイン領域である一対のｎ型半導体領域１５及び
一対のｎ+型半導体領域１９で構成されている。ゲート
電極９は第１層目のゲート電極材料で形成されている。
【００９９】次に、前記半導体集積回路装置の製造方法
について、図１１乃至図１３（各製造工程毎に示す要部
断面図）を用いて簡単に説明する。
について、図１１乃至図１３（各製造工程毎に示す要部
断面図）を用いて簡単に説明する。
【０１００】まず、前記実施の形態Iと同様に、半導体
基板１にウエル領域２を形成した後、フィールド絶縁膜
３、ｐ型チャネルストッパ領域４の夫々を順次形成す
る。
基板１にウエル領域２を形成した後、フィールド絶縁膜
３、ｐ型チャネルストッパ領域４の夫々を順次形成す
る。
【０１０１】次に、半導体素子形成領域において、半導
体基板１、ウエル領域２の夫々の主面上にゲート絶縁膜
６Ａを形成する。
体基板１、ウエル領域２の夫々の主面上にゲート絶縁膜
６Ａを形成する。
【０１０２】次に、ＤＲＡＭのメモリセルＤＭの情報蓄
積用容量素子Ｃ形成領域、ＥＥＰＲＯＭのメモリセルＦ
Ｍの電界効果トランジスタＱｆ形成領域の夫々の半導体
基板１の主面部にｎ型半導体領域７を形成する。
積用容量素子Ｃ形成領域、ＥＥＰＲＯＭのメモリセルＦ
Ｍの電界効果トランジスタＱｆ形成領域の夫々の半導体
基板１の主面部にｎ型半導体領域７を形成する。
【０１０３】次に、ＥＥＰＲＯＭのメモリセルＦＭの電
界効果トランジスタＱｆ形成領域において、半導体領域
７上の一部のゲート絶縁膜６Ａを除去し、図１に示すよ
うに、その除去された領域にトンネル絶縁膜８を形成す
る。このトンネル絶縁膜８を形成する工程によって、そ
の他の領域のゲート絶縁膜６Ａをゲート絶縁膜６に成長
させる。前記実施の形態Iと異なり本実施の形態IIは、
トンネル絶縁膜８を形成する工程と別の工程によって情
報蓄積用容量素子Ｃの誘電体膜８を形成する。
界効果トランジスタＱｆ形成領域において、半導体領域
７上の一部のゲート絶縁膜６Ａを除去し、図１に示すよ
うに、その除去された領域にトンネル絶縁膜８を形成す
る。このトンネル絶縁膜８を形成する工程によって、そ
の他の領域のゲート絶縁膜６Ａをゲート絶縁膜６に成長
させる。前記実施の形態Iと異なり本実施の形態IIは、
トンネル絶縁膜８を形成する工程と別の工程によって情
報蓄積用容量素子Ｃの誘電体膜８を形成する。
【０１０４】次に、ゲート絶縁膜６上及びトンネル絶縁
膜８上を含む基板全面に第１層目のゲート電極層９を形
成する。そして、第１層目のゲート電極層９に所定のパ
ターンニング施し、ゲート電極９及びフローティングゲ
ート電極９を形成する。ゲート電極９は、ＤＲＡＭのメ
モリセルＤＭのメモリセル選択用ＭＩＳＦＥＴＱｄｓ形
成領域、ＥＥＰＲＯＭのメモリセルＦＭのメモリセル選
択用ＭＩＳＦＥＴＱｆｓ形成領域の夫々のゲート絶縁膜
６上に形成される。フローティングゲート電極９は、Ｅ
ＥＰＲＯＭのメモリセルＦＭの電界効果トランジスタＱ
ｆのゲート絶縁膜６及びトンネル絶縁膜８上、ＥＰＲＯ
ＭのメモリセルＥＭのゲート絶縁膜６上の夫々に形成さ
れる。なお、図示しないが、ゲート電極９は、周辺回路
のＣＭＯＳのｎチャネルＭＩＳＦＥＴＱｎ1形成領域、
ｐチャネルＭＩＳＦＥＴＱｐ1形成領域の夫々のゲート
絶縁膜６上にも形成される。
膜８上を含む基板全面に第１層目のゲート電極層９を形
成する。そして、第１層目のゲート電極層９に所定のパ
ターンニング施し、ゲート電極９及びフローティングゲ
ート電極９を形成する。ゲート電極９は、ＤＲＡＭのメ
モリセルＤＭのメモリセル選択用ＭＩＳＦＥＴＱｄｓ形
成領域、ＥＥＰＲＯＭのメモリセルＦＭのメモリセル選
択用ＭＩＳＦＥＴＱｆｓ形成領域の夫々のゲート絶縁膜
６上に形成される。フローティングゲート電極９は、Ｅ
ＥＰＲＯＭのメモリセルＦＭの電界効果トランジスタＱ
ｆのゲート絶縁膜６及びトンネル絶縁膜８上、ＥＰＲＯ
ＭのメモリセルＥＭのゲート絶縁膜６上の夫々に形成さ
れる。なお、図示しないが、ゲート電極９は、周辺回路
のＣＭＯＳのｎチャネルＭＩＳＦＥＴＱｎ1形成領域、
ｐチャネルＭＩＳＦＥＴＱｐ1形成領域の夫々のゲート
絶縁膜６上にも形成される。
【０１０５】次に、前記ゲート電極９、フローティング
ゲート電極９の夫々の表面に絶縁膜１１Ａを形成する。
絶縁膜１１Ａはゲート電極９、フローティングゲート電
極９の夫々の表面を酸化した酸化珪素膜で形成する。こ
の絶縁膜１１Ａを形成する工程によって、図示しない
が、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ2形成領域
の半導体基板１の主面上、ｐチャネルＭＩＳＦＥＴＱｐ
2形成領域のウエル領域２の主面上の夫々にゲート絶縁
膜（１２）の一部として使用されるゲート絶縁膜が形成
される。
ゲート電極９の夫々の表面に絶縁膜１１Ａを形成する。
絶縁膜１１Ａはゲート電極９、フローティングゲート電
極９の夫々の表面を酸化した酸化珪素膜で形成する。こ
の絶縁膜１１Ａを形成する工程によって、図示しない
が、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ2形成領域
の半導体基板１の主面上、ｐチャネルＭＩＳＦＥＴＱｐ
2形成領域のウエル領域２の主面上の夫々にゲート絶縁
膜（１２）の一部として使用されるゲート絶縁膜が形成
される。
【０１０６】次に、図１２に示すように、ＤＲＡＭのメ
モリセルＤＭの情報蓄積用容量素子Ｃ形成領域のゲート
絶縁膜６を選択的に除去し、半導体領域７の主面を露出
させる。
モリセルＤＭの情報蓄積用容量素子Ｃ形成領域のゲート
絶縁膜６を選択的に除去し、半導体領域７の主面を露出
させる。
【０１０７】次に、前記露出された半導体領域７の主面
上に誘電体膜８を形成する。誘電体膜８は例えば半導体
基板１の主面を酸化して形成した酸化珪素膜で形成す
る。誘電体膜８は、前記トンネル絶縁膜８と別の工程で
形成されるが、実質的に同様の薄い膜厚で形成する。こ
の誘電体膜８を形成する工程によって、前記絶縁膜１１
Ａを成長させ、ゲート電極９の表面上に絶縁膜１１、フ
ローティングゲート電極９の表面上にゲート絶縁膜１１
を形成することができる。また、周辺回路のＣＭＯＳの
ｎチャネルＭＩＳＦＥＴＱｎ2形成領域、ｐチャネルＭ
ＩＳＦＥＴＱｐ2形成領域の夫々において、前記ゲー絶
縁膜を成長させ、ゲート絶縁膜１２を形成することがで
きる。
上に誘電体膜８を形成する。誘電体膜８は例えば半導体
基板１の主面を酸化して形成した酸化珪素膜で形成す
る。誘電体膜８は、前記トンネル絶縁膜８と別の工程で
形成されるが、実質的に同様の薄い膜厚で形成する。こ
の誘電体膜８を形成する工程によって、前記絶縁膜１１
Ａを成長させ、ゲート電極９の表面上に絶縁膜１１、フ
ローティングゲート電極９の表面上にゲート絶縁膜１１
を形成することができる。また、周辺回路のＣＭＯＳの
ｎチャネルＭＩＳＦＥＴＱｎ2形成領域、ｐチャネルＭ
ＩＳＦＥＴＱｐ2形成領域の夫々において、前記ゲー絶
縁膜を成長させ、ゲート絶縁膜１２を形成することがで
きる。
【０１０８】次に、誘電体膜８上、ゲート絶縁膜１１上
（及び図示しないゲート絶縁膜１２上）等を含む基板全
面に第２層目のゲート電極層１３を形成する。そして、
この第２層目のゲート電極層１３に２回のパターンニン
グを施し、図１３に示すように、プレート電極１３、コ
ントロールゲート電極１３、シャント用配線１３（及び
周辺回路のゲート電極１３）の夫々を形成する。
（及び図示しないゲート絶縁膜１２上）等を含む基板全
面に第２層目のゲート電極層１３を形成する。そして、
この第２層目のゲート電極層１３に２回のパターンニン
グを施し、図１３に示すように、プレート電極１３、コ
ントロールゲート電極１３、シャント用配線１３（及び
周辺回路のゲート電極１３）の夫々を形成する。
【０１０９】この後、前記実施の形態Iと同様に、絶縁
膜１４、半導体領域１５、１６、１７、サイドウォール
スペーサ１８、半導体領域１９、２０、層間絶縁膜２
１、接続孔２２、配線２３の夫々を順次形成することに
よって、本実施の形態IIの半導体集積回路装置は完成す
る。
膜１４、半導体領域１５、１６、１７、サイドウォール
スペーサ１８、半導体領域１９、２０、層間絶縁膜２
１、接続孔２２、配線２３の夫々を順次形成することに
よって、本実施の形態IIの半導体集積回路装置は完成す
る。
【０１１０】このように構成される半導体集積回路装置
は、前記実施の形態Iの効果以外に以下の効果を奏する
ことができる。
は、前記実施の形態Iの効果以外に以下の効果を奏する
ことができる。
【０１１１】情報蓄積用容量素子Ｃを有するＤＲＡＭの
メモリセルＤＭ及びコントロールゲート電極１３を有す
るＥＥＰＲＯＭのメモリセルＦＭ（又は及びＥＰＯＭの
メモリセルＥＭ）を備えた半導体集積回路装置の製造方
法において、前記メモリセルＤＭの情報蓄積用容量素子
Ｃのプレート電極（上部電極）１３を形成する工程と、
前記メモリセルＦＭ（又は及びメモリセルＥＭ）のコン
トロールゲート電極１３を形成する工程とを同一製造工
程で行うことにより、前記情報蓄積用容量素子Ｃのプレ
ート電極１３を形成する工程でコントロールゲート電極
１３を形成することができるので、コントロールゲート
電極１３を形成する工程に相当する分、半導体集積回路
装置の製造工程を低減することができる。
メモリセルＤＭ及びコントロールゲート電極１３を有す
るＥＥＰＲＯＭのメモリセルＦＭ（又は及びＥＰＯＭの
メモリセルＥＭ）を備えた半導体集積回路装置の製造方
法において、前記メモリセルＤＭの情報蓄積用容量素子
Ｃのプレート電極（上部電極）１３を形成する工程と、
前記メモリセルＦＭ（又は及びメモリセルＥＭ）のコン
トロールゲート電極１３を形成する工程とを同一製造工
程で行うことにより、前記情報蓄積用容量素子Ｃのプレ
ート電極１３を形成する工程でコントロールゲート電極
１３を形成することができるので、コントロールゲート
電極１３を形成する工程に相当する分、半導体集積回路
装置の製造工程を低減することができる。
【０１１２】また、情報蓄積用容量素子Ｃ及びメモリセ
ル選択用ＭＩＳＦＥＴＱｄｓを有するＤＲＡＭのメモリ
セルＤＭ及びフローティングゲート電極９及びコントロ
ールゲート電極１３を有するＥＥＰＲＯＭのメモリセル
ＦＭ（又は及びＥＰＲＯＭのメモリセルＥＭ）を備えた
半導体集積回路装置の製造方法において、前記メモリセ
ルＦＭのフローティングゲート電極９を形成する工程
と、前記メモリセルＤＭのメモリセル選択用ＭＩＳＦＥ
ＴＱｄｓのゲート電極９を形成する工程とを同一製造工
程で行い、前記メモリセルＦＭのコントロールゲート電
極１３を形成する工程と、前記メモリセルＤＭの情報蓄
積用容量素子Ｃのプレート電極１３を形成する工程とを
同一製造工程で行うことにより、前記メモリセル選択用
ＭＩＳＦＥＴＱｄｓのゲート電極９及び情報蓄積用容量
素子Ｃのプレート電極１３を形成する工程でメモリセル
ＦＭのフローティングゲート電極９及びコントロールゲ
ート電極９を形成することができるので、フローティン
グゲート電極９及びコントロールゲート電極１３を形成
する工程に相当する分、半導体集積回路装置の製造工程
を低減することができる。
ル選択用ＭＩＳＦＥＴＱｄｓを有するＤＲＡＭのメモリ
セルＤＭ及びフローティングゲート電極９及びコントロ
ールゲート電極１３を有するＥＥＰＲＯＭのメモリセル
ＦＭ（又は及びＥＰＲＯＭのメモリセルＥＭ）を備えた
半導体集積回路装置の製造方法において、前記メモリセ
ルＦＭのフローティングゲート電極９を形成する工程
と、前記メモリセルＤＭのメモリセル選択用ＭＩＳＦＥ
ＴＱｄｓのゲート電極９を形成する工程とを同一製造工
程で行い、前記メモリセルＦＭのコントロールゲート電
極１３を形成する工程と、前記メモリセルＤＭの情報蓄
積用容量素子Ｃのプレート電極１３を形成する工程とを
同一製造工程で行うことにより、前記メモリセル選択用
ＭＩＳＦＥＴＱｄｓのゲート電極９及び情報蓄積用容量
素子Ｃのプレート電極１３を形成する工程でメモリセル
ＦＭのフローティングゲート電極９及びコントロールゲ
ート電極９を形成することができるので、フローティン
グゲート電極９及びコントロールゲート電極１３を形成
する工程に相当する分、半導体集積回路装置の製造工程
を低減することができる。
【０１１３】さらに、ＤＲＡＭのメモリセルＤＭ及びＥ
ＥＰＲＯＭのメモリセルＦＭを有する半導体集積回路装
置の製造方法において、前記メモリセルＤＭの情報蓄積
用容量素子Ｃの半導体領域７、プレート電極１３、メモ
リセル選択用ＭＩＳＦＥＴＱｄｓのゲート電極９の夫々
を形成する工程と、前記メモリセルＦＭの半導体領域
７、コントロールゲート電極１３、フローティングゲー
ト電極９の夫々を形成する工程とを同一製造工程で行う
ことにより、前記メモリセルＤＭの半導体領域７、プレ
ート電極１３、ゲート電極９の夫々を形成する工程で前
記メモリセルＦＭの半導体領域７、コントロールゲート
電極１３、フローティングゲート電極９の夫々を形成す
ることができるのでそれに相当する分、半導体集積回路
装置の製造工程をより低減することができる。
ＥＰＲＯＭのメモリセルＦＭを有する半導体集積回路装
置の製造方法において、前記メモリセルＤＭの情報蓄積
用容量素子Ｃの半導体領域７、プレート電極１３、メモ
リセル選択用ＭＩＳＦＥＴＱｄｓのゲート電極９の夫々
を形成する工程と、前記メモリセルＦＭの半導体領域
７、コントロールゲート電極１３、フローティングゲー
ト電極９の夫々を形成する工程とを同一製造工程で行う
ことにより、前記メモリセルＤＭの半導体領域７、プレ
ート電極１３、ゲート電極９の夫々を形成する工程で前
記メモリセルＦＭの半導体領域７、コントロールゲート
電極１３、フローティングゲート電極９の夫々を形成す
ることができるのでそれに相当する分、半導体集積回路
装置の製造工程をより低減することができる。
【０１１４】（実施の形態III）本実施の形態は、前記
実施の形態Iの半導体集積回路装置において、半導体素
子を１層ゲート構造で構成した、本発明の第３実施の形
態である。
実施の形態Iの半導体集積回路装置において、半導体素
子を１層ゲート構造で構成した、本発明の第３実施の形
態である。
【０１１５】本発明の実施の形態IIIであるマイクロコ
ンピュータを内蔵する半導体集積回路装置を図１４
（ａ）及び図１４（ｂ）（各素子を示す要部断面図）で
示す。
ンピュータを内蔵する半導体集積回路装置を図１４
（ａ）及び図１４（ｂ）（各素子を示す要部断面図）で
示す。
【０１１６】図１４（ａ）及び図１４（ｂ）に示すよう
に、ＤＲＡＭのメモリセルＤＭの情報蓄積用容量素子Ｃ
は、ｎ型半導体領域（下部電極）７、誘電体膜８、プレ
ート電極（上部電極）９の夫々を順次重ね合せたプレー
ナ構造で構成されている。プレート電極９は第１層目の
ゲート電極材料で形成されている。誘電体膜８は前記実
施の形態Iと同様に薄い膜厚で形成されている。
に、ＤＲＡＭのメモリセルＤＭの情報蓄積用容量素子Ｃ
は、ｎ型半導体領域（下部電極）７、誘電体膜８、プレ
ート電極（上部電極）９の夫々を順次重ね合せたプレー
ナ構造で構成されている。プレート電極９は第１層目の
ゲート電極材料で形成されている。誘電体膜８は前記実
施の形態Iと同様に薄い膜厚で形成されている。
【０１１７】メモリセル選択用ＭＩＳＦＥＴＱｄｓは、
半導体基板１、ゲート絶縁膜６、ゲート電極９、ソース
領域及びドレイン領域である一対のｎ型半導体領域１５
及び一対のｎ+型半導体領域１９で構成されている。ゲ
ート電極９は第１層目のゲート電極材料で形成されてい
る。つまり、ＤＲＡＭのメモリセルＤＭは１層ゲート構
造で構成されている。
半導体基板１、ゲート絶縁膜６、ゲート電極９、ソース
領域及びドレイン領域である一対のｎ型半導体領域１５
及び一対のｎ+型半導体領域１９で構成されている。ゲ
ート電極９は第１層目のゲート電極材料で形成されてい
る。つまり、ＤＲＡＭのメモリセルＤＭは１層ゲート構
造で構成されている。
【０１１８】ＥＥＰＲＯＭのメモリセルＦＭは、図１４
（ａ）及び図１４（ｂ）には断面構造を示していない
が、図１７（メモリセルの平面図）に示すように、電界
効果トランジスタＱｆとメモリセル選択用ＭＩＳＦＥＴ
Ｑｆｓとの直列回路で構成されている。
（ａ）及び図１４（ｂ）には断面構造を示していない
が、図１７（メモリセルの平面図）に示すように、電界
効果トランジスタＱｆとメモリセル選択用ＭＩＳＦＥＴ
Ｑｆｓとの直列回路で構成されている。
【０１１９】電界効果トランジスタＱｆは、半導体基板
１、ｎ型半導体領域７、ゲート絶縁膜（第１ゲート絶縁
膜）６、トンネル絶縁膜８、フローティングゲート電極
９、ゲート絶縁膜（第２ゲート絶縁膜）６、コントロー
ルゲート電極７Ａ、ソース領域及びドレイン領域である
一対のｎ型半導体領域１５及び一対のｎ+型半導体領域
１９で構成されている。フローティングゲート電極９は
第１層目のゲート電極材料で形成されている。フローテ
ィングゲート電極９は、ゲート幅方向に、ｎ型半導体領
域で形成されたコントロールゲート電極７Ａ上まで延在
して設けられている。フローティングゲート電極９とコ
ントロールゲート電極７Ａとの間にはゲート絶縁膜（第
２ゲート絶縁膜）６が設けられている。コントロールゲ
ート電極（半導体領域）７Ａは半導体領域７と同一製造
工程で形成される。コントロールゲート電極７Ａは接続
孔２２を通してワード線ＷＬとして使用される配線２３
に接続されている。
１、ｎ型半導体領域７、ゲート絶縁膜（第１ゲート絶縁
膜）６、トンネル絶縁膜８、フローティングゲート電極
９、ゲート絶縁膜（第２ゲート絶縁膜）６、コントロー
ルゲート電極７Ａ、ソース領域及びドレイン領域である
一対のｎ型半導体領域１５及び一対のｎ+型半導体領域
１９で構成されている。フローティングゲート電極９は
第１層目のゲート電極材料で形成されている。フローテ
ィングゲート電極９は、ゲート幅方向に、ｎ型半導体領
域で形成されたコントロールゲート電極７Ａ上まで延在
して設けられている。フローティングゲート電極９とコ
ントロールゲート電極７Ａとの間にはゲート絶縁膜（第
２ゲート絶縁膜）６が設けられている。コントロールゲ
ート電極（半導体領域）７Ａは半導体領域７と同一製造
工程で形成される。コントロールゲート電極７Ａは接続
孔２２を通してワード線ＷＬとして使用される配線２３
に接続されている。
【０１２０】メモリセル選択用ＭＩＳＦＥＴＱｆｓは、
図１７に示すように、半導体基板１、ゲート絶縁膜６、
ゲート電極９、ソース領域及びドレイン領域である一対
のｎ型半導体領域１５及び一対のｎ+型半導体領域１９
で構成されている。ゲート電極９は第１層目のゲート電
極材料で構成されている。このゲート電極９はワード線
（ＷＬ）９と一体に構成されている。このメモリセル選
択用ＭＩＳＦＥＴＱｆｓは、前記ＤＲＡＭのメモリセル
ＤＭのメモリセル選択用ＭＩＳＦＥＴＱｄｓ、周辺回路
のｎチャネルＭＩＳＦＥＴＱｎと実質的に同一構造で構
成されている。つまり、ＥＥＰＲＯＭのメモリセルＦＭ
の電界効果トランジスタＱｆ、メモリセル選択用ＭＩＳ
ＦＥＴＱｆｓの夫々は、１層ゲート構造で構成されてい
る。
図１７に示すように、半導体基板１、ゲート絶縁膜６、
ゲート電極９、ソース領域及びドレイン領域である一対
のｎ型半導体領域１５及び一対のｎ+型半導体領域１９
で構成されている。ゲート電極９は第１層目のゲート電
極材料で構成されている。このゲート電極９はワード線
（ＷＬ）９と一体に構成されている。このメモリセル選
択用ＭＩＳＦＥＴＱｆｓは、前記ＤＲＡＭのメモリセル
ＤＭのメモリセル選択用ＭＩＳＦＥＴＱｄｓ、周辺回路
のｎチャネルＭＩＳＦＥＴＱｎと実質的に同一構造で構
成されている。つまり、ＥＥＰＲＯＭのメモリセルＦＭ
の電界効果トランジスタＱｆ、メモリセル選択用ＭＩＳ
ＦＥＴＱｆｓの夫々は、１層ゲート構造で構成されてい
る。
【０１２１】ＥＰＲＯＭのメモリセルＥＭは、前記ＥＥ
ＰＲＯＭのメモリセルＦＭの電界効果トランジスタＱｆ
と似た構造で構成されている。つまり、メモリセルＥＭ
は、半導体基板１、ゲート絶縁膜（第１ゲート絶縁膜）
６、フローティングゲート電極９、ゲート絶縁膜（第２
ゲート絶縁膜）６、コントロールゲート電極（ｎ型半導
体領域）７Ａで構成されている。このメモリセル（電界
効果トランジスタ）ＥＭは１層ゲート構造で構成されて
いる。
ＰＲＯＭのメモリセルＦＭの電界効果トランジスタＱｆ
と似た構造で構成されている。つまり、メモリセルＥＭ
は、半導体基板１、ゲート絶縁膜（第１ゲート絶縁膜）
６、フローティングゲート電極９、ゲート絶縁膜（第２
ゲート絶縁膜）６、コントロールゲート電極（ｎ型半導
体領域）７Ａで構成されている。このメモリセル（電界
効果トランジスタ）ＥＭは１層ゲート構造で構成されて
いる。
【０１２２】周辺回路のＣＭＯＳのｎチャネルＭＩＳＦ
ＥＴＱｎは、半導体基板１、ゲート絶縁膜１２、ゲート
電極９、ソース領域及びドレイン領域である一対のｎ型
半導体領域１５及び一対のｎ+型半導体領域１９で構成
されている。ゲート電極９は第１層目のゲート電極材料
で形成されている。
ＥＴＱｎは、半導体基板１、ゲート絶縁膜１２、ゲート
電極９、ソース領域及びドレイン領域である一対のｎ型
半導体領域１５及び一対のｎ+型半導体領域１９で構成
されている。ゲート電極９は第１層目のゲート電極材料
で形成されている。
【０１２３】ｐチャネルＭＩＳＦＥＴＱｐは、ウエル領
域２、ゲート絶縁膜１２、ゲート電極９、ソース領域及
びドレイン領域である一対のｐ型半導体領域１７及び一
対のｐ+型半導体領域２０で構成されている。ゲート電
極９は第１層目のゲート電極材料で形成されている。つ
まり、ＣＭＯＳのｎチャネルＭＩＳＦＥＴＱｎ、ｐチャ
ネルＭＩＳＦＥＴＱｐの夫々は１層ゲート構造で構成さ
れている。
域２、ゲート絶縁膜１２、ゲート電極９、ソース領域及
びドレイン領域である一対のｐ型半導体領域１７及び一
対のｐ+型半導体領域２０で構成されている。ゲート電
極９は第１層目のゲート電極材料で形成されている。つ
まり、ＣＭＯＳのｎチャネルＭＩＳＦＥＴＱｎ、ｐチャ
ネルＭＩＳＦＥＴＱｐの夫々は１層ゲート構造で構成さ
れている。
【０１２４】次に、前記半導体集積回路装置の製造方法
について、図１５（ａ）及び図１５（ｂ）と図１６
（ａ）及び図１６（ｂ）（各製造工程毎に示す要部断面
図）とを用いて簡単に説明する。
について、図１５（ａ）及び図１５（ｂ）と図１６
（ａ）及び図１６（ｂ）（各製造工程毎に示す要部断面
図）とを用いて簡単に説明する。
【０１２５】まず、前記実施の形態Iと同様に、半導体
基板１の主面部にウエル領域２を形成し、この後、フィ
ールド絶縁膜３、ｐ型チャネルストッパ領域４の夫々を
形成する。
基板１の主面部にウエル領域２を形成し、この後、フィ
ールド絶縁膜３、ｐ型チャネルストッパ領域４の夫々を
形成する。
【０１２６】次に、半導体素子形成領域において、半導
体基板１、ウエル領域２の夫々の主面上にゲート絶縁膜
の一部として使用される絶縁膜６Ａを形成する。
体基板１、ウエル領域２の夫々の主面上にゲート絶縁膜
の一部として使用される絶縁膜６Ａを形成する。
【０１２７】次に、周辺回路のＣＭＯＳのｎチャネルＭ
ＩＳＦＥＴＱｎ形成領域、ｐチャネルＭＩＳＦＥＴＱｐ
形成領域の夫々において、前記絶縁膜６Ａを選択的に除
去する。
ＩＳＦＥＴＱｎ形成領域、ｐチャネルＭＩＳＦＥＴＱｐ
形成領域の夫々において、前記絶縁膜６Ａを選択的に除
去する。
【０１２８】次に、前記絶縁膜６Ａが除去された、ｎチ
ャネルＭＩＳＦＥＴＱｎ形成領域、ｐチャネルＭＩＳＦ
ＥＴＱｐ形成領域の夫々において、半導体基板１、ウエ
ル領域２の夫々の主面上に新たにゲート絶縁膜１２を形
成する。このゲート絶縁膜１２を形成する工程によっ
て、前記絶縁膜６Ａを成長させ、半導体基板１、ウエル
領域２の夫々の主面上にゲート絶縁膜６を形成する。
ャネルＭＩＳＦＥＴＱｎ形成領域、ｐチャネルＭＩＳＦ
ＥＴＱｐ形成領域の夫々において、半導体基板１、ウエ
ル領域２の夫々の主面上に新たにゲート絶縁膜１２を形
成する。このゲート絶縁膜１２を形成する工程によっ
て、前記絶縁膜６Ａを成長させ、半導体基板１、ウエル
領域２の夫々の主面上にゲート絶縁膜６を形成する。
【０１２９】次に、図１５（ａ）及び図１５（ｂ）に示
すように、ＤＲＡＭのメモリセルＤＭの情報蓄積用容量
素子Ｃ形成領域、ＥＥＰＲＯＭのメモリセルＦＭの電界
効果トランジスタＱｆ及びメモリセル選択用ＭＩＳＦＥ
ＴＱｆｓ形成領域、ＥＰＲＯＭのメモリセルＥＭ形成領
域の夫々において、半導体基板１の主面部にｎ型半導体
領域７及びコントロールゲート電極７Ａを形成する。半
導体領域７、コントロールゲート電極７Ａの夫々はイオ
ン打込みでｎ型不純物を導入することによって形成する
ことができる。
すように、ＤＲＡＭのメモリセルＤＭの情報蓄積用容量
素子Ｃ形成領域、ＥＥＰＲＯＭのメモリセルＦＭの電界
効果トランジスタＱｆ及びメモリセル選択用ＭＩＳＦＥ
ＴＱｆｓ形成領域、ＥＰＲＯＭのメモリセルＥＭ形成領
域の夫々において、半導体基板１の主面部にｎ型半導体
領域７及びコントロールゲート電極７Ａを形成する。半
導体領域７、コントロールゲート電極７Ａの夫々はイオ
ン打込みでｎ型不純物を導入することによって形成する
ことができる。
【０１３０】次に、ＤＲＡＭのメモリセルＤＭの情報蓄
積用容量素子Ｃ形成領域、ＥＥＰＲＯＭのメモリセルＦ
Ｍの電界効果トランジスタＱｆの形成領域の夫々におい
て、ゲート絶縁膜６を選択的に除去する。そして、この
除去された半導体基板１の主面上に誘電体膜８、トンネ
ル絶縁膜８の夫々を形成する。
積用容量素子Ｃ形成領域、ＥＥＰＲＯＭのメモリセルＦ
Ｍの電界効果トランジスタＱｆの形成領域の夫々におい
て、ゲート絶縁膜６を選択的に除去する。そして、この
除去された半導体基板１の主面上に誘電体膜８、トンネ
ル絶縁膜８の夫々を形成する。
【０１３１】次に、ゲート絶縁膜６上、１２上、誘電体
膜８上、トンネル絶縁膜８上の夫々を含む基板全面に第
１層目のゲート電極層９を形成する。この後、第１層目
のゲート電極層９に所定のパターンニングを施すことに
よって、図１６（ａ）及び図１６（ｂ）に示すように、
プレート電極９、ゲート電極９フローティングゲート電
極９の夫々を形成することができる。プレート電極９は
ＤＲＡＭのメモリセルＤＭの情報蓄積用容量素子Ｃの上
部電極を形成する。ゲート電極９は、前記メモリセルＤ
Ｍのメモリセル選択用ＭＩＳＦＥＴＱｄｓ、ＥＥＰＲＯ
ＭのメモリセルＦＭのメモリセル選択用ＭＩＳＦＥＴＱ
ｆｓ、周辺回路のＣＭＯＳのＭＩＳＦＥＴＱｎ及びＱｐ
の夫々のゲート電極を形成する。フローティングゲート
電極９は、前記メモリセルＦＭの電界効果トランジスタ
Ｑｆ、ＥＰＲＯＭのメモリセルＥＭの夫々のフローティ
ングゲート電極を形成する。
膜８上、トンネル絶縁膜８上の夫々を含む基板全面に第
１層目のゲート電極層９を形成する。この後、第１層目
のゲート電極層９に所定のパターンニングを施すことに
よって、図１６（ａ）及び図１６（ｂ）に示すように、
プレート電極９、ゲート電極９フローティングゲート電
極９の夫々を形成することができる。プレート電極９は
ＤＲＡＭのメモリセルＤＭの情報蓄積用容量素子Ｃの上
部電極を形成する。ゲート電極９は、前記メモリセルＤ
Ｍのメモリセル選択用ＭＩＳＦＥＴＱｄｓ、ＥＥＰＲＯ
ＭのメモリセルＦＭのメモリセル選択用ＭＩＳＦＥＴＱ
ｆｓ、周辺回路のＣＭＯＳのＭＩＳＦＥＴＱｎ及びＱｐ
の夫々のゲート電極を形成する。フローティングゲート
電極９は、前記メモリセルＦＭの電界効果トランジスタ
Ｑｆ、ＥＰＲＯＭのメモリセルＥＭの夫々のフローティ
ングゲート電極を形成する。
【０１３２】次に、前記実施の形態Iと同様に、半導体
領域１５、１６、１７、サイドウォールスペーサ１８、
半導体領域１９、２０、層間絶縁膜２１、接続孔２２、
配線２３の夫々を順次形成することによって、前記図１
４（ａ）及び図１４（ｂ）に示すように、半導体集積回
路装置は完成する。
領域１５、１６、１７、サイドウォールスペーサ１８、
半導体領域１９、２０、層間絶縁膜２１、接続孔２２、
配線２３の夫々を順次形成することによって、前記図１
４（ａ）及び図１４（ｂ）に示すように、半導体集積回
路装置は完成する。
【０１３３】このように構成される半導体集積回路装置
は、前記実施の形態Iの効果以外に以下の効果奏するこ
ことができる。
は、前記実施の形態Iの効果以外に以下の効果奏するこ
ことができる。
【０１３４】ＤＲＡＭのメモリセルＤＭ及びＥＥＰＲＯ
ＭのメモリセルＦＭ（又は及びＥＰＲＯＭのメモリセル
ＥＭ）を備えた半導体集積回路装置の製造方法におい
て、前記メモリセルＤＭの情報蓄積用容量素子Ｃのｎ型
半導体領域（下部電極）７を形成する工程と、前記メモ
リセルＦＭのｎ型半導体領域７及びコントロールゲート
電極（ｎ型半導体領域）７Ａを形成する工程とを同一製
造工程で行うことにより、前記情報蓄積用容量素子Ｃの
半導体領域７を形成する工程で、前記メモリセルＦＭの
半導体領域７及びコントロールゲート電極７Ａを形成す
ることができるので、半導体領域７及びコントロールゲ
ート電極７Ａを形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。
ＭのメモリセルＦＭ（又は及びＥＰＲＯＭのメモリセル
ＥＭ）を備えた半導体集積回路装置の製造方法におい
て、前記メモリセルＤＭの情報蓄積用容量素子Ｃのｎ型
半導体領域（下部電極）７を形成する工程と、前記メモ
リセルＦＭのｎ型半導体領域７及びコントロールゲート
電極（ｎ型半導体領域）７Ａを形成する工程とを同一製
造工程で行うことにより、前記情報蓄積用容量素子Ｃの
半導体領域７を形成する工程で、前記メモリセルＦＭの
半導体領域７及びコントロールゲート電極７Ａを形成す
ることができるので、半導体領域７及びコントロールゲ
ート電極７Ａを形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。
【０１３５】また、ＤＲＡＭのメモリセルＤＭ及びＥＥ
ＰＲＯＭのメモリセルＦＭ（又は及びＥＰＲＯＭのメモ
リセルＥＭ）を備えた半導体集積回路装置の製造方法に
おいて、前記メモリセルＤＭの情報蓄積用容量素子Ｃプ
レート電極（上部電極）９及びメモリセル選択用ＭＩＳ
ＦＥＴＱｄｓのゲート電極９を形成する工程と、前記メ
モリセルＦＭの電界効果トランジスタＱｆのフローティ
ングゲート電極９を形成する工程とを同一製造工程を行
うことにより、前記情報蓄積用容量素子Ｃのプレート電
極９及びメモリセル選択用ＭＩＳＦＥＴＱｄｓのゲート
電極９を形成する工程で、前記メモリセルＦＭのフロー
ティングゲート電極９を形成することができるので、フ
ローティングゲート電極９を形成する工程に相当する
分、半導体集積回路装置の製造工程を低減することがで
きる。
ＰＲＯＭのメモリセルＦＭ（又は及びＥＰＲＯＭのメモ
リセルＥＭ）を備えた半導体集積回路装置の製造方法に
おいて、前記メモリセルＤＭの情報蓄積用容量素子Ｃプ
レート電極（上部電極）９及びメモリセル選択用ＭＩＳ
ＦＥＴＱｄｓのゲート電極９を形成する工程と、前記メ
モリセルＦＭの電界効果トランジスタＱｆのフローティ
ングゲート電極９を形成する工程とを同一製造工程を行
うことにより、前記情報蓄積用容量素子Ｃのプレート電
極９及びメモリセル選択用ＭＩＳＦＥＴＱｄｓのゲート
電極９を形成する工程で、前記メモリセルＦＭのフロー
ティングゲート電極９を形成することができるので、フ
ローティングゲート電極９を形成する工程に相当する
分、半導体集積回路装置の製造工程を低減することがで
きる。
【０１３６】また、前記半導体集積回路装置は１層ゲー
ト構造で構成されているので、導電層数が少なく、半導
体集積回路装置の製造工程を簡略化することができる。
ト構造で構成されているので、導電層数が少なく、半導
体集積回路装置の製造工程を簡略化することができる。
【０１３７】（実施の形態IV）本実施の形態IVは、前記
実施の形態Iの半導体集積回路装置において、ＤＲＡＭ
のメモリセルの情報蓄積用容量素子をスタックド構造で
構成した、本発明の第４実施の形態である。
実施の形態Iの半導体集積回路装置において、ＤＲＡＭ
のメモリセルの情報蓄積用容量素子をスタックド構造で
構成した、本発明の第４実施の形態である。
【０１３８】本発明の実施の形態IVであるマイクロコン
ピュータを内蔵する半導体集積回路装置を図１８（各素
子を示す要部断面図）で示す。
ピュータを内蔵する半導体集積回路装置を図１８（各素
子を示す要部断面図）で示す。
【０１３９】図１８に示すように、ＤＲＡＭのメモリセ
ルＤＭは、メモリセル選択用ＭＩＳＦＥＴＱｄｓとスタ
ックド構造の情報蓄積用容量素子Ｃとの直列回路で構成
されている。
ルＤＭは、メモリセル選択用ＭＩＳＦＥＴＱｄｓとスタ
ックド構造の情報蓄積用容量素子Ｃとの直列回路で構成
されている。
【０１４０】メモリセル選択用ＭＩＳＦＥＴＱｄｓは、
前記実施の形態IIIと同様に、第１層目ゲート電極材料
で形成したゲート電極９で構成されている。
前記実施の形態IIIと同様に、第１層目ゲート電極材料
で形成したゲート電極９で構成されている。
【０１４１】情報蓄積用容量素子Ｃは、プレート電極
（下部電極）１３、誘電体膜２６、プレート電極２７の
夫々を順次重ね合せて構成されている。プレート電極１
３はメモリセル選択用ＭＩＳＦＥＴＱｄｓのデータ線２
３と接続されていない側の半導体領域１９に接続されて
いる。この接続は、層間絶縁膜２４に形成された接続孔
２５を通して、かつサイドウォールスペーサ１８で規定
されて行われている。プレート電極１３は第２層目のゲ
ート電極材料例えば多結晶珪素膜で形成されている。誘
電体膜２６はＣＶＤ、スパッタ等の絶縁膜形成法で形成
された、酸化珪素膜、窒化珪素膜、タンタル酸化膜の単
層或はそれらの複合膜で形成されている。プレート電極
２７は第３層目のゲート電極材料例えば多結晶珪素膜で
形成されている。前記第２層目のゲート電極材料、第３
層目のゲート電極材料の夫々は、図示しないが、他の領
域において配線や抵抗素子として使用されている。
（下部電極）１３、誘電体膜２６、プレート電極２７の
夫々を順次重ね合せて構成されている。プレート電極１
３はメモリセル選択用ＭＩＳＦＥＴＱｄｓのデータ線２
３と接続されていない側の半導体領域１９に接続されて
いる。この接続は、層間絶縁膜２４に形成された接続孔
２５を通して、かつサイドウォールスペーサ１８で規定
されて行われている。プレート電極１３は第２層目のゲ
ート電極材料例えば多結晶珪素膜で形成されている。誘
電体膜２６はＣＶＤ、スパッタ等の絶縁膜形成法で形成
された、酸化珪素膜、窒化珪素膜、タンタル酸化膜の単
層或はそれらの複合膜で形成されている。プレート電極
２７は第３層目のゲート電極材料例えば多結晶珪素膜で
形成されている。前記第２層目のゲート電極材料、第３
層目のゲート電極材料の夫々は、図示しないが、他の領
域において配線や抵抗素子として使用されている。
【０１４２】ＥＥＰＲＯＭのメモリセルＦＭ、ＥＰＲＯ
ＭのメモリセルＥＭ、周辺回路のＣＭＯＳ（図示しな
い）の夫々は、前記実施の形態IIIと同様に、１層ゲー
ト構造で構成されている。
ＭのメモリセルＥＭ、周辺回路のＣＭＯＳ（図示しな
い）の夫々は、前記実施の形態IIIと同様に、１層ゲー
ト構造で構成されている。
【０１４３】本実施の形態の半導体集積回路装置の製造
方法は省略するが、基本的には、ＤＲＡＭのメモリセル
ＤＭのメモリセル選択用ＭＩＳＦＥＴＱｄｓ等、１層ゲ
ート構造の半導体素子を形成した後に、メモリセルＤＭ
の情報蓄積用容量素子Ｃを形成する。
方法は省略するが、基本的には、ＤＲＡＭのメモリセル
ＤＭのメモリセル選択用ＭＩＳＦＥＴＱｄｓ等、１層ゲ
ート構造の半導体素子を形成した後に、メモリセルＤＭ
の情報蓄積用容量素子Ｃを形成する。
【０１４４】このように構成される半導体集積回路装置
は、前記実施の形態Iの効果と同様の効果を奏すること
ができる。
は、前記実施の形態Iの効果と同様の効果を奏すること
ができる。
【０１４５】以上、本発明者によってなされた発明を前
記実施の形態に基づき具体的に説明したが、本発明は、
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲において種々変形し得ることは勿論であ
る。
記実施の形態に基づき具体的に説明したが、本発明は、
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲において種々変形し得ることは勿論であ
る。
【０１４６】例えば、本発明は、ＥＥＰＲＯＭのメモリ
セルを１トランジスタ構造（電界効果トランジスタＱｆ
のみ）で構成してもよい。
セルを１トランジスタ構造（電界効果トランジスタＱｆ
のみ）で構成してもよい。
【０１４７】また、本発明は、ＥＥＰＲＯＭのメモリセ
ルをＭＮＯＳ（Ｍetal Ｎitride Ｏxide Ｓemiconducto
r）構造の電界効果トランジスタで構成してもよい。
ルをＭＮＯＳ（Ｍetal Ｎitride Ｏxide Ｓemiconducto
r）構造の電界効果トランジスタで構成してもよい。
【０１４８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得ることができる効果を簡単に説明
すれば、次のとおりである。
表的なものによって得ることができる効果を簡単に説明
すれば、次のとおりである。
【０１４９】ダイナミック型記憶素子を備えた半導体集
積回路装置において、性能と製造コストとのバランスの
とれた半導体集積回路装置を提供することができる。
積回路装置において、性能と製造コストとのバランスの
とれた半導体集積回路装置を提供することができる。
【図１】本発明の実施の形態Iであるマイクロコンピュ
ータを内蔵する半導体集積回路装置の要部断面図であ
る。
ータを内蔵する半導体集積回路装置の要部断面図であ
る。
【図２】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図３】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図４】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図５】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図６】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図７】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図８】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図９】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図１０】本発明の実施の形態IIであるマイクロコンピ
ュータを内蔵する半導体集積回路装置の要部断面図であ
る。
ュータを内蔵する半導体集積回路装置の要部断面図であ
る。
【図１１】前記半導体集積回路装置の各製造工程毎に示
す要部断面図である。
す要部断面図である。
【図１２】前記半導体集積回路装置の各製造工程毎に示
す要部断面図である。
す要部断面図である。
【図１３】前記半導体集積回路装置の各製造工程毎に示
す要部断面図である。
す要部断面図である。
【図１４】本発明の実施の形態IIIであるマイクロコン
ピュータを内蔵する半導体集積回路装置の要部断面図で
ある。
ピュータを内蔵する半導体集積回路装置の要部断面図で
ある。
【図１５】前記半導体集積回路装置の各製造工程毎に示
す要部断面図である。
す要部断面図である。
【図１６】前記半導体集積回路装置の各製造工程毎に示
す要部断面図である。
す要部断面図である。
【図１７】前記半導体集積回路のＥＥＰＲＯＭのメモリ
セルを示す平面図である。
セルを示す平面図である。
【図１８】本発明の実施の形態IVであるマイクロコンピ
ュータを内蔵する半導体集積回路装置の要部断面図であ
る。
ュータを内蔵する半導体集積回路装置の要部断面図であ
る。
ＤＭ，ＦＭ，ＥＭ…メモリセル、Ｑｄｓ，Ｑｆｓ…メモ
リセル選択用ＭＩＳＦＥＴ、Ｃ…情報蓄積用容量素子、
Ｑｆ…電界トランジスタ、Ｑｎ，Ｑｐ…ＭＩＳＦＥＴ、
６，１１，１２…ゲート絶縁膜、７，１５，１６，１
７，１９，２０…半導体領域、８…誘電体膜，トンネル
絶縁膜、９…ゲート電極，プレート電極，フローティン
グゲート電極、１３…ゲート電極，コントロールゲート
電極。
リセル選択用ＭＩＳＦＥＴ、Ｃ…情報蓄積用容量素子、
Ｑｆ…電界トランジスタ、Ｑｎ，Ｑｐ…ＭＩＳＦＥＴ、
６，１１，１２…ゲート絶縁膜、７，１５，１６，１
７，１９，２０…半導体領域、８…誘電体膜，トンネル
絶縁膜、９…ゲート電極，プレート電極，フローティン
グゲート電極、１３…ゲート電極，コントロールゲート
電極。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/115 29/788 29/792 (56)参考文献 特開 昭57−172761（ＪＰ，Ａ) 特開 昭52−129383（ＪＰ，Ａ) 特開 昭55−83251（ＪＰ，Ａ) 特開 昭56−120166（ＪＰ，Ａ) 特開 昭59−61072（ＪＰ，Ａ) 特開 昭63−29969（ＪＰ，Ａ) 特開 昭55−151361（ＪＰ，Ａ) 特開 昭56−2666（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8238 H01L 21/8242 H01L 21/8247 H01L 27/092 H01L 27/115 H01L 29/788 H01L 29/792
Claims (9)
- 【請求項１】 情報蓄積用容量素子及びメモリセル選択
用ＭＩＳＦＥＴを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置であって、第１のフロ
ーティングゲート型記憶素子のゲート絶縁膜の厚さは前
記メモリセル選択用ＭＩＳＦＥＴの絶縁膜とほぼ同一で
あり、第２のフローティングゲート型記憶素子のゲート
絶縁膜の厚さは前記メモリセル選択用ＭＩＳＦＥＴの絶
縁膜より薄いことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、前記フローティングゲート型記憶素子はトンネル電
流を用いた記憶素子であることを特徴とする半導体記憶
装置。 - 【請求項３】 情報蓄積用容量素子及びメモリセル選択
用ＭＩＳＦＥＴを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置の製造方法であって、第１のフローティングゲート型記憶素子のゲート絶縁膜
を形成した後にゲート電極を 形成する工程と、 前記メモリセル選択用ＭＩＳＦＥＴと第２のフローティ
ングゲート型記憶素子のゲート絶縁膜及びゲート電極を
形成する工程とを有し、 前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜の厚
さは前記第１のフローティングゲート型記憶素子のゲー
ト絶縁膜の厚さより厚いことを特徴とする半導体記憶装
置の製造方法。 - 【請求項４】 請求項３に記載の半導体記憶装置の製造
方法において、前記メモリセル選択用ＭＩＳＦＥＴと第
２のフローティングゲート型記憶素子とのゲート絶縁膜
及びゲート電極を同時に形成することを特徴とする半導
体記憶装置の製造方法。 - 【請求項５】 情報蓄積用容量素子及びメモリセル選択
用ＭＩＳＦＥＴを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置の製造方法であって、第１のフローティングゲート型記憶素子のゲート絶縁膜
を形成する工程と、 前記メモリセル選択用ＭＩＳＦＥＴと第２のフローティ
ングゲート型記憶素子とのゲート絶縁膜を形成する工程
と、 前記第１のフローティングゲート型記憶素子と前記メモ
リセル選択用ＭＩＳＦＥＴと第２のフローティングゲー
ト型記憶素子とのゲート電極を形成する工程とを有する
ことを特徴とする半導体記憶装置の製造方法。 - 【請求項６】 情報蓄積用容量素子及びメモリセル選択
用ＭＩＳＦＥＴを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置の製造方法であって、 前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜及び
ゲート電極を順次形成する工程と、 第１のフローティングゲート型記憶素子 のゲート絶縁膜
を前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜よ
り厚く形成した後にゲート電極を形成する工程とを有
し、 前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜及び
ゲート電極を形成する工程によって第２のフローティン
グゲート型記憶素子のゲート絶縁膜及びゲート電極を形
成することを特徴とする半導体記憶装置の製造方法。 - 【請求項７】 情報蓄積用容量素子及びメモリセル選択
用ＭＩＳＦＥＴを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置の製造方法であって、 前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜を形
成する工程と、 第１のフローティングゲート型記憶素子のゲート絶縁膜
を前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜よ
り厚く形成する工程と、 前記メモリセル選択用ＭＩＳＦＥＴ、第１のフローティ
ングゲート型記憶素子、第２のフローティングゲート型
記憶素子のゲート電極を形成する工程とを有し、 前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜を形
成する工程によって前記第２のフローティングゲート型
記憶素子のゲート絶縁膜を形成する ことを特徴とする半
導体記憶装置の製造方法。 - 【請求項８】 情報蓄積用容量素子及びメモリセル選択
用ＭＩＳＦＥＴを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置の製造方法であって、 前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜及び
ゲート電極を順次形成する工程と、第１のフローティングゲート型記憶素子 のゲート絶縁膜
を前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜よ
り薄く形成した後にゲート電極を形成する工程とを有
し、 前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜及び
ゲート電極を形成する工程によって第２のフローティン
グゲート型記憶素子のゲート絶縁膜及びゲート電極を形
成することを特徴とする半導体記憶装置の製造方法。 - 【請求項９】 情報蓄積用容量素子及びメモリセル選択
用ＭＩＳＦＥＴを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置の製造方法であって、 前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜を形
成する工程と、第１のフローティングゲート型記憶素子 のゲート絶縁膜
を前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜よ
り薄く形成する工程と、 前記メモリセル選択用ＭＩＳＦＥＴ、第１のフローティ
ングゲート型記憶素子、第２のフローティングゲート型
記憶素子のゲート電極を形成する工程とを有し、 前記メモリセル選択用ＭＩＳＦＥＴのゲート絶縁膜を形
成する工程によって、前記第２のフローティングゲート
型記憶素子のゲート絶縁膜を形成することを特徴とする
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23190396A JP3194871B2 (ja) | 1996-09-02 | 1996-09-02 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23190396A JP3194871B2 (ja) | 1996-09-02 | 1996-09-02 | 半導体記憶装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63044781A Division JP2601858B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107084A JPH09107084A (ja) | 1997-04-22 |
| JP3194871B2 true JP3194871B2 (ja) | 2001-08-06 |
Family
ID=16930860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23190396A Expired - Lifetime JP3194871B2 (ja) | 1996-09-02 | 1996-09-02 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3194871B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3587100B2 (ja) | 1999-09-17 | 2004-11-10 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
| KR100444199B1 (ko) * | 2001-12-26 | 2004-08-11 | 엘지전자 주식회사 | 세션키 공유가 가능한 단방향 정보 서비스 시스템 및 방법 |
| JP3993438B2 (ja) * | 2002-01-25 | 2007-10-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP5515429B2 (ja) * | 2009-06-01 | 2014-06-11 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-09-02 JP JP23190396A patent/JP3194871B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09107084A (ja) | 1997-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5057448A (en) | Method of making a semiconductor device having DRAM cells and floating gate memory cells | |
| KR100583708B1 (ko) | 불휘발성 메모리를 갖는 반도체 장치 및 그 제조 방법 | |
| US7940561B2 (en) | Semiconductor device | |
| KR100437453B1 (ko) | 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법 | |
| KR100723993B1 (ko) | 반도체 메모리 장치와 그 제조 방법 | |
| JP3201370B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| WO2000070683A1 (fr) | Mémoire à semi-conducteurs | |
| US20110014757A1 (en) | Process integration for flash storage element and dual conductor complementary mosfets | |
| US6387745B1 (en) | Method of making a semiconductor device having a polydiode element | |
| JPH03240275A (ja) | 不揮発性半導体装置 | |
| US5863822A (en) | Method of making non-volatile semiconductor memory devices having large capacitance between floating and control gates | |
| JP3194871B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2617972B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2005183763A (ja) | 不揮発性メモリを含む半導体装置の製造方法 | |
| US6414346B1 (en) | Semiconductor memory and manufacturing method thereof | |
| JP2601858B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2504508B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2886875B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2605082B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3226589B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0823041A (ja) | 半導体集積回路装置およびその製造方法 | |
| WO2009096083A1 (ja) | 浮遊ゲート型不揮発性メモリ装置及びその製造方法 | |
| US6445031B1 (en) | Byte-switch structure for EEPROM memories | |
| JP3940477B2 (ja) | 半導体装置 | |
| JP3002009B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080601 Year of fee payment: 7 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080601 Year of fee payment: 7 |