JP3194871B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Dram (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ダイナミック型ランダムアクセスメモ
リ及び不揮発性メモリを有する半導体集積回路装置に適
用して有効な技術に関するものである。
置に関し、特に、ダイナミック型ランダムアクセスメモ
リ及び不揮発性メモリを有する半導体集積回路装置に適
用して有効な技術に関するものである。
【0002】
【従来の技術】マイクロコンピュータを内蔵する半導体
集積回路装置は、マイクロコンピュータの記憶部として
RAM(Random Access Memory)
及びROM(Read Only Memory)を有
している。RAMとしてはS(Static)RAMが
搭載され、そのメモリセル(記憶素子)は6個のMOS
FET(6MOS構成)で構成されている。ROMとし
てはマスクROM、EP(Erasable Prog
rammable)ROM或はEEP(Electri
cally Erasable Programmab
le)ROMが搭載されている。EEPROMはFLO
TOX(Floating Gate Tunnel
Oxide)構造のメモリセルが使用されている。
集積回路装置は、マイクロコンピュータの記憶部として
RAM(Random Access Memory)
及びROM(Read Only Memory)を有
している。RAMとしてはS(Static)RAMが
搭載され、そのメモリセル(記憶素子)は6個のMOS
FET(6MOS構成)で構成されている。ROMとし
てはマスクROM、EP(Erasable Prog
rammable)ROM或はEEP(Electri
cally Erasable Programmab
le)ROMが搭載されている。EEPROMはFLO
TOX(Floating Gate Tunnel
Oxide)構造のメモリセルが使用されている。
【0003】このように構成されている半導体集積回路
装置は、RAMとして用いるSRAMのメモリセルを6
MOS構造で構成しているので、メモリセル面積が増大
し集積度が低下する。そこで、この種の半導体集積回路
装置のRAMとして、SRAMに代えてD(Dynam
ic)RAMを用いる提案がある。例えば、日経マグロ
ウヒル社発行、日経マイクロデバイス、1987年7月
号、第71頁及至73頁。この提案された半導体集積回
路装置のDRAMは、メモリセルをメモリセル選択用M
OSFETと情報蓄積用容量素子との直列回路で構成し
ている。情報蓄積用容量素子は、半導体基板の主面部に
形成したn型半導体領域(下部電極)、誘電体膜、プレ
ート電極(上部電極)の夫々を順次積層した、所謂プレ
ーナ構造で構成されている。
装置は、RAMとして用いるSRAMのメモリセルを6
MOS構造で構成しているので、メモリセル面積が増大
し集積度が低下する。そこで、この種の半導体集積回路
装置のRAMとして、SRAMに代えてD(Dynam
ic)RAMを用いる提案がある。例えば、日経マグロ
ウヒル社発行、日経マイクロデバイス、1987年7月
号、第71頁及至73頁。この提案された半導体集積回
路装置のDRAMは、メモリセルをメモリセル選択用M
OSFETと情報蓄積用容量素子との直列回路で構成し
ている。情報蓄積用容量素子は、半導体基板の主面部に
形成したn型半導体領域(下部電極)、誘電体膜、プレ
ート電極(上部電極)の夫々を順次積層した、所謂プレ
ーナ構造で構成されている。
【0004】この半導体集積回路装置は、DRAMのメ
モリセルの素子数が少ないので、メモリセル面積を縮小
し、集積度を向上することができる特徴がある。
モリセルの素子数が少ないので、メモリセル面積を縮小
し、集積度を向上することができる特徴がある。
【0005】また、前記半導体集積回路装置は、EEP
ROMのFLOTOX構造のメモリセルの製造工程の一
部を利用してDRAMのメモリセルを形成しているの
で、製造工程を低減することができる特徴がある。この
半導体集積回路装置は前述のようにDRAM、EEPR
OM及び周辺回路を構成するMISFETを搭載してお
り、これらの素子の製造方法は以下のとおりである。
ROMのFLOTOX構造のメモリセルの製造工程の一
部を利用してDRAMのメモリセルを形成しているの
で、製造工程を低減することができる特徴がある。この
半導体集積回路装置は前述のようにDRAM、EEPR
OM及び周辺回路を構成するMISFETを搭載してお
り、これらの素子の製造方法は以下のとおりである。
【0006】まず、EEPROMのFLOTOX構造の
メモリセルのフローティングゲート電極形成領域におい
て、半導体基板主面部にゲート絶縁膜を形成する。
メモリセルのフローティングゲート電極形成領域におい
て、半導体基板主面部にゲート絶縁膜を形成する。
【0007】次に、前記ゲート絶縁膜の一部を除去し、
前記ゲート絶縁膜よりも薄い膜厚のトンネル酸化珪素膜
を形成する。
前記ゲート絶縁膜よりも薄い膜厚のトンネル酸化珪素膜
を形成する。
【0008】次に、前記ゲート絶縁膜上及びトンネル酸
化珪素膜上にフローティングゲート電極を形成する。
化珪素膜上にフローティングゲート電極を形成する。
【0009】次に、前記フローティングゲート電極上に
ゲート絶縁膜を形成する。この工程を利用し、その工程
と同一製造工程によって、DRAMのメモリセルの情報
蓄積用容量素子の誘電体膜(酸化珪素膜)及び周辺回路
のMISFETのゲート絶縁膜を形成する。
ゲート絶縁膜を形成する。この工程を利用し、その工程
と同一製造工程によって、DRAMのメモリセルの情報
蓄積用容量素子の誘電体膜(酸化珪素膜)及び周辺回路
のMISFETのゲート絶縁膜を形成する。
【0010】次に、前記FLOTOX構造のメモリセル
のフローティングゲート電極上にゲート絶縁膜を介在さ
せてコントロールゲート電極を形成する。この工程を利
用し、その工程と同一製造工程によって、DRAMのメ
モリセルの情報蓄積用容量素子の誘電体膜上にプレート
電極(上部電極)及び周辺回路のMISFETのゲート
絶縁膜上にゲート電極を形成する。
のフローティングゲート電極上にゲート絶縁膜を介在さ
せてコントロールゲート電極を形成する。この工程を利
用し、その工程と同一製造工程によって、DRAMのメ
モリセルの情報蓄積用容量素子の誘電体膜上にプレート
電極(上部電極)及び周辺回路のMISFETのゲート
絶縁膜上にゲート電極を形成する。
【0011】
【発明が解決しようとする課題】前記情報蓄積用容量素
子の誘電体膜は、前述のように、FLOTOX構造のメ
モリセルのフローティングゲート電極とコントロールゲ
ート電極との間のゲート絶縁膜及び周辺回路のMISF
ETのゲート絶縁膜と同一製造工程によって形成されて
いる。FLOTOX構造のメモリセルのコントロールゲ
ート電極には情報の書込動作、読出動作及び消去動作に
必要な比較的高い電圧が印加されるので、コントロール
ゲート電極下のゲート絶縁膜は薄い膜厚で形成すること
ができない。また、周辺回路のMISFETのゲート電
極には通常5〔V〕程度の動作電圧が印加されるので、
ゲート電極下のゲート絶縁膜を薄い膜厚で形成すること
ができない。したがって、前記ゲート絶縁膜と同一製造
工程で形成される情報蓄積用容量素子の誘電体膜は、前
記ゲート絶縁膜と実質的に同一の厚い膜厚で形成され
る。このため、DRAMのメモリセルの情報蓄積用容量
素子に蓄積される電荷量が低下し、電荷量を増加するに
は情報蓄積用量素子の占有面積が増大する。この結果、
RAMの占有面積が増大するので、半導体集積回路装置
の集積度が低下する。
子の誘電体膜は、前述のように、FLOTOX構造のメ
モリセルのフローティングゲート電極とコントロールゲ
ート電極との間のゲート絶縁膜及び周辺回路のMISF
ETのゲート絶縁膜と同一製造工程によって形成されて
いる。FLOTOX構造のメモリセルのコントロールゲ
ート電極には情報の書込動作、読出動作及び消去動作に
必要な比較的高い電圧が印加されるので、コントロール
ゲート電極下のゲート絶縁膜は薄い膜厚で形成すること
ができない。また、周辺回路のMISFETのゲート電
極には通常5〔V〕程度の動作電圧が印加されるので、
ゲート電極下のゲート絶縁膜を薄い膜厚で形成すること
ができない。したがって、前記ゲート絶縁膜と同一製造
工程で形成される情報蓄積用容量素子の誘電体膜は、前
記ゲート絶縁膜と実質的に同一の厚い膜厚で形成され
る。このため、DRAMのメモリセルの情報蓄積用容量
素子に蓄積される電荷量が低下し、電荷量を増加するに
は情報蓄積用量素子の占有面積が増大する。この結果、
RAMの占有面積が増大するので、半導体集積回路装置
の集積度が低下する。
【0012】また、前記DRAMのメモリセルの情報蓄
積用容量素子の電荷量を増加するためには、FLOTO
X構造の前記ゲート絶縁膜及び周辺回路のMISETの
ゲート絶縁膜と別の製造工程で誘電体膜を形成する必要
がある。このため、集積度を向上するには、半導体集積
回路装置の製造工程が増加する。
積用容量素子の電荷量を増加するためには、FLOTO
X構造の前記ゲート絶縁膜及び周辺回路のMISETの
ゲート絶縁膜と別の製造工程で誘電体膜を形成する必要
がある。このため、集積度を向上するには、半導体集積
回路装置の製造工程が増加する。
【0013】さらに、前記半導体集積回路装置では、周
辺回路の特性向上に関して何ら配慮がされていない。
辺回路の特性向上に関して何ら配慮がされていない。
【0014】本発明の課題は、ダイナミックメモリ(D
RAM)を備えた半導体集積回路装置において、周辺回
路の素子の特性の最適化を図ることが可能な半導体集積
回路装置を提供することにある。
RAM)を備えた半導体集積回路装置において、周辺回
路の素子の特性の最適化を図ることが可能な半導体集積
回路装置を提供することにある。
【0015】本発明の他の課題は、前記特性向上を製造
工程の増加なく実現できる技術を提供することにある。
工程の増加なく実現できる技術を提供することにある。
【0016】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0017】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0018】情報蓄積用容量素子及びメモリセル選択用
MISFETを有するダイナミック型記憶素子と、その
周辺回路を構成する第1のMISFET及び第2のMI
SFETとを一つの半導体基体に備えた半導体集積回路
装置において、前記第1のMISFETのゲート絶縁膜
の膜厚をメモリセル選択用MISFETのゲート絶縁膜
と略同一の膜厚とし、前記第2のMISFETのゲート
絶縁膜の膜厚は、前記メモリセル選択用MISFETの
ゲート絶縁膜の膜厚と異なる(厚く、或いは薄く)もの
とする。また、情報蓄積用容量素子及びメモリセル選択
用MISFETを有するダイナミック型記憶素子と、そ
の周辺回路を構成する第1のMISFET及び第2のM
ISFETとを一つの半導体基体に備えた半導体集積回
路装置の製造方法において、メモリセル選択用MISF
ETのゲート絶縁膜を順次形成する工程と、前記第2の
MISFETのゲート絶縁膜を前記メモリセル選択用M
ISFETのゲート絶縁膜と異なる厚さ(厚く、或いは
薄く)に形成する工程とを備え、前記第1のMISFE
Tのゲート絶縁膜をメモリセル選択用MISFETのゲ
ート絶縁膜を形成する工程と同一製造工程で形成する。
MISFETを有するダイナミック型記憶素子と、その
周辺回路を構成する第1のMISFET及び第2のMI
SFETとを一つの半導体基体に備えた半導体集積回路
装置において、前記第1のMISFETのゲート絶縁膜
の膜厚をメモリセル選択用MISFETのゲート絶縁膜
と略同一の膜厚とし、前記第2のMISFETのゲート
絶縁膜の膜厚は、前記メモリセル選択用MISFETの
ゲート絶縁膜の膜厚と異なる(厚く、或いは薄く)もの
とする。また、情報蓄積用容量素子及びメモリセル選択
用MISFETを有するダイナミック型記憶素子と、そ
の周辺回路を構成する第1のMISFET及び第2のM
ISFETとを一つの半導体基体に備えた半導体集積回
路装置の製造方法において、メモリセル選択用MISF
ETのゲート絶縁膜を順次形成する工程と、前記第2の
MISFETのゲート絶縁膜を前記メモリセル選択用M
ISFETのゲート絶縁膜と異なる厚さ(厚く、或いは
薄く)に形成する工程とを備え、前記第1のMISFE
Tのゲート絶縁膜をメモリセル選択用MISFETのゲ
ート絶縁膜を形成する工程と同一製造工程で形成する。
【0019】上述した手段によれば、周辺回路の第1M
ISFET及び第2のMISFETの各ゲート絶縁膜の
膜厚を変えることができ、周辺回路の複数のMISFE
Tが異なる動作電圧をもつ場合に周辺回路の特性を最適
化した半導体集積回路装置を提供することが可能とな
り、同時に、第1のMISFETとメモリセル選択用M
ISFETとのゲート絶縁膜の各膜厚を略同一とするこ
とにより、第1のMISFETとメモリセル選択用MI
SFETとの各ゲート絶縁膜を同一の工程によって形成
することができるので製造工程数を低減し安価な半導体
集積回路装置を提供することができる。以下、本発明の
構成について、マイクロコンピュータを内蔵する半導体
集積回路装置に本発明を適用した一実施の形態とともに
説明する。
ISFET及び第2のMISFETの各ゲート絶縁膜の
膜厚を変えることができ、周辺回路の複数のMISFE
Tが異なる動作電圧をもつ場合に周辺回路の特性を最適
化した半導体集積回路装置を提供することが可能とな
り、同時に、第1のMISFETとメモリセル選択用M
ISFETとのゲート絶縁膜の各膜厚を略同一とするこ
とにより、第1のMISFETとメモリセル選択用MI
SFETとの各ゲート絶縁膜を同一の工程によって形成
することができるので製造工程数を低減し安価な半導体
集積回路装置を提供することができる。以下、本発明の
構成について、マイクロコンピュータを内蔵する半導体
集積回路装置に本発明を適用した一実施の形態とともに
説明する。
【0020】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【0021】
(実施の形態I)本発明の実施の形態1であるマイクロ
コンピュータを内蔵する半導体集積回路装置を図1
(a)及び図1(b)(各素子を示す要部断面図)で示
す。
コンピュータを内蔵する半導体集積回路装置を図1
(a)及び図1(b)(各素子を示す要部断面図)で示
す。
【0022】図1(a)及び図1(b)に示すように、
半導体集積回路装置は1つの共通の単結晶珪素からなる
p~型半導体基板1で構成されている。つまり、半導体
基板1は、作図上、図1(a)と図1(b)とで分れて
記載してあるが、実際には一体に構成されている。
半導体集積回路装置は1つの共通の単結晶珪素からなる
p~型半導体基板1で構成されている。つまり、半導体
基板1は、作図上、図1(a)と図1(b)とで分れて
記載してあるが、実際には一体に構成されている。
【0023】半導体基板1の主面には、図1(a)に示
すように、マイクロコンピュータの記憶部を構成するR
AM及びROMの記憶素子が構成されている。RAMは
DRAMで構成されており、そのメモリセル(ダイナミ
ック型記憶素子)DMが記載されている。ROMはEE
PROM、EPROM及びマスクROMデ構成されてお
り、EEPROMのFLOTOX構造のメモリセル(不
揮発性記憶素子)FM及びEPROMのメモリセル(不
揮発性記憶素子)EMの夫々が記載されている。マスク
ROMのメモリセルは、図1(b)の示す素子(nチャ
ンネルMISFET)と実質的に同一構造で構成されて
いるので、ここでは図示せず又説明も省略する。また、
半導体基板1の他の領域の主面には、図1(b)に示す
ように、周辺回路を構成する相補型MISFET(CM
OS)が構成されている。CMOSは、nチャネルMI
SFETQn1、Qn2、pチャネルMISFETQ
n1、Qn2の夫々を組合せて構成している。pチャネル
MISFETQp1、Qn2の夫々は、半導体基板1の主
面部に設けられたn~型ウエル領域2の主面に構成され
ている。
すように、マイクロコンピュータの記憶部を構成するR
AM及びROMの記憶素子が構成されている。RAMは
DRAMで構成されており、そのメモリセル(ダイナミ
ック型記憶素子)DMが記載されている。ROMはEE
PROM、EPROM及びマスクROMデ構成されてお
り、EEPROMのFLOTOX構造のメモリセル(不
揮発性記憶素子)FM及びEPROMのメモリセル(不
揮発性記憶素子)EMの夫々が記載されている。マスク
ROMのメモリセルは、図1(b)の示す素子(nチャ
ンネルMISFET)と実質的に同一構造で構成されて
いるので、ここでは図示せず又説明も省略する。また、
半導体基板1の他の領域の主面には、図1(b)に示す
ように、周辺回路を構成する相補型MISFET(CM
OS)が構成されている。CMOSは、nチャネルMI
SFETQn1、Qn2、pチャネルMISFETQ
n1、Qn2の夫々を組合せて構成している。pチャネル
MISFETQp1、Qn2の夫々は、半導体基板1の主
面部に設けられたn~型ウエル領域2の主面に構成され
ている。
【0024】半導体基板1の主面に構成された半導体素
子はフィールド絶縁膜3及びp型チャネルストッパ領域
4で他の領域と電気的な分離がなされている。ウエル領
域2の主面に構成された半導体素子はフィールド領域2
の主面に構成された半導体素子はフィールド絶縁膜3で
他の領域と電気的な分離がなされている。フィールド絶
縁膜3は、半導体基板1、ウエル領域2の夫々の主面を
選択的に酸化した酸化珪素膜で形成されている。チャネ
ルストッパ領域4は半導体基板1の主面部であってフィ
ールド絶縁膜3下に構成されている。
子はフィールド絶縁膜3及びp型チャネルストッパ領域
4で他の領域と電気的な分離がなされている。ウエル領
域2の主面に構成された半導体素子はフィールド領域2
の主面に構成された半導体素子はフィールド絶縁膜3で
他の領域と電気的な分離がなされている。フィールド絶
縁膜3は、半導体基板1、ウエル領域2の夫々の主面を
選択的に酸化した酸化珪素膜で形成されている。チャネ
ルストッパ領域4は半導体基板1の主面部であってフィ
ールド絶縁膜3下に構成されている。
【0025】DRAMのメモリセルDMは、図1(a)
の左側に示すように、メモリセル選択用MISFETQ
dsと情報蓄積用容量素子Cとの直列回路で構成されて
いる。
の左側に示すように、メモリセル選択用MISFETQ
dsと情報蓄積用容量素子Cとの直列回路で構成されて
いる。
【0026】前記情報蓄積用容量素子Cは、n型半導体
領域(下部電極)7、誘電体膜8、プレート電極(上部
電極)9を順次重ね合せて構成されている。この情報蓄
積用容量素子Cは所謂プレーナ構造(MOS構造)で構
成されている。
領域(下部電極)7、誘電体膜8、プレート電極(上部
電極)9を順次重ね合せて構成されている。この情報蓄
積用容量素子Cは所謂プレーナ構造(MOS構造)で構
成されている。
【0027】半導体領域7は半導体基板1の主面部に構
成されている。
成されている。
【0028】誘電体膜8は半導体領域7(半導体基板
1)の主面を酸化した酸化珪素膜で形成されている。誘
電体膜8は後述するEEPROMのメモリセルFMのト
ンネル絶縁膜(酸化珪素膜)8と実質的に同一の膜厚、
例えば100[Å]程度の薄い膜厚で形成されている。
この誘電体膜8、トンネル絶縁膜8の夫々は、メモリセ
ル選択用MISFETQdsや周辺回路のMISFET
Qn1、Qn2、Qn1、Qn2の夫々のゲート絶縁膜6又
は12に比べて薄い膜厚で形成されている。つまり、情
報蓄積用容量素子Cの誘電体膜8は薄い膜厚形成されて
いるので、情報蓄積用容量素子Cの電荷蓄積量を増加
し、メモリセルDMの面積を縮小できるように構成され
ている。
1)の主面を酸化した酸化珪素膜で形成されている。誘
電体膜8は後述するEEPROMのメモリセルFMのト
ンネル絶縁膜(酸化珪素膜)8と実質的に同一の膜厚、
例えば100[Å]程度の薄い膜厚で形成されている。
この誘電体膜8、トンネル絶縁膜8の夫々は、メモリセ
ル選択用MISFETQdsや周辺回路のMISFET
Qn1、Qn2、Qn1、Qn2の夫々のゲート絶縁膜6又
は12に比べて薄い膜厚で形成されている。つまり、情
報蓄積用容量素子Cの誘電体膜8は薄い膜厚形成されて
いるので、情報蓄積用容量素子Cの電荷蓄積量を増加
し、メモリセルDMの面積を縮小できるように構成され
ている。
【0029】プレート電極9は誘電体膜8の上部に構成
されている。プレート電極9は例えば抵抗値を低減する
不純物(P,As或はB)が導入された多結晶珪素膜で
形成されている。プレート電極9は例えば3000〜4
000[Å]程度の膜厚で形成されている。このプレー
ト電極9は製造工程における第1層目のゲート電極材料
で形成されている。プレート電極9の表面上には層間絶
縁膜10が設けられている。
されている。プレート電極9は例えば抵抗値を低減する
不純物(P,As或はB)が導入された多結晶珪素膜で
形成されている。プレート電極9は例えば3000〜4
000[Å]程度の膜厚で形成されている。このプレー
ト電極9は製造工程における第1層目のゲート電極材料
で形成されている。プレート電極9の表面上には層間絶
縁膜10が設けられている。
【0030】メモリセル選択用MISFETQdsは、
主に、半導体基板1、ゲート絶縁膜12、ゲート電極1
3、ソース領域及びドレイン領域である一対のn型半導
体領域15及び一対のn+型半導体領域19で構成され
ている。つまり、メモリセル選択用MISFETQds
はnチャネルMISFETで構成されている。
主に、半導体基板1、ゲート絶縁膜12、ゲート電極1
3、ソース領域及びドレイン領域である一対のn型半導
体領域15及び一対のn+型半導体領域19で構成され
ている。つまり、メモリセル選択用MISFETQds
はnチャネルMISFETで構成されている。
【0031】半導体基板1はチャネル形成領域として使
用されている。
用されている。
【0032】ゲート絶縁膜12は半導体基板1の主面部
を酸化した酸化珪素膜で形成されている。このゲート絶
縁膜12は前述のように情報蓄積用容量素子Cの誘電体
膜8に比べて厚い膜例えば250[Å]程度の膜厚で形
成されている。つまり、ゲート絶縁膜12は、通常の動
作範囲(例えば半導体基板1とゲート電極13との間の
電圧が5[V])において、半導体基板1とゲート電極
13との間の絶縁耐圧を確保できるように構成されてい
る。
を酸化した酸化珪素膜で形成されている。このゲート絶
縁膜12は前述のように情報蓄積用容量素子Cの誘電体
膜8に比べて厚い膜例えば250[Å]程度の膜厚で形
成されている。つまり、ゲート絶縁膜12は、通常の動
作範囲(例えば半導体基板1とゲート電極13との間の
電圧が5[V])において、半導体基板1とゲート電極
13との間の絶縁耐圧を確保できるように構成されてい
る。
【0033】ゲート電極13はゲート絶縁膜12の上部
に構成されている。ゲート電極13は例えば抵抗値を低
減する不純物が導入された多結晶珪素膜で形成されてい
る。ゲート電極13は例えば3000〜4000[Å]
程度の膜厚で形成されている。ゲート電極13は製造工
程における第2層目のゲート電極材料で形成されてい
る。また、ゲート電極13は、抵抗値を低減するため
に、単層の高融点金属膜や高融点金属シリサイド膜、或
は多結晶珪素膜上に高融点金属膜や高融点金属シリサイ
ド膜を設けた複合膜で形成してもよい。また、ゲート電
極13はワード線(WL)13と一体に構成されてい
る。
に構成されている。ゲート電極13は例えば抵抗値を低
減する不純物が導入された多結晶珪素膜で形成されてい
る。ゲート電極13は例えば3000〜4000[Å]
程度の膜厚で形成されている。ゲート電極13は製造工
程における第2層目のゲート電極材料で形成されてい
る。また、ゲート電極13は、抵抗値を低減するため
に、単層の高融点金属膜や高融点金属シリサイド膜、或
は多結晶珪素膜上に高融点金属膜や高融点金属シリサイ
ド膜を設けた複合膜で形成してもよい。また、ゲート電
極13はワード線(WL)13と一体に構成されてい
る。
【0034】低不純物濃度のn型半導体領域15は、高
不純物濃度のn+型半導体領域19とチャネル形成領域
との間に設けられている。この半導体領域15は所謂L
DD(Lightly Doped Drain)構造のMISFETを
構成する。半導体領域15はゲート電極13に対して自
己整合で構成されている。高不純物濃度のn+型半導体
領域19はサイドウォールスペーサ18を介在させてゲ
ート電極13に対して自己整合で構成されている。
不純物濃度のn+型半導体領域19とチャネル形成領域
との間に設けられている。この半導体領域15は所謂L
DD(Lightly Doped Drain)構造のMISFETを
構成する。半導体領域15はゲート電極13に対して自
己整合で構成されている。高不純物濃度のn+型半導体
領域19はサイドウォールスペーサ18を介在させてゲ
ート電極13に対して自己整合で構成されている。
【0035】このメモリセル選択用MISFETQds
の一方の半導体領域19は情報蓄積用容量素子Cの下部
電極である半導体領域7と一体に構成(接続)されてい
る。メモリセル選択用MISFETQdsの他方の半導
体領域19には、層間絶縁膜21に形成された接続孔2
2を通して配線23が接続されている。配線23は相補
性データ線(DL)として使用される。配線23は例え
ばアルミニウムやSi又は及びCuが添加されたアルミ
ニウム合金で形成する。Siはアロイスパイク現象を低
減する。Cuはストレスマイグレーションを低減する。
の一方の半導体領域19は情報蓄積用容量素子Cの下部
電極である半導体領域7と一体に構成(接続)されてい
る。メモリセル選択用MISFETQdsの他方の半導
体領域19には、層間絶縁膜21に形成された接続孔2
2を通して配線23が接続されている。配線23は相補
性データ線(DL)として使用される。配線23は例え
ばアルミニウムやSi又は及びCuが添加されたアルミ
ニウム合金で形成する。Siはアロイスパイク現象を低
減する。Cuはストレスマイグレーションを低減する。
【0036】このように構成されるメモリセルDM上に
は図示していないがファイナルパッシベーション膜が構
成されている。
は図示していないがファイナルパッシベーション膜が構
成されている。
【0037】EEPROMのメモリセルFMは、図1
(a)の中央部に示すように、FLOTOX構造の電界
効果トランジスタQfとメモリセル選択用MISFET
Qfsとの直列回路で構成されている。つまり、メモリ
セルFMは2トランジスタ構造で構成されている。
(a)の中央部に示すように、FLOTOX構造の電界
効果トランジスタQfとメモリセル選択用MISFET
Qfsとの直列回路で構成されている。つまり、メモリ
セルFMは2トランジスタ構造で構成されている。
【0038】電界効果トランジスタQfは情報”1”又
は”0”を有するように構成されている。電界効果トラ
ンジスタQfは、主に半導体基板1、半導体領域7、ゲ
ート絶縁膜6、トンネル絶縁膜8、フローティングゲー
ト電極9、ゲート絶縁膜11、コントロールゲート電極
13、ソース領域及びドレイン領域である一対のn型半
導体領域15及び一対のn+型半導体領域19で構成さ
れている。
は”0”を有するように構成されている。電界効果トラ
ンジスタQfは、主に半導体基板1、半導体領域7、ゲ
ート絶縁膜6、トンネル絶縁膜8、フローティングゲー
ト電極9、ゲート絶縁膜11、コントロールゲート電極
13、ソース領域及びドレイン領域である一対のn型半
導体領域15及び一対のn+型半導体領域19で構成さ
れている。
【0039】前記半導体基板1はチャネル形成領域とし
て使用される。
て使用される。
【0040】半導体領域7は、ドレイン領域として使用
される半導体領域19と一体に構成され、トンネル絶縁
膜8下の半導体基板1の主面部まで引き出されている。
される半導体領域19と一体に構成され、トンネル絶縁
膜8下の半導体基板1の主面部まで引き出されている。
【0041】ゲート絶縁膜6は半導体基板1の主面を酸
化して形成した酸化珪素膜で形成されている。ゲート絶
縁膜6は、前記情報蓄積用容量素子Cの誘電体膜8に比
べて厚い膜厚例えば500[Å]程度の膜厚で形成され
ている。つまり、ゲート絶縁膜6は、通常の情報書込動
作及び消去動作範囲(例えば半導体領域7とコントロー
ルゲート電極13との間の電圧が17〜20[V])に
おいて、半導体領域7とフローティングゲート電極9と
の間の絶縁耐圧を確保できるように構成されている。
化して形成した酸化珪素膜で形成されている。ゲート絶
縁膜6は、前記情報蓄積用容量素子Cの誘電体膜8に比
べて厚い膜厚例えば500[Å]程度の膜厚で形成され
ている。つまり、ゲート絶縁膜6は、通常の情報書込動
作及び消去動作範囲(例えば半導体領域7とコントロー
ルゲート電極13との間の電圧が17〜20[V])に
おいて、半導体領域7とフローティングゲート電極9と
の間の絶縁耐圧を確保できるように構成されている。
【0042】トンネル絶縁膜8は、フローティングゲー
ト電極9下のゲート絶縁膜6の一部を除去し、この除去
された部分の半導体基板1の主面を酸化した酸化珪素膜
で形成されている。トンネル絶縁膜8は、誘電体膜8と
同様に薄い膜厚例えば100[Å]程度の膜厚で形成さ
れている。このように、薄い膜厚のトンネル絶縁膜8
は、単位面積当りのトンネル電流量を増加することがで
きるので、メモリセルFMの情報書込動作及び消去動作
に要する時間を短縮することができる。
ト電極9下のゲート絶縁膜6の一部を除去し、この除去
された部分の半導体基板1の主面を酸化した酸化珪素膜
で形成されている。トンネル絶縁膜8は、誘電体膜8と
同様に薄い膜厚例えば100[Å]程度の膜厚で形成さ
れている。このように、薄い膜厚のトンネル絶縁膜8
は、単位面積当りのトンネル電流量を増加することがで
きるので、メモリセルFMの情報書込動作及び消去動作
に要する時間を短縮することができる。
【0043】フローティングゲート電極9は前記情報蓄
積用容量素子Cのプレート電極9と同様に第1層目のゲ
ート電極材料で構成されている。
積用容量素子Cのプレート電極9と同様に第1層目のゲ
ート電極材料で構成されている。
【0044】ゲート絶縁膜11はフローティングゲート
電極9の表面を酸化した酸化珪素膜で形成されている。
ゲート絶縁膜11は、情報書込動作、読出動作及び消去
動作範囲において、フローティングゲート電極9とコン
トロールゲート電極13との間の絶縁耐圧を確保できる
ように構成されている。ゲート絶縁膜11は例えば30
0〜400[Å]程度の比較的厚い膜厚で形成されてい
る。
電極9の表面を酸化した酸化珪素膜で形成されている。
ゲート絶縁膜11は、情報書込動作、読出動作及び消去
動作範囲において、フローティングゲート電極9とコン
トロールゲート電極13との間の絶縁耐圧を確保できる
ように構成されている。ゲート絶縁膜11は例えば30
0〜400[Å]程度の比較的厚い膜厚で形成されてい
る。
【0045】コントロールゲート電極13はゲート絶縁
膜11上に設けられている。コントロールゲート電極1
3はDRAMのメモリセルDMのメモリセル選択用MI
SFETQdsのゲート電極13と同様に第2層目のゲ
ート電極材料で構成されている。
膜11上に設けられている。コントロールゲート電極1
3はDRAMのメモリセルDMのメモリセル選択用MI
SFETQdsのゲート電極13と同様に第2層目のゲ
ート電極材料で構成されている。
【0046】この電界効果トランジスタQfはLDD構
造で構成されている。
造で構成されている。
【0047】メモリセル選択用MISFETQfsは、
基本的に、半導体基板1、ゲート絶縁膜6、ゲート電極
9、ソース領域及びドレイン領域である一対のn型半導
体領域15及び一対のn+型半導体領域19で構成され
ている。
基本的に、半導体基板1、ゲート絶縁膜6、ゲート電極
9、ソース領域及びドレイン領域である一対のn型半導
体領域15及び一対のn+型半導体領域19で構成され
ている。
【0048】ゲート絶縁膜6、ゲート電極9の夫々は、
電界効果トランジスタQfの夫々と実質的に同一の製造
工程で構成されている。メモリセル選択用MISFET
QfsはLDD構造で構成されている。メモリセル選択
用MISFETQfsのソース領域である半導体領域1
9は電界効果トランジスタQfのドレイン領域である半
導体領域19と一体に構成されている。
電界効果トランジスタQfの夫々と実質的に同一の製造
工程で構成されている。メモリセル選択用MISFET
QfsはLDD構造で構成されている。メモリセル選択
用MISFETQfsのソース領域である半導体領域1
9は電界効果トランジスタQfのドレイン領域である半
導体領域19と一体に構成されている。
【0049】メモリセル選択用MISFETQfsのゲ
ート電極9上には層間絶縁膜11を介在させてシャント
用配線13が設けられている。このシャント用配線13
は、ワード線の延在する方向において、メモリセル選択
用MISFETQfs毎或は所定数毎に層間絶縁膜11
に形成された接続孔(図示しない)を通してゲート電極
9に接続されている。つまり、シャント用配線13は、
メモリセル選択用MISFETQfsのゲート電極9及
びそれと一体に構成されたワード線の抵抗値を低減する
ことができる。また、メモリセル選択用MISFETQ
fsは、電界効果トランジスタQfと同様に、ゲート電
極9及びシャント用配線13からなる2層ゲート構造で
構成されている。このように、電界効果トランジスタQ
f、メモリセル選択用MISFETQfsの夫々を2層
ゲート構造で構成すると、両者のゲート間寸法は、製造
工程におけるマスク合せ余裕寸法を必要とせずに、加工
寸法だけで規定することができる。つまり、電界効果ト
ランジスタQfとメモリセル選択用MISFETfsと
の間隔を縮小し、メモリセルFMの占有面積を縮小する
ことができる。
ート電極9上には層間絶縁膜11を介在させてシャント
用配線13が設けられている。このシャント用配線13
は、ワード線の延在する方向において、メモリセル選択
用MISFETQfs毎或は所定数毎に層間絶縁膜11
に形成された接続孔(図示しない)を通してゲート電極
9に接続されている。つまり、シャント用配線13は、
メモリセル選択用MISFETQfsのゲート電極9及
びそれと一体に構成されたワード線の抵抗値を低減する
ことができる。また、メモリセル選択用MISFETQ
fsは、電界効果トランジスタQfと同様に、ゲート電
極9及びシャント用配線13からなる2層ゲート構造で
構成されている。このように、電界効果トランジスタQ
f、メモリセル選択用MISFETQfsの夫々を2層
ゲート構造で構成すると、両者のゲート間寸法は、製造
工程におけるマスク合せ余裕寸法を必要とせずに、加工
寸法だけで規定することができる。つまり、電界効果ト
ランジスタQfとメモリセル選択用MISFETfsと
の間隔を縮小し、メモリセルFMの占有面積を縮小する
ことができる。
【0050】メモリセルFMの電界効果トランジスタQ
fのソース領域である半導体領域19には接続孔22を
通して配線23が接続されている。この配線23はソー
ス配線(SL)として使用される。メモリセルFMのメ
モリセル選択用MISFETQfsのドレイン領域であ
る半導体領域19には接続孔22を通して配線23が接
続されている。この配線23はデータ線(DL)として
使用される。
fのソース領域である半導体領域19には接続孔22を
通して配線23が接続されている。この配線23はソー
ス配線(SL)として使用される。メモリセルFMのメ
モリセル選択用MISFETQfsのドレイン領域であ
る半導体領域19には接続孔22を通して配線23が接
続されている。この配線23はデータ線(DL)として
使用される。
【0051】EPROMのメモリセルEMは、図1
(a)の右側に示すように、電界効果トランジスタで構
成されている。メモリセルEMは、主に、半導体基板
1、ゲート絶縁膜6、フローティングゲート電極9、ゲ
ート絶縁膜11、コントロールゲート電極13、ソース
領域及びドレイン領域である一対のn型半導体領域16
及び一対のn+型半導体領域19で構成されている。
(a)の右側に示すように、電界効果トランジスタで構
成されている。メモリセルEMは、主に、半導体基板
1、ゲート絶縁膜6、フローティングゲート電極9、ゲ
ート絶縁膜11、コントロールゲート電極13、ソース
領域及びドレイン領域である一対のn型半導体領域16
及び一対のn+型半導体領域19で構成されている。
【0052】このメモリセルEMは、前記EEPROM
のメモリセルFMの電界効果トランジスタQfと同様に
2層ゲート構造でしかもLDD構造で構成されている。
このメモリセルEMである電界効果トランジスタの低不
純物濃度のn型半導体領域16は、前記LDD構造のM
ISFETQds,Qf,Qfs等の低不純物濃度のn
型半導体領域15に比べて高い不純物濃度で構成されて
いる。また、半導体領域16は他のMISFETQd
s,Qf,Q,s等の高不純物濃度のn+型半導体領域
19に比べて低い不純物濃度で構成されている。この半
導体領域16は、電界効果トランジスタのドレイン領域
の近傍において電界強度を高めてホットキャリアの発生
量を増加するように構成されている。つまり、半導体領
域16は、メモリセルEMのフローティングゲート電極
9に注入されるホットエレクトロンの発生量を増加し、
情報の書込動作時間を短縮できるように構成されてい
る。また、半導体領域16は、チャネル形成領域の近傍
のソース領域及びドレイン領域の抵抗値を低減し、伝達
コンダクタンスを低減し、情報読出時間を短縮できるよ
うに構成されている。
のメモリセルFMの電界効果トランジスタQfと同様に
2層ゲート構造でしかもLDD構造で構成されている。
このメモリセルEMである電界効果トランジスタの低不
純物濃度のn型半導体領域16は、前記LDD構造のM
ISFETQds,Qf,Qfs等の低不純物濃度のn
型半導体領域15に比べて高い不純物濃度で構成されて
いる。また、半導体領域16は他のMISFETQd
s,Qf,Q,s等の高不純物濃度のn+型半導体領域
19に比べて低い不純物濃度で構成されている。この半
導体領域16は、電界効果トランジスタのドレイン領域
の近傍において電界強度を高めてホットキャリアの発生
量を増加するように構成されている。つまり、半導体領
域16は、メモリセルEMのフローティングゲート電極
9に注入されるホットエレクトロンの発生量を増加し、
情報の書込動作時間を短縮できるように構成されてい
る。また、半導体領域16は、チャネル形成領域の近傍
のソース領域及びドレイン領域の抵抗値を低減し、伝達
コンダクタンスを低減し、情報読出時間を短縮できるよ
うに構成されている。
【0053】メモリセルEMである電界効果トランジス
タのソース領域である半導体領域19には接続孔22を
通して配線23が接続されている。配線23はソース配
線(SL)として使用される。前記電界効果トランジス
タのドレイン領域である半導体領域19には接続孔22
を通して配線23が接続されている。配線23はデータ
線(DL)として使用される。
タのソース領域である半導体領域19には接続孔22を
通して配線23が接続されている。配線23はソース配
線(SL)として使用される。前記電界効果トランジス
タのドレイン領域である半導体領域19には接続孔22
を通して配線23が接続されている。配線23はデータ
線(DL)として使用される。
【0054】前記周辺回路CMOSすなわちnチャネル
MISFETQn1、Qn2、pチャネルMISFETQ
p1、Qp2の夫々は、図1Bに示すように構成されてい
る。
MISFETQn1、Qn2、pチャネルMISFETQ
p1、Qp2の夫々は、図1Bに示すように構成されてい
る。
【0055】nチャネルMISFETQn1は、半導体
基板1、ゲート絶縁膜6、ゲート電極9、ソース領域及
びドレイン領域である一対のn型半導体領域15及び一
対のn+型半導体領域19で構成されている。
基板1、ゲート絶縁膜6、ゲート電極9、ソース領域及
びドレイン領域である一対のn型半導体領域15及び一
対のn+型半導体領域19で構成されている。
【0056】nチャネルMISFETQn2は、半導体
基板1、ゲート絶縁膜12、ゲート電極13、ソース領
域及びドレイン領域である一対のn型半導体領域15及
び一対のn+型半導体領域19で構成されている。
基板1、ゲート絶縁膜12、ゲート電極13、ソース領
域及びドレイン領域である一対のn型半導体領域15及
び一対のn+型半導体領域19で構成されている。
【0057】pチャネルMISFETQp1は、ウエル
領域2、ゲート絶縁膜6、ゲート電極9、ソース領域及
びドレイン領域である一対のp型半導体領域17及び一
対のp+型半導体領域20で構成されている。
領域2、ゲート絶縁膜6、ゲート電極9、ソース領域及
びドレイン領域である一対のp型半導体領域17及び一
対のp+型半導体領域20で構成されている。
【0058】pチャネルMISFETQp2は、ウエル
領域2、ゲート絶縁膜12、ゲート電極13、ソース領
域及びドレイン領域である一対のp型半導体領域17及
び一対のp+型半導体領域20で構成されている。
領域2、ゲート絶縁膜12、ゲート電極13、ソース領
域及びドレイン領域である一対のp型半導体領域17及
び一対のp+型半導体領域20で構成されている。
【0059】前記nチャネルMISFETQn1、pチ
ャネルMISFETQp1の夫々は、前記メモリセルF
Mの電界効果トランジスタQf等のゲート絶縁膜6、フ
ローティングゲート電極9の夫々と同一製造工程によっ
てゲート絶縁膜6、ゲート電極9の夫々が形成されてい
る。つまり、nチャネルMISFETQn1、pチャネ
ルMISFETQp1の夫々は、第1層目のゲート電極
材料でゲート電極9が形成されている。
ャネルMISFETQp1の夫々は、前記メモリセルF
Mの電界効果トランジスタQf等のゲート絶縁膜6、フ
ローティングゲート電極9の夫々と同一製造工程によっ
てゲート絶縁膜6、ゲート電極9の夫々が形成されてい
る。つまり、nチャネルMISFETQn1、pチャネ
ルMISFETQp1の夫々は、第1層目のゲート電極
材料でゲート電極9が形成されている。
【0060】一方、前記nチャネルMISFETQ
n2、pチャネルMISFETQp2の夫々は、前記メモ
リセルDMのメモリセル選択用MISFETQdsのゲ
ート絶縁膜12、ゲート電極13の夫々と同一構造工程
によってゲート絶縁膜12、ゲート電極13の夫々が形
成されている。つまり、前記nチャネルMISFETQ
n2、pチャネルMISFETQp2の夫々は、第2層目
のゲート電極材料でゲート電極13が形成されている。
n2、pチャネルMISFETQp2の夫々は、前記メモ
リセルDMのメモリセル選択用MISFETQdsのゲ
ート絶縁膜12、ゲート電極13の夫々と同一構造工程
によってゲート絶縁膜12、ゲート電極13の夫々が形
成されている。つまり、前記nチャネルMISFETQ
n2、pチャネルMISFETQp2の夫々は、第2層目
のゲート電極材料でゲート電極13が形成されている。
【0061】前記MISFETQn1、Qn2、Qp1、
Qp2の夫々はLDD構造で構成されている。nチャネ
ルMISFETQn1、Qn2の夫々の半導体領域19に
は配線23が接続されている。pチャネルMISFET
Qp1、Qp2の夫々の半導体領域20には配線23が接
続されている。
Qp2の夫々はLDD構造で構成されている。nチャネ
ルMISFETQn1、Qn2の夫々の半導体領域19に
は配線23が接続されている。pチャネルMISFET
Qp1、Qp2の夫々の半導体領域20には配線23が接
続されている。
【0062】このように、DARMのメモリセルDM
(ダイナミック型記憶素子)、FLOTOX構造のメモ
リセルFM(不揮発性記憶素子)及び周辺回路のMIS
FET(Qn1、Qn2、Qp1、Qp2)を備えた半導体
集積回路装置において、前記メモリセルDMの情報蓄積
用容量素子Cの誘電体膜8及び前記メモリセルFMの電
界効果トランジスタQfのトンネル絶縁膜8を、前記M
ISFETのゲート絶縁膜6又は12よりも薄い膜厚構
成することにより、前記情報蓄積用容量素子Cの電荷蓄
積量を向上してメモリセルDMの占有面積を縮小するこ
とができるので、DRAMの集積度を向上することがで
き、前記トンネル絶縁膜8に流せるトンネル電流量を増
加することができるので、EEPROMのメモリセルF
Mの情報書込時間を短縮することができ、かつ、前記M
ISFETのゲート絶縁膜6又は12の絶縁耐圧を向上
することができるので、電気的信頼性を向上することが
できる。
(ダイナミック型記憶素子)、FLOTOX構造のメモ
リセルFM(不揮発性記憶素子)及び周辺回路のMIS
FET(Qn1、Qn2、Qp1、Qp2)を備えた半導体
集積回路装置において、前記メモリセルDMの情報蓄積
用容量素子Cの誘電体膜8及び前記メモリセルFMの電
界効果トランジスタQfのトンネル絶縁膜8を、前記M
ISFETのゲート絶縁膜6又は12よりも薄い膜厚構
成することにより、前記情報蓄積用容量素子Cの電荷蓄
積量を向上してメモリセルDMの占有面積を縮小するこ
とができるので、DRAMの集積度を向上することがで
き、前記トンネル絶縁膜8に流せるトンネル電流量を増
加することができるので、EEPROMのメモリセルF
Mの情報書込時間を短縮することができ、かつ、前記M
ISFETのゲート絶縁膜6又は12の絶縁耐圧を向上
することができるので、電気的信頼性を向上することが
できる。
【0063】次に、前記半導体集積回路装置の製造方法
について、図2(a)及び図2(b)乃至図9(a)及
び図9(b)(各製造工程毎に示す要部断面図)を用い
て簡単に説明する。
について、図2(a)及び図2(b)乃至図9(a)及
び図9(b)(各製造工程毎に示す要部断面図)を用い
て簡単に説明する。
【0064】まず、単結晶珪素からなるp~型半導体基
板1を用意する。
板1を用意する。
【0065】次に、周辺回路CMOSのpチャネルMI
SFETQp1及びQp2形成領域において、半導体基板
1の主面部にn~型ウエル領域2を形成する。また、n~
型ウエル領域2とは異なる半導体基板1の主面部の全領
域あるいは周辺回路のCMOSのnチャネルMISFE
TQn1及びQn2形成領域にp~型ウエル領域を形成し
てもよい。
SFETQp1及びQp2形成領域において、半導体基板
1の主面部にn~型ウエル領域2を形成する。また、n~
型ウエル領域2とは異なる半導体基板1の主面部の全領
域あるいは周辺回路のCMOSのnチャネルMISFE
TQn1及びQn2形成領域にp~型ウエル領域を形成し
てもよい。
【0066】次に半導体素子形成領域間において、半導
体基板1、ウエル領域2の夫々の主面上にフィールド絶
縁膜3を形成する。フィールド絶縁膜3は、半導体基板
1、ウエル領域2の夫々の主面を選択的に酸化した酸化
珪素膜で形成する。このフィールド絶縁膜3を形成する
工程と実質的に同一製造工程によって、半導体基板1の
主面部のフィールド絶縁膜3下にp型チャネルストッパ
領域4を形成する。
体基板1、ウエル領域2の夫々の主面上にフィールド絶
縁膜3を形成する。フィールド絶縁膜3は、半導体基板
1、ウエル領域2の夫々の主面を選択的に酸化した酸化
珪素膜で形成する。このフィールド絶縁膜3を形成する
工程と実質的に同一製造工程によって、半導体基板1の
主面部のフィールド絶縁膜3下にp型チャネルストッパ
領域4を形成する。
【0067】次に、図2(a)及び図2(b)に示すよ
うに、半導体素子形成領域において、半導体基板1、ウ
エル領域2の夫々の主面上にゲート絶縁膜6Aを形成す
る。このゲート絶縁膜6Aは電界効果トランジスタやM
ISFETのゲート絶縁膜の一部として使用される。ゲ
ート絶縁膜6Aは半導体基板1、ウエル領域2の夫々の
主面を酸化した酸化珪素膜で形成する。
うに、半導体素子形成領域において、半導体基板1、ウ
エル領域2の夫々の主面上にゲート絶縁膜6Aを形成す
る。このゲート絶縁膜6Aは電界効果トランジスタやM
ISFETのゲート絶縁膜の一部として使用される。ゲ
ート絶縁膜6Aは半導体基板1、ウエル領域2の夫々の
主面を酸化した酸化珪素膜で形成する。
【0068】次に、図3(a)及び図3(b)に示すよ
うに、DRAMのメモリセルDMの情報蓄積用容量素子
C形成領域及びEEPROMのメモリセルFMの電界効
果トランジスタQf形成領域において、半導体基板1の
主面部にn型半導体領域7を同一製造工程で形成する。
半導体領域7は情報蓄積用容量素子C形成領域において
下部電極(一方の電極)を形成する。また、半導体領域
7は電界効果トランジスタQf形成領域においてドレイ
ン領域(19)とフローティングゲート電極(9)との
間でトンネル電流を流すために形成される。半導体領域
7はn型不純物例えばAs又はPをゲート絶縁膜6Aを
通して半導体基板1の主面部に導入することによって形
成される。半導体領域7は、例えば1015[atoms
/cm2]程度のAsを60〜100[KeV]程度の
エネルギのイオン打込みで導入することによって形成す
る。このn型不純物の導入に際しては、図示しないフォ
トレジスト膜を導入用マスクとして使用する。
うに、DRAMのメモリセルDMの情報蓄積用容量素子
C形成領域及びEEPROMのメモリセルFMの電界効
果トランジスタQf形成領域において、半導体基板1の
主面部にn型半導体領域7を同一製造工程で形成する。
半導体領域7は情報蓄積用容量素子C形成領域において
下部電極(一方の電極)を形成する。また、半導体領域
7は電界効果トランジスタQf形成領域においてドレイ
ン領域(19)とフローティングゲート電極(9)との
間でトンネル電流を流すために形成される。半導体領域
7はn型不純物例えばAs又はPをゲート絶縁膜6Aを
通して半導体基板1の主面部に導入することによって形
成される。半導体領域7は、例えば1015[atoms
/cm2]程度のAsを60〜100[KeV]程度の
エネルギのイオン打込みで導入することによって形成す
る。このn型不純物の導入に際しては、図示しないフォ
トレジスト膜を導入用マスクとして使用する。
【0069】次に、前記DRAMのメモリセルDMの情
報蓄積用容量素子C形成領域及びEEPROMのメモリ
セルFMの電界効果トランジスタQf形成領域におい
て、ゲート絶縁膜6Aを選択的に除去する。電界効果ト
ランジスタQf形成領域のゲート絶縁膜6Aは、フロー
ティングゲート電極(9)形成域下の一部分を除去す
る。
報蓄積用容量素子C形成領域及びEEPROMのメモリ
セルFMの電界効果トランジスタQf形成領域におい
て、ゲート絶縁膜6Aを選択的に除去する。電界効果ト
ランジスタQf形成領域のゲート絶縁膜6Aは、フロー
ティングゲート電極(9)形成域下の一部分を除去す
る。
【0070】次に、図4(a)及び図4(b)に示すよ
うに、前記ゲート絶縁膜6Aを除去した領域において、
半導体基板1(実際には半導体領域7)の主面部に誘電
体膜8及びトンネル絶縁膜8を同一製造工程で形成す
る。誘電体膜8は情報蓄積用容量素子C形成領域の半導
体領域7の主面上に形成される。トンネル絶縁膜8は電
界効果トランジスタQf形成領域の半導体領域7の主面
上に形成される。誘電体膜8、トンネル絶縁膜8の夫々
は、半導体領域7の主面を酸化した酸化珪素膜で形成
し、前述のように薄い膜厚形成する。この誘電体膜8及
びトンネル絶縁膜8を形成する工程によって、同図4
(a)及び図4(b)に示すように、ゲート絶縁膜6A
を成長させてゲート絶縁膜6を形成する。このゲート絶
縁膜6は、ゲート絶縁膜6Aに誘電体膜8又はトンネル
絶縁膜8の膜厚が加わるので、前述のように厚い膜厚で
形成される。
うに、前記ゲート絶縁膜6Aを除去した領域において、
半導体基板1(実際には半導体領域7)の主面部に誘電
体膜8及びトンネル絶縁膜8を同一製造工程で形成す
る。誘電体膜8は情報蓄積用容量素子C形成領域の半導
体領域7の主面上に形成される。トンネル絶縁膜8は電
界効果トランジスタQf形成領域の半導体領域7の主面
上に形成される。誘電体膜8、トンネル絶縁膜8の夫々
は、半導体領域7の主面を酸化した酸化珪素膜で形成
し、前述のように薄い膜厚形成する。この誘電体膜8及
びトンネル絶縁膜8を形成する工程によって、同図4
(a)及び図4(b)に示すように、ゲート絶縁膜6A
を成長させてゲート絶縁膜6を形成する。このゲート絶
縁膜6は、ゲート絶縁膜6Aに誘電体膜8又はトンネル
絶縁膜8の膜厚が加わるので、前述のように厚い膜厚で
形成される。
【0071】次に、誘電体膜8上、トンネル絶縁膜8
上、ゲート絶縁膜6上等を含む基板全面に第1層目のゲ
ート電極層9を堆積させる。この第1層目のゲート電極
層9は例えばCVDで堆積させた多結晶珪素膜で形成す
る。多結晶珪素膜にはその堆積後に抵抗値を低減するた
めのn型不純物例えばPが導入(イオン打込み或は熱拡
散)されている。
上、ゲート絶縁膜6上等を含む基板全面に第1層目のゲ
ート電極層9を堆積させる。この第1層目のゲート電極
層9は例えばCVDで堆積させた多結晶珪素膜で形成す
る。多結晶珪素膜にはその堆積後に抵抗値を低減するた
めのn型不純物例えばPが導入(イオン打込み或は熱拡
散)されている。
【0072】次に、前記第1層目のゲート電極層9に所
定のパターンニングを施し、図5(a)及び図5(b)
に示すように、プレート電極9、フローティングゲート
電極9、ゲート電極9の夫々を同一製造工程で形成す
る。プレート電極9は、DRAMのメモリセルDMの情
報蓄積用容量素子C形成領域において、誘電体膜8上に
形成される。フローティングゲート電極9は、EEPR
OMの電界効果トランジスタQf形成領域のトンネル絶
縁膜8及びゲート絶縁膜6上、EPROMの電界効果ト
ランジスタ形成領域のゲート絶縁膜6上の夫々に形成さ
れる。夫々のフローティングゲート電極9はゲート幅方
向のみがパターンニングされている。ゲート電極9は、
EEPROMのメモリセル選択用MISFETQfs形
成領域、CMOSのnチャネルMISFETQn1形成
領域、pチャネルMISFETQp1形成領域の夫々の
ゲート絶縁膜6上に形成される。前記プレート電極9を
形成する工程によって、半導体領域(下部電極)7、誘
電体膜8、プレート電極(上部電極)9の夫々を順次重
ね合せた、DRAMのメモリセルDMの情報蓄積用容量
素子Cが完成する。
定のパターンニングを施し、図5(a)及び図5(b)
に示すように、プレート電極9、フローティングゲート
電極9、ゲート電極9の夫々を同一製造工程で形成す
る。プレート電極9は、DRAMのメモリセルDMの情
報蓄積用容量素子C形成領域において、誘電体膜8上に
形成される。フローティングゲート電極9は、EEPR
OMの電界効果トランジスタQf形成領域のトンネル絶
縁膜8及びゲート絶縁膜6上、EPROMの電界効果ト
ランジスタ形成領域のゲート絶縁膜6上の夫々に形成さ
れる。夫々のフローティングゲート電極9はゲート幅方
向のみがパターンニングされている。ゲート電極9は、
EEPROMのメモリセル選択用MISFETQfs形
成領域、CMOSのnチャネルMISFETQn1形成
領域、pチャネルMISFETQp1形成領域の夫々の
ゲート絶縁膜6上に形成される。前記プレート電極9を
形成する工程によって、半導体領域(下部電極)7、誘
電体膜8、プレート電極(上部電極)9の夫々を順次重
ね合せた、DRAMのメモリセルDMの情報蓄積用容量
素子Cが完成する。
【0073】次に、前記プレート電極9上、フローティ
ングゲート電極9上及びゲート電極9上を覆う絶縁膜を
形成する。この絶縁膜はプレート電極9、フローティン
グゲート電極9、ゲート電極9の夫々の表面を酸化した
酸化珪素膜で形成する。
ングゲート電極9上及びゲート電極9上を覆う絶縁膜を
形成する。この絶縁膜はプレート電極9、フローティン
グゲート電極9、ゲート電極9の夫々の表面を酸化した
酸化珪素膜で形成する。
【0074】次に、前記プレート電極9上の絶縁膜は残
存させた状態において、フローティングゲート電極9上
及びゲート電極9上のの絶縁膜と、第1層目のゲート電
極層9が形成されていない領域のゲート絶縁膜6を選択
的に除去する。
存させた状態において、フローティングゲート電極9上
及びゲート電極9上のの絶縁膜と、第1層目のゲート電
極層9が形成されていない領域のゲート絶縁膜6を選択
的に除去する。
【0075】次に、基板全面に酸化処理を施し、図6
(a)及び図6(b)に示すように、プレート電極9の
表面に層間絶縁膜10、フローティングゲート電極9の
表面にゲート絶縁膜11、ゲート電極9の表面に絶縁膜
11、半導体基板1の主面上及びウエル領域2の主面上
にゲート絶縁膜12の夫々を形成する。これらの層間絶
縁膜10、ゲート絶縁膜11、絶縁膜11、ゲート絶縁
膜12の夫々は同一製造工程によって形成される。層間
絶縁膜10は例えば2000〜3000[Å]程度の厚
い膜厚で形成される。ゲート絶縁膜11、絶縁膜11の
夫々は例えば300〜400[Å]程度の膜厚で形成さ
れる。ゲート絶縁膜12は例えば250[Å]程度の膜
厚で形成される。なお、前記プレート電極9の表面の層
間絶縁膜10は、基本的にプレート電極9とその上層に
延在するワード線13とを絶縁するので厚い方が好まし
いが、ゲート絶縁膜11等の同様に薄い膜厚で形成し、
製造工程を低減してもよい。
(a)及び図6(b)に示すように、プレート電極9の
表面に層間絶縁膜10、フローティングゲート電極9の
表面にゲート絶縁膜11、ゲート電極9の表面に絶縁膜
11、半導体基板1の主面上及びウエル領域2の主面上
にゲート絶縁膜12の夫々を形成する。これらの層間絶
縁膜10、ゲート絶縁膜11、絶縁膜11、ゲート絶縁
膜12の夫々は同一製造工程によって形成される。層間
絶縁膜10は例えば2000〜3000[Å]程度の厚
い膜厚で形成される。ゲート絶縁膜11、絶縁膜11の
夫々は例えば300〜400[Å]程度の膜厚で形成さ
れる。ゲート絶縁膜12は例えば250[Å]程度の膜
厚で形成される。なお、前記プレート電極9の表面の層
間絶縁膜10は、基本的にプレート電極9とその上層に
延在するワード線13とを絶縁するので厚い方が好まし
いが、ゲート絶縁膜11等の同様に薄い膜厚で形成し、
製造工程を低減してもよい。
【0076】次に、層間絶縁膜10上、ゲート絶縁膜1
1上、絶縁膜11上、ゲート絶縁膜12上を含む基板全
面に第2層目のゲート電極層13を堆積させる。第2層
目のゲート電極層13は例えばCVDで堆積させた多結
晶珪素膜で形成する。この多結晶珪素膜には第1層目の
ゲート電極層9と同様にn型不純物が導入されている。
1上、絶縁膜11上、ゲート絶縁膜12上を含む基板全
面に第2層目のゲート電極層13を堆積させる。第2層
目のゲート電極層13は例えばCVDで堆積させた多結
晶珪素膜で形成する。この多結晶珪素膜には第1層目の
ゲート電極層9と同様にn型不純物が導入されている。
【0077】次に、EEPROMのメモリセルFM形成
領域、EPROMのメモリセルEM形成領域の夫々にお
いて、前記第2層目のゲート電極層13に第1回目のパ
ターンニングを施す。このパターンニングは、第2層目
のゲート電極層13をパターンニングすると共に、同一
マスクを用いて層間絶縁膜11、フローティングゲート
電極9の夫々を順次パターンニングする(重ね切りす
る)。このパターンニングによって、EEPROMのメ
モリセルFM形成領域において、電界効果トランジスタ
Qfのコントロールゲート電極13及びメモリセル選択
用MISFETQfsのシャント用配線13を形成する
ことができる。また、EPROMのメモリセルEM形成
領域において、電界効果トランジスタのコントロールゲ
ート電極13を形成することができる。前記パターンニ
ングは例えばRIE等の異方性エッチングを用いて行
う。EEPROMのメモリセルFMにおいて、電界効果
トランジスタQf、メモリセル選択用MISFETQf
sの夫々を重ね切りした2層ゲート構造で形成すること
によって、夫々のゲート電極間寸法に製造工程における
マスク合せ余裕寸法が加わらず、ゲート電極間寸法をマ
スクの加工精度で規定することができるので、メモリセ
ルFMの占有面積を縮小することができる。
領域、EPROMのメモリセルEM形成領域の夫々にお
いて、前記第2層目のゲート電極層13に第1回目のパ
ターンニングを施す。このパターンニングは、第2層目
のゲート電極層13をパターンニングすると共に、同一
マスクを用いて層間絶縁膜11、フローティングゲート
電極9の夫々を順次パターンニングする(重ね切りす
る)。このパターンニングによって、EEPROMのメ
モリセルFM形成領域において、電界効果トランジスタ
Qfのコントロールゲート電極13及びメモリセル選択
用MISFETQfsのシャント用配線13を形成する
ことができる。また、EPROMのメモリセルEM形成
領域において、電界効果トランジスタのコントロールゲ
ート電極13を形成することができる。前記パターンニ
ングは例えばRIE等の異方性エッチングを用いて行
う。EEPROMのメモリセルFMにおいて、電界効果
トランジスタQf、メモリセル選択用MISFETQf
sの夫々を重ね切りした2層ゲート構造で形成すること
によって、夫々のゲート電極間寸法に製造工程における
マスク合せ余裕寸法が加わらず、ゲート電極間寸法をマ
スクの加工精度で規定することができるので、メモリセ
ルFMの占有面積を縮小することができる。
【0078】次に、DRAMのメモリセルDM形成領
域、CMOSのnチャネルMISFETQn2形成領
域、pチャネルMISFETQp2形成領域の夫々にお
いて、前記第2層目のゲート電極層13に第2回目のパ
ターンニングを施す。このパターンニングを施すことに
より、図7(a)及び図7(b)に示すように、メモリ
セルDMのメモリセル選択用MISFETQds、nチ
ャネルMISFETQn2、pチャネルMISFETQ
p2の夫々のゲート電極13を形成することができる。
パターンニングは例えばRIE等の異方性エッチングを
用いて行う。
域、CMOSのnチャネルMISFETQn2形成領
域、pチャネルMISFETQp2形成領域の夫々にお
いて、前記第2層目のゲート電極層13に第2回目のパ
ターンニングを施す。このパターンニングを施すことに
より、図7(a)及び図7(b)に示すように、メモリ
セルDMのメモリセル選択用MISFETQds、nチ
ャネルMISFETQn2、pチャネルMISFETQ
p2の夫々のゲート電極13を形成することができる。
パターンニングは例えばRIE等の異方性エッチングを
用いて行う。
【0079】次に基板全面に酸化処理を施し、ゲート電
極9、13、フローティングゲート電極9、コントロー
ルゲート電極13の表面を覆う絶縁膜14を形成する。
絶縁膜14は夫々のゲート電極9、13の端部のゲート
絶縁膜6、12の夫々の膜厚を厚くし、絶縁耐圧を向上
するために行う。
極9、13、フローティングゲート電極9、コントロー
ルゲート電極13の表面を覆う絶縁膜14を形成する。
絶縁膜14は夫々のゲート電極9、13の端部のゲート
絶縁膜6、12の夫々の膜厚を厚くし、絶縁耐圧を向上
するために行う。
【0080】次に、DRAMのメモリセルDMのメモリ
セル選択用MISFETQds形成領域、EEPROM
のメモリセルFM形成領域、CMOSのnチャネルMI
SFETQn1、Qn2形成領域の夫々において、半導体
基板1の主面部にn型半導体領域15を形成する。半導
体領域15は例えば1013[atoms/cm2]程度
のPを50〜80[KeV]程度のエネルギのイオン打
込みで導入することによって形成することができる。
セル選択用MISFETQds形成領域、EEPROM
のメモリセルFM形成領域、CMOSのnチャネルMI
SFETQn1、Qn2形成領域の夫々において、半導体
基板1の主面部にn型半導体領域15を形成する。半導
体領域15は例えば1013[atoms/cm2]程度
のPを50〜80[KeV]程度のエネルギのイオン打
込みで導入することによって形成することができる。
【0081】次に、前記CMOSのpチャネルMISF
ETQp1、Qp2形成領域において、ウエル領域2の主
面部にp型半導体領域17を形成する。半導体領域17
は例えば1013[atoms/cm2]程度のBを10
〜20[KeV]程度のエネルギのイオン打込みで導入
することによって形成することができる。
ETQp1、Qp2形成領域において、ウエル領域2の主
面部にp型半導体領域17を形成する。半導体領域17
は例えば1013[atoms/cm2]程度のBを10
〜20[KeV]程度のエネルギのイオン打込みで導入
することによって形成することができる。
【0082】次に、図8(a)及び図8(b)に示すよ
うに、EPROMのメモリセルEM形成領域において、
半導体基板1の主面部に前記n型半導体領域15よりも
高不純物濃度のn型半導体領域16を形成する。半導体
領域16は主にドレイン領域の近傍における電界強度を
高めてホットキャリアの発生量を増加するように構成さ
れている。半導体領域16は例えば1015[atoms
/cm2]程度のAsを60〜100[KeV]程度の
エネルギのイオン打込みで導入することによって形成す
ることができる。
うに、EPROMのメモリセルEM形成領域において、
半導体基板1の主面部に前記n型半導体領域15よりも
高不純物濃度のn型半導体領域16を形成する。半導体
領域16は主にドレイン領域の近傍における電界強度を
高めてホットキャリアの発生量を増加するように構成さ
れている。半導体領域16は例えば1015[atoms
/cm2]程度のAsを60〜100[KeV]程度の
エネルギのイオン打込みで導入することによって形成す
ることができる。
【0083】これらのLDD構造を構成するための半導
体領域15、16、17の夫々は、ゲート電極9、1
3、フローティングゲート電極9、コントロールゲート
電極13のいずれかに対して自己整合で形成されてい
る。半導体領域15、16、17の夫々は、形成する順
序を入れ換えてもよいし、又前記絶縁膜14を形成する
前に形成してもよい。
体領域15、16、17の夫々は、ゲート電極9、1
3、フローティングゲート電極9、コントロールゲート
電極13のいずれかに対して自己整合で形成されてい
る。半導体領域15、16、17の夫々は、形成する順
序を入れ換えてもよいし、又前記絶縁膜14を形成する
前に形成してもよい。
【0084】次に、夫々のゲート電極9、13、フロー
ティングゲート電極9、コントロールゲート電極13の
夫々の側壁にサイドウォールスペーサ18を形成する。
サイドウォールスペーサ18は、例えばCVDで堆積さ
せた酸化珪素膜にRIE等の異方性エッチングを施すこ
とによって形成することができる。
ティングゲート電極9、コントロールゲート電極13の
夫々の側壁にサイドウォールスペーサ18を形成する。
サイドウォールスペーサ18は、例えばCVDで堆積さ
せた酸化珪素膜にRIE等の異方性エッチングを施すこ
とによって形成することができる。
【0085】次に、DRAMのメモリセルDMのメモリ
セル選択用MISFETQds形成領域、EEPROM
のメモリセルFM形成領域、EPROMのメモリセルE
M形成領域、CMOSのnチャネルMISFETQ
n1、Qn2形成領域において、半導体基板1の主面部に
n+型半導体領域19を形成する。半導体領域19は例
えば1016[atoms/cm2]程度のAsを60〜
100[KeV]程度のエネルギのイオン打込みで導入
することによって形成することができる。半導体領域1
9は、夫々のゲート電極9、13フローティングゲート
電極9、コントロールゲート電極13に対して自己整合
で形成される。この半導体領域19を形成する工程によ
って、メモリセルDMのメモリセル選択用MISFET
Qds、メモリセルFMの電界効果トランジスタQf、
メモリセル選択用MISFETQfs、メモリセルEM
の電界効果トランジスタ、nチャネルMISFETQn
1、Qn2の夫々が完成する。
セル選択用MISFETQds形成領域、EEPROM
のメモリセルFM形成領域、EPROMのメモリセルE
M形成領域、CMOSのnチャネルMISFETQ
n1、Qn2形成領域において、半導体基板1の主面部に
n+型半導体領域19を形成する。半導体領域19は例
えば1016[atoms/cm2]程度のAsを60〜
100[KeV]程度のエネルギのイオン打込みで導入
することによって形成することができる。半導体領域1
9は、夫々のゲート電極9、13フローティングゲート
電極9、コントロールゲート電極13に対して自己整合
で形成される。この半導体領域19を形成する工程によ
って、メモリセルDMのメモリセル選択用MISFET
Qds、メモリセルFMの電界効果トランジスタQf、
メモリセル選択用MISFETQfs、メモリセルEM
の電界効果トランジスタ、nチャネルMISFETQn
1、Qn2の夫々が完成する。
【0086】次に、図9(a)及び図9(b)に示すよ
うに、CMOSのpチャネルMISFETQp1、Qp2
の夫々の形成領域において、ウエル領域2の主面部にp
+型半導体領域20を形成する。半導体領域20は例え
ば1015[atoms/cm2]程度のBを10〜20
[KeV]程度のエネルギのイオン打込みで導入するこ
とによって形成することができる。この半導体領域20
を形成する工程によって、pチャネルMISFETQp
1、Qp2の夫々が完成する。
うに、CMOSのpチャネルMISFETQp1、Qp2
の夫々の形成領域において、ウエル領域2の主面部にp
+型半導体領域20を形成する。半導体領域20は例え
ば1015[atoms/cm2]程度のBを10〜20
[KeV]程度のエネルギのイオン打込みで導入するこ
とによって形成することができる。この半導体領域20
を形成する工程によって、pチャネルMISFETQp
1、Qp2の夫々が完成する。
【0087】次に、層間絶縁膜21、接続孔22の夫々
を順次形成し、前記図1(a)及び図1(b)に示すよ
うに、配線23を形成する。層間絶縁膜21は例えばB
PSG膜若しくはPSG膜の単層か、或はそれを主体と
した複合膜で形成する。
を順次形成し、前記図1(a)及び図1(b)に示すよ
うに、配線23を形成する。層間絶縁膜21は例えばB
PSG膜若しくはPSG膜の単層か、或はそれを主体と
した複合膜で形成する。
【0088】この後、基板全面にファイナルパッシベー
ション膜(図示しない)を形成することによって、本実
施例Iの半導体集積回路装置は完成する。
ション膜(図示しない)を形成することによって、本実
施例Iの半導体集積回路装置は完成する。
【0089】このように、情報蓄積用容量素子Cを有す
るDRAMのメモリセル(ダイナミック型記憶素子)D
M及びトンネル絶縁膜8を有するEEPROMのメモリ
セル(不揮発性記憶素子)FMを備えた半導集積回路装
置の製造方法において、前記メモリセルDMの情報蓄積
用容量素子Cの誘電体膜8を形成する工程と、前記メモ
リセルFMのトンネル絶縁膜8を形成する工程とを同一
製造工程で行うことにより、前記誘電体膜8を形成する
工程でトンネル絶縁膜8を形成することができるので、
トンネル絶縁膜8を形成する工程に相当する分、半導体
集積回路装置の製造工程を低減することができる。
るDRAMのメモリセル(ダイナミック型記憶素子)D
M及びトンネル絶縁膜8を有するEEPROMのメモリ
セル(不揮発性記憶素子)FMを備えた半導集積回路装
置の製造方法において、前記メモリセルDMの情報蓄積
用容量素子Cの誘電体膜8を形成する工程と、前記メモ
リセルFMのトンネル絶縁膜8を形成する工程とを同一
製造工程で行うことにより、前記誘電体膜8を形成する
工程でトンネル絶縁膜8を形成することができるので、
トンネル絶縁膜8を形成する工程に相当する分、半導体
集積回路装置の製造工程を低減することができる。
【0090】また、情報蓄積用容量素子Cを有するDR
AMのメモリセルDM及びトンネル絶縁膜8を有するE
EPROMのメモリセルFMを備えた半導体集積回路装
置の製造方法において、前記メモリセルDMの情報蓄積
用容量素子Cの下部電極を形成する半導体領域7を形成
する工程と、前記メモリセルFMの電界効果トランジス
タQfの半導体領域7を形成する工程とを同一製造工程
で行い、この後、前記情報蓄積用容量素子Cの誘電体膜
8を形成する工程と、前記電界効果トランジスタQfの
トンネル絶縁膜8を形成する工程とを同一製造工程で行
うことにより、前記情報蓄積用容量素子Cの半導体領域
7及び誘電体膜8を形成する工程で電界効果トランジス
タQfの半導体領域7をトンネル絶縁膜8を形成するこ
とができるので、前記半導体領域7及びトンネル絶縁膜
8を形成する工程に相当する分、半導体集積回路装置の
製造工程を低減することができる。
AMのメモリセルDM及びトンネル絶縁膜8を有するE
EPROMのメモリセルFMを備えた半導体集積回路装
置の製造方法において、前記メモリセルDMの情報蓄積
用容量素子Cの下部電極を形成する半導体領域7を形成
する工程と、前記メモリセルFMの電界効果トランジス
タQfの半導体領域7を形成する工程とを同一製造工程
で行い、この後、前記情報蓄積用容量素子Cの誘電体膜
8を形成する工程と、前記電界効果トランジスタQfの
トンネル絶縁膜8を形成する工程とを同一製造工程で行
うことにより、前記情報蓄積用容量素子Cの半導体領域
7及び誘電体膜8を形成する工程で電界効果トランジス
タQfの半導体領域7をトンネル絶縁膜8を形成するこ
とができるので、前記半導体領域7及びトンネル絶縁膜
8を形成する工程に相当する分、半導体集積回路装置の
製造工程を低減することができる。
【0091】また、情報蓄積用容量素子Cを有するDR
AMのメモリセルDM及びフローティングゲート電極9
を有するEEPROMのメモリセルFM(又は及びEP
ROMのメモリセルEM)を備えた半導体集積回路装置
の製造方法において、前記メモリセルDMの情報蓄積用
容量素子Cのプレート電極(上部電極)9を形成する工
程と、前記メモリセルFM(又は及びメモリセルEM)
のフローティングゲート電極9を形成する工程とを同一
製造工程で行うことにより、前記情報蓄積用容量素子C
のプレート電極9を形成する工程でフローティングゲー
ト電極9を形成することができるので、フローティング
ゲート電極9を形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。
AMのメモリセルDM及びフローティングゲート電極9
を有するEEPROMのメモリセルFM(又は及びEP
ROMのメモリセルEM)を備えた半導体集積回路装置
の製造方法において、前記メモリセルDMの情報蓄積用
容量素子Cのプレート電極(上部電極)9を形成する工
程と、前記メモリセルFM(又は及びメモリセルEM)
のフローティングゲート電極9を形成する工程とを同一
製造工程で行うことにより、前記情報蓄積用容量素子C
のプレート電極9を形成する工程でフローティングゲー
ト電極9を形成することができるので、フローティング
ゲート電極9を形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。
【0092】また、情報蓄積用容量素子C及びメモリセ
ル選択用MISFETQdsを有するDRAMのメモリ
セルDM及びフローティングゲート電極9及びコントロ
ールゲート電極13を有するEEPROMのメモリセル
FM(又は及びEPROMのメモリセルEM)を備えた
半導体集積回路装置の製造方法において、前記メモリセ
ルDMの情報蓄積用容量素子Cプレート電極(上部電
極)9を形成する工程と、前記メモリセルFM(又は及
びメモリセルEM)のフローティングゲート電極9を形
成する工程とを同一製造工程で行い、前記メモリセルD
Mのメモリセ選択用MISFETQdsのゲート電極1
3を形成する工程と、前記メモリセルFM(又はメモリ
セルEM)のコントロールゲート電極13を形成する工
程とを同一製造工程で行うことにより、前記情報蓄積用
容量素子Cのプレート電極9及びメモリセル選択用MI
SFETQdsのゲート電極13を形成する工程でメモ
リセルFMのフローティングゲート電極9及びコントロ
ールゲート電極9を形成することができるので、フロー
ティングゲート電極9及びコントロールゲート電極13
を形成する工程に相当する分、半導体集積回路装置の製
造工程を低減することができる。
ル選択用MISFETQdsを有するDRAMのメモリ
セルDM及びフローティングゲート電極9及びコントロ
ールゲート電極13を有するEEPROMのメモリセル
FM(又は及びEPROMのメモリセルEM)を備えた
半導体集積回路装置の製造方法において、前記メモリセ
ルDMの情報蓄積用容量素子Cプレート電極(上部電
極)9を形成する工程と、前記メモリセルFM(又は及
びメモリセルEM)のフローティングゲート電極9を形
成する工程とを同一製造工程で行い、前記メモリセルD
Mのメモリセ選択用MISFETQdsのゲート電極1
3を形成する工程と、前記メモリセルFM(又はメモリ
セルEM)のコントロールゲート電極13を形成する工
程とを同一製造工程で行うことにより、前記情報蓄積用
容量素子Cのプレート電極9及びメモリセル選択用MI
SFETQdsのゲート電極13を形成する工程でメモ
リセルFMのフローティングゲート電極9及びコントロ
ールゲート電極9を形成することができるので、フロー
ティングゲート電極9及びコントロールゲート電極13
を形成する工程に相当する分、半導体集積回路装置の製
造工程を低減することができる。
【0093】さらに、DRAMのメモリセルDM及びE
EPROMのメモリセルFMを有する半導体集積回路装
置の製造方法において、前記メモリセルDMの情報蓄積
用容量素子Cの半導体領域7、誘電体膜8、プレート電
極9、メモリセル選択用MISFETQdsのゲート電
極13の夫々を形成する工程と、前記メモリセルFMの
半導体領域7、トンネル絶縁膜8、フローティングゲー
ト電極9、コントロールゲート電極13の夫々を形成す
る工程とを同一製造工程で行うことにより、前記メモリ
セルDMの半導体領域7、誘電体膜8、プレート電極
9、ゲート電極13の夫々を形成する工程で、前記メモ
リセルFMの半導体領域7、トンネル絶縁膜8、フロー
ティングゲート電極9、コントロールゲート電極13の
夫々を形成することができるのでそれに相当する分、半
導体集積回路装置の製造工程をより低減することができ
る。
EPROMのメモリセルFMを有する半導体集積回路装
置の製造方法において、前記メモリセルDMの情報蓄積
用容量素子Cの半導体領域7、誘電体膜8、プレート電
極9、メモリセル選択用MISFETQdsのゲート電
極13の夫々を形成する工程と、前記メモリセルFMの
半導体領域7、トンネル絶縁膜8、フローティングゲー
ト電極9、コントロールゲート電極13の夫々を形成す
る工程とを同一製造工程で行うことにより、前記メモリ
セルDMの半導体領域7、誘電体膜8、プレート電極
9、ゲート電極13の夫々を形成する工程で、前記メモ
リセルFMの半導体領域7、トンネル絶縁膜8、フロー
ティングゲート電極9、コントロールゲート電極13の
夫々を形成することができるのでそれに相当する分、半
導体集積回路装置の製造工程をより低減することができ
る。
【0094】(実施の形態II)本実施の形態IIは、前記
実施の形態Iの半導体集積回路装置において、DRAM
のメモリセルの情報蓄積用容量素子のプレート電極を第
2層目のゲート電極材料で形成し、メモリセル選択用M
ISFETのゲート電極を第1層目のゲート電極材料で
形成した、本発明の第2実施の形態である。
実施の形態Iの半導体集積回路装置において、DRAM
のメモリセルの情報蓄積用容量素子のプレート電極を第
2層目のゲート電極材料で形成し、メモリセル選択用M
ISFETのゲート電極を第1層目のゲート電極材料で
形成した、本発明の第2実施の形態である。
【0095】本発明の実施の形態IIであるマイクロコン
ピュータを内蔵する半導体集積回路装置を図10(各素
子を示す要部断面図)で示す。本実施の形態IIはDRA
Mのメモリセルを除くその他の素子構造が前記実施の形
態Iと同一構造であるので、図10はDRAMのメモリ
セルDM、EEPOMのメモリセルFM及びEPROM
のメモリセルEMだけを示す。
ピュータを内蔵する半導体集積回路装置を図10(各素
子を示す要部断面図)で示す。本実施の形態IIはDRA
Mのメモリセルを除くその他の素子構造が前記実施の形
態Iと同一構造であるので、図10はDRAMのメモリ
セルDM、EEPOMのメモリセルFM及びEPROM
のメモリセルEMだけを示す。
【0096】図10に示すように、半導体集積回路のD
RAMのメモリセルDMは、メモリセル選択用MISF
ETQdsと情報蓄積用容量素子Cとの直列回路で構成
されている。
RAMのメモリセルDMは、メモリセル選択用MISF
ETQdsと情報蓄積用容量素子Cとの直列回路で構成
されている。
【0097】前記メモリセルDMの情報蓄積用容量素子
Cは、n型半導体領域(下部電極)7、誘電体膜8、プ
レート電極(上部電極)13の夫々を順次重ね合せたプ
レーナ構造で構成されている。プレート電極13は第2
層目のゲート電極材料で形成されている。誘電体膜8
は、EEPROMのメモリセルFMの電界効果トランジ
スタQfのトンネル絶縁膜8と同様に薄い膜厚で形成さ
れている。
Cは、n型半導体領域(下部電極)7、誘電体膜8、プ
レート電極(上部電極)13の夫々を順次重ね合せたプ
レーナ構造で構成されている。プレート電極13は第2
層目のゲート電極材料で形成されている。誘電体膜8
は、EEPROMのメモリセルFMの電界効果トランジ
スタQfのトンネル絶縁膜8と同様に薄い膜厚で形成さ
れている。
【0098】メモリセル選択用MISFETQdsは、
半導体基板1、ゲート絶縁膜6、ゲート電極9、ソース
領域ドレイン領域である一対のn型半導体領域15及び
一対のn+型半導体領域19で構成されている。ゲート
電極9は第1層目のゲート電極材料で形成されている。
半導体基板1、ゲート絶縁膜6、ゲート電極9、ソース
領域ドレイン領域である一対のn型半導体領域15及び
一対のn+型半導体領域19で構成されている。ゲート
電極9は第1層目のゲート電極材料で形成されている。
【0099】次に、前記半導体集積回路装置の製造方法
について、図11乃至図13(各製造工程毎に示す要部
断面図)を用いて簡単に説明する。
について、図11乃至図13(各製造工程毎に示す要部
断面図)を用いて簡単に説明する。
【0100】まず、前記実施の形態Iと同様に、半導体
基板1にウエル領域2を形成した後、フィールド絶縁膜
3、p型チャネルストッパ領域4の夫々を順次形成す
る。
基板1にウエル領域2を形成した後、フィールド絶縁膜
3、p型チャネルストッパ領域4の夫々を順次形成す
る。
【0101】次に、半導体素子形成領域において、半導
体基板1、ウエル領域2の夫々の主面上にゲート絶縁膜
6Aを形成する。
体基板1、ウエル領域2の夫々の主面上にゲート絶縁膜
6Aを形成する。
【0102】次に、DRAMのメモリセルDMの情報蓄
積用容量素子C形成領域、EEPROMのメモリセルF
Mの電界効果トランジスタQf形成領域の夫々の半導体
基板1の主面部にn型半導体領域7を形成する。
積用容量素子C形成領域、EEPROMのメモリセルF
Mの電界効果トランジスタQf形成領域の夫々の半導体
基板1の主面部にn型半導体領域7を形成する。
【0103】次に、EEPROMのメモリセルFMの電
界効果トランジスタQf形成領域において、半導体領域
7上の一部のゲート絶縁膜6Aを除去し、図1に示すよ
うに、その除去された領域にトンネル絶縁膜8を形成す
る。このトンネル絶縁膜8を形成する工程によって、そ
の他の領域のゲート絶縁膜6Aをゲート絶縁膜6に成長
させる。前記実施の形態Iと異なり本実施の形態IIは、
トンネル絶縁膜8を形成する工程と別の工程によって情
報蓄積用容量素子Cの誘電体膜8を形成する。
界効果トランジスタQf形成領域において、半導体領域
7上の一部のゲート絶縁膜6Aを除去し、図1に示すよ
うに、その除去された領域にトンネル絶縁膜8を形成す
る。このトンネル絶縁膜8を形成する工程によって、そ
の他の領域のゲート絶縁膜6Aをゲート絶縁膜6に成長
させる。前記実施の形態Iと異なり本実施の形態IIは、
トンネル絶縁膜8を形成する工程と別の工程によって情
報蓄積用容量素子Cの誘電体膜8を形成する。
【0104】次に、ゲート絶縁膜6上及びトンネル絶縁
膜8上を含む基板全面に第1層目のゲート電極層9を形
成する。そして、第1層目のゲート電極層9に所定のパ
ターンニング施し、ゲート電極9及びフローティングゲ
ート電極9を形成する。ゲート電極9は、DRAMのメ
モリセルDMのメモリセル選択用MISFETQds形
成領域、EEPROMのメモリセルFMのメモリセル選
択用MISFETQfs形成領域の夫々のゲート絶縁膜
6上に形成される。フローティングゲート電極9は、E
EPROMのメモリセルFMの電界効果トランジスタQ
fのゲート絶縁膜6及びトンネル絶縁膜8上、EPRO
MのメモリセルEMのゲート絶縁膜6上の夫々に形成さ
れる。なお、図示しないが、ゲート電極9は、周辺回路
のCMOSのnチャネルMISFETQn1形成領域、
pチャネルMISFETQp1形成領域の夫々のゲート
絶縁膜6上にも形成される。
膜8上を含む基板全面に第1層目のゲート電極層9を形
成する。そして、第1層目のゲート電極層9に所定のパ
ターンニング施し、ゲート電極9及びフローティングゲ
ート電極9を形成する。ゲート電極9は、DRAMのメ
モリセルDMのメモリセル選択用MISFETQds形
成領域、EEPROMのメモリセルFMのメモリセル選
択用MISFETQfs形成領域の夫々のゲート絶縁膜
6上に形成される。フローティングゲート電極9は、E
EPROMのメモリセルFMの電界効果トランジスタQ
fのゲート絶縁膜6及びトンネル絶縁膜8上、EPRO
MのメモリセルEMのゲート絶縁膜6上の夫々に形成さ
れる。なお、図示しないが、ゲート電極9は、周辺回路
のCMOSのnチャネルMISFETQn1形成領域、
pチャネルMISFETQp1形成領域の夫々のゲート
絶縁膜6上にも形成される。
【0105】次に、前記ゲート電極9、フローティング
ゲート電極9の夫々の表面に絶縁膜11Aを形成する。
絶縁膜11Aはゲート電極9、フローティングゲート電
極9の夫々の表面を酸化した酸化珪素膜で形成する。こ
の絶縁膜11Aを形成する工程によって、図示しない
が、周辺回路のnチャネルMISFETQn2形成領域
の半導体基板1の主面上、pチャネルMISFETQp
2形成領域のウエル領域2の主面上の夫々にゲート絶縁
膜(12)の一部として使用されるゲート絶縁膜が形成
される。
ゲート電極9の夫々の表面に絶縁膜11Aを形成する。
絶縁膜11Aはゲート電極9、フローティングゲート電
極9の夫々の表面を酸化した酸化珪素膜で形成する。こ
の絶縁膜11Aを形成する工程によって、図示しない
が、周辺回路のnチャネルMISFETQn2形成領域
の半導体基板1の主面上、pチャネルMISFETQp
2形成領域のウエル領域2の主面上の夫々にゲート絶縁
膜(12)の一部として使用されるゲート絶縁膜が形成
される。
【0106】次に、図12に示すように、DRAMのメ
モリセルDMの情報蓄積用容量素子C形成領域のゲート
絶縁膜6を選択的に除去し、半導体領域7の主面を露出
させる。
モリセルDMの情報蓄積用容量素子C形成領域のゲート
絶縁膜6を選択的に除去し、半導体領域7の主面を露出
させる。
【0107】次に、前記露出された半導体領域7の主面
上に誘電体膜8を形成する。誘電体膜8は例えば半導体
基板1の主面を酸化して形成した酸化珪素膜で形成す
る。誘電体膜8は、前記トンネル絶縁膜8と別の工程で
形成されるが、実質的に同様の薄い膜厚で形成する。こ
の誘電体膜8を形成する工程によって、前記絶縁膜11
Aを成長させ、ゲート電極9の表面上に絶縁膜11、フ
ローティングゲート電極9の表面上にゲート絶縁膜11
を形成することができる。また、周辺回路のCMOSの
nチャネルMISFETQn2形成領域、pチャネルM
ISFETQp2形成領域の夫々において、前記ゲー絶
縁膜を成長させ、ゲート絶縁膜12を形成することがで
きる。
上に誘電体膜8を形成する。誘電体膜8は例えば半導体
基板1の主面を酸化して形成した酸化珪素膜で形成す
る。誘電体膜8は、前記トンネル絶縁膜8と別の工程で
形成されるが、実質的に同様の薄い膜厚で形成する。こ
の誘電体膜8を形成する工程によって、前記絶縁膜11
Aを成長させ、ゲート電極9の表面上に絶縁膜11、フ
ローティングゲート電極9の表面上にゲート絶縁膜11
を形成することができる。また、周辺回路のCMOSの
nチャネルMISFETQn2形成領域、pチャネルM
ISFETQp2形成領域の夫々において、前記ゲー絶
縁膜を成長させ、ゲート絶縁膜12を形成することがで
きる。
【0108】次に、誘電体膜8上、ゲート絶縁膜11上
(及び図示しないゲート絶縁膜12上)等を含む基板全
面に第2層目のゲート電極層13を形成する。そして、
この第2層目のゲート電極層13に2回のパターンニン
グを施し、図13に示すように、プレート電極13、コ
ントロールゲート電極13、シャント用配線13(及び
周辺回路のゲート電極13)の夫々を形成する。
(及び図示しないゲート絶縁膜12上)等を含む基板全
面に第2層目のゲート電極層13を形成する。そして、
この第2層目のゲート電極層13に2回のパターンニン
グを施し、図13に示すように、プレート電極13、コ
ントロールゲート電極13、シャント用配線13(及び
周辺回路のゲート電極13)の夫々を形成する。
【0109】この後、前記実施の形態Iと同様に、絶縁
膜14、半導体領域15、16、17、サイドウォール
スペーサ18、半導体領域19、20、層間絶縁膜2
1、接続孔22、配線23の夫々を順次形成することに
よって、本実施の形態IIの半導体集積回路装置は完成す
る。
膜14、半導体領域15、16、17、サイドウォール
スペーサ18、半導体領域19、20、層間絶縁膜2
1、接続孔22、配線23の夫々を順次形成することに
よって、本実施の形態IIの半導体集積回路装置は完成す
る。
【0110】このように構成される半導体集積回路装置
は、前記実施の形態Iの効果以外に以下の効果を奏する
ことができる。
は、前記実施の形態Iの効果以外に以下の効果を奏する
ことができる。
【0111】情報蓄積用容量素子Cを有するDRAMの
メモリセルDM及びコントロールゲート電極13を有す
るEEPROMのメモリセルFM(又は及びEPOMの
メモリセルEM)を備えた半導体集積回路装置の製造方
法において、前記メモリセルDMの情報蓄積用容量素子
Cのプレート電極(上部電極)13を形成する工程と、
前記メモリセルFM(又は及びメモリセルEM)のコン
トロールゲート電極13を形成する工程とを同一製造工
程で行うことにより、前記情報蓄積用容量素子Cのプレ
ート電極13を形成する工程でコントロールゲート電極
13を形成することができるので、コントロールゲート
電極13を形成する工程に相当する分、半導体集積回路
装置の製造工程を低減することができる。
メモリセルDM及びコントロールゲート電極13を有す
るEEPROMのメモリセルFM(又は及びEPOMの
メモリセルEM)を備えた半導体集積回路装置の製造方
法において、前記メモリセルDMの情報蓄積用容量素子
Cのプレート電極(上部電極)13を形成する工程と、
前記メモリセルFM(又は及びメモリセルEM)のコン
トロールゲート電極13を形成する工程とを同一製造工
程で行うことにより、前記情報蓄積用容量素子Cのプレ
ート電極13を形成する工程でコントロールゲート電極
13を形成することができるので、コントロールゲート
電極13を形成する工程に相当する分、半導体集積回路
装置の製造工程を低減することができる。
【0112】また、情報蓄積用容量素子C及びメモリセ
ル選択用MISFETQdsを有するDRAMのメモリ
セルDM及びフローティングゲート電極9及びコントロ
ールゲート電極13を有するEEPROMのメモリセル
FM(又は及びEPROMのメモリセルEM)を備えた
半導体集積回路装置の製造方法において、前記メモリセ
ルFMのフローティングゲート電極9を形成する工程
と、前記メモリセルDMのメモリセル選択用MISFE
TQdsのゲート電極9を形成する工程とを同一製造工
程で行い、前記メモリセルFMのコントロールゲート電
極13を形成する工程と、前記メモリセルDMの情報蓄
積用容量素子Cのプレート電極13を形成する工程とを
同一製造工程で行うことにより、前記メモリセル選択用
MISFETQdsのゲート電極9及び情報蓄積用容量
素子Cのプレート電極13を形成する工程でメモリセル
FMのフローティングゲート電極9及びコントロールゲ
ート電極9を形成することができるので、フローティン
グゲート電極9及びコントロールゲート電極13を形成
する工程に相当する分、半導体集積回路装置の製造工程
を低減することができる。
ル選択用MISFETQdsを有するDRAMのメモリ
セルDM及びフローティングゲート電極9及びコントロ
ールゲート電極13を有するEEPROMのメモリセル
FM(又は及びEPROMのメモリセルEM)を備えた
半導体集積回路装置の製造方法において、前記メモリセ
ルFMのフローティングゲート電極9を形成する工程
と、前記メモリセルDMのメモリセル選択用MISFE
TQdsのゲート電極9を形成する工程とを同一製造工
程で行い、前記メモリセルFMのコントロールゲート電
極13を形成する工程と、前記メモリセルDMの情報蓄
積用容量素子Cのプレート電極13を形成する工程とを
同一製造工程で行うことにより、前記メモリセル選択用
MISFETQdsのゲート電極9及び情報蓄積用容量
素子Cのプレート電極13を形成する工程でメモリセル
FMのフローティングゲート電極9及びコントロールゲ
ート電極9を形成することができるので、フローティン
グゲート電極9及びコントロールゲート電極13を形成
する工程に相当する分、半導体集積回路装置の製造工程
を低減することができる。
【0113】さらに、DRAMのメモリセルDM及びE
EPROMのメモリセルFMを有する半導体集積回路装
置の製造方法において、前記メモリセルDMの情報蓄積
用容量素子Cの半導体領域7、プレート電極13、メモ
リセル選択用MISFETQdsのゲート電極9の夫々
を形成する工程と、前記メモリセルFMの半導体領域
7、コントロールゲート電極13、フローティングゲー
ト電極9の夫々を形成する工程とを同一製造工程で行う
ことにより、前記メモリセルDMの半導体領域7、プレ
ート電極13、ゲート電極9の夫々を形成する工程で前
記メモリセルFMの半導体領域7、コントロールゲート
電極13、フローティングゲート電極9の夫々を形成す
ることができるのでそれに相当する分、半導体集積回路
装置の製造工程をより低減することができる。
EPROMのメモリセルFMを有する半導体集積回路装
置の製造方法において、前記メモリセルDMの情報蓄積
用容量素子Cの半導体領域7、プレート電極13、メモ
リセル選択用MISFETQdsのゲート電極9の夫々
を形成する工程と、前記メモリセルFMの半導体領域
7、コントロールゲート電極13、フローティングゲー
ト電極9の夫々を形成する工程とを同一製造工程で行う
ことにより、前記メモリセルDMの半導体領域7、プレ
ート電極13、ゲート電極9の夫々を形成する工程で前
記メモリセルFMの半導体領域7、コントロールゲート
電極13、フローティングゲート電極9の夫々を形成す
ることができるのでそれに相当する分、半導体集積回路
装置の製造工程をより低減することができる。
【0114】(実施の形態III)本実施の形態は、前記
実施の形態Iの半導体集積回路装置において、半導体素
子を1層ゲート構造で構成した、本発明の第3実施の形
態である。
実施の形態Iの半導体集積回路装置において、半導体素
子を1層ゲート構造で構成した、本発明の第3実施の形
態である。
【0115】本発明の実施の形態IIIであるマイクロコ
ンピュータを内蔵する半導体集積回路装置を図14
(a)及び図14(b)(各素子を示す要部断面図)で
示す。
ンピュータを内蔵する半導体集積回路装置を図14
(a)及び図14(b)(各素子を示す要部断面図)で
示す。
【0116】図14(a)及び図14(b)に示すよう
に、DRAMのメモリセルDMの情報蓄積用容量素子C
は、n型半導体領域(下部電極)7、誘電体膜8、プレ
ート電極(上部電極)9の夫々を順次重ね合せたプレー
ナ構造で構成されている。プレート電極9は第1層目の
ゲート電極材料で形成されている。誘電体膜8は前記実
施の形態Iと同様に薄い膜厚で形成されている。
に、DRAMのメモリセルDMの情報蓄積用容量素子C
は、n型半導体領域(下部電極)7、誘電体膜8、プレ
ート電極(上部電極)9の夫々を順次重ね合せたプレー
ナ構造で構成されている。プレート電極9は第1層目の
ゲート電極材料で形成されている。誘電体膜8は前記実
施の形態Iと同様に薄い膜厚で形成されている。
【0117】メモリセル選択用MISFETQdsは、
半導体基板1、ゲート絶縁膜6、ゲート電極9、ソース
領域及びドレイン領域である一対のn型半導体領域15
及び一対のn+型半導体領域19で構成されている。ゲ
ート電極9は第1層目のゲート電極材料で形成されてい
る。つまり、DRAMのメモリセルDMは1層ゲート構
造で構成されている。
半導体基板1、ゲート絶縁膜6、ゲート電極9、ソース
領域及びドレイン領域である一対のn型半導体領域15
及び一対のn+型半導体領域19で構成されている。ゲ
ート電極9は第1層目のゲート電極材料で形成されてい
る。つまり、DRAMのメモリセルDMは1層ゲート構
造で構成されている。
【0118】EEPROMのメモリセルFMは、図14
(a)及び図14(b)には断面構造を示していない
が、図17(メモリセルの平面図)に示すように、電界
効果トランジスタQfとメモリセル選択用MISFET
Qfsとの直列回路で構成されている。
(a)及び図14(b)には断面構造を示していない
が、図17(メモリセルの平面図)に示すように、電界
効果トランジスタQfとメモリセル選択用MISFET
Qfsとの直列回路で構成されている。
【0119】電界効果トランジスタQfは、半導体基板
1、n型半導体領域7、ゲート絶縁膜(第1ゲート絶縁
膜)6、トンネル絶縁膜8、フローティングゲート電極
9、ゲート絶縁膜(第2ゲート絶縁膜)6、コントロー
ルゲート電極7A、ソース領域及びドレイン領域である
一対のn型半導体領域15及び一対のn+型半導体領域
19で構成されている。フローティングゲート電極9は
第1層目のゲート電極材料で形成されている。フローテ
ィングゲート電極9は、ゲート幅方向に、n型半導体領
域で形成されたコントロールゲート電極7A上まで延在
して設けられている。フローティングゲート電極9とコ
ントロールゲート電極7Aとの間にはゲート絶縁膜(第
2ゲート絶縁膜)6が設けられている。コントロールゲ
ート電極(半導体領域)7Aは半導体領域7と同一製造
工程で形成される。コントロールゲート電極7Aは接続
孔22を通してワード線WLとして使用される配線23
に接続されている。
1、n型半導体領域7、ゲート絶縁膜(第1ゲート絶縁
膜)6、トンネル絶縁膜8、フローティングゲート電極
9、ゲート絶縁膜(第2ゲート絶縁膜)6、コントロー
ルゲート電極7A、ソース領域及びドレイン領域である
一対のn型半導体領域15及び一対のn+型半導体領域
19で構成されている。フローティングゲート電極9は
第1層目のゲート電極材料で形成されている。フローテ
ィングゲート電極9は、ゲート幅方向に、n型半導体領
域で形成されたコントロールゲート電極7A上まで延在
して設けられている。フローティングゲート電極9とコ
ントロールゲート電極7Aとの間にはゲート絶縁膜(第
2ゲート絶縁膜)6が設けられている。コントロールゲ
ート電極(半導体領域)7Aは半導体領域7と同一製造
工程で形成される。コントロールゲート電極7Aは接続
孔22を通してワード線WLとして使用される配線23
に接続されている。
【0120】メモリセル選択用MISFETQfsは、
図17に示すように、半導体基板1、ゲート絶縁膜6、
ゲート電極9、ソース領域及びドレイン領域である一対
のn型半導体領域15及び一対のn+型半導体領域19
で構成されている。ゲート電極9は第1層目のゲート電
極材料で構成されている。このゲート電極9はワード線
(WL)9と一体に構成されている。このメモリセル選
択用MISFETQfsは、前記DRAMのメモリセル
DMのメモリセル選択用MISFETQds、周辺回路
のnチャネルMISFETQnと実質的に同一構造で構
成されている。つまり、EEPROMのメモリセルFM
の電界効果トランジスタQf、メモリセル選択用MIS
FETQfsの夫々は、1層ゲート構造で構成されてい
る。
図17に示すように、半導体基板1、ゲート絶縁膜6、
ゲート電極9、ソース領域及びドレイン領域である一対
のn型半導体領域15及び一対のn+型半導体領域19
で構成されている。ゲート電極9は第1層目のゲート電
極材料で構成されている。このゲート電極9はワード線
(WL)9と一体に構成されている。このメモリセル選
択用MISFETQfsは、前記DRAMのメモリセル
DMのメモリセル選択用MISFETQds、周辺回路
のnチャネルMISFETQnと実質的に同一構造で構
成されている。つまり、EEPROMのメモリセルFM
の電界効果トランジスタQf、メモリセル選択用MIS
FETQfsの夫々は、1層ゲート構造で構成されてい
る。
【0121】EPROMのメモリセルEMは、前記EE
PROMのメモリセルFMの電界効果トランジスタQf
と似た構造で構成されている。つまり、メモリセルEM
は、半導体基板1、ゲート絶縁膜(第1ゲート絶縁膜)
6、フローティングゲート電極9、ゲート絶縁膜(第2
ゲート絶縁膜)6、コントロールゲート電極(n型半導
体領域)7Aで構成されている。このメモリセル(電界
効果トランジスタ)EMは1層ゲート構造で構成されて
いる。
PROMのメモリセルFMの電界効果トランジスタQf
と似た構造で構成されている。つまり、メモリセルEM
は、半導体基板1、ゲート絶縁膜(第1ゲート絶縁膜)
6、フローティングゲート電極9、ゲート絶縁膜(第2
ゲート絶縁膜)6、コントロールゲート電極(n型半導
体領域)7Aで構成されている。このメモリセル(電界
効果トランジスタ)EMは1層ゲート構造で構成されて
いる。
【0122】周辺回路のCMOSのnチャネルMISF
ETQnは、半導体基板1、ゲート絶縁膜12、ゲート
電極9、ソース領域及びドレイン領域である一対のn型
半導体領域15及び一対のn+型半導体領域19で構成
されている。ゲート電極9は第1層目のゲート電極材料
で形成されている。
ETQnは、半導体基板1、ゲート絶縁膜12、ゲート
電極9、ソース領域及びドレイン領域である一対のn型
半導体領域15及び一対のn+型半導体領域19で構成
されている。ゲート電極9は第1層目のゲート電極材料
で形成されている。
【0123】pチャネルMISFETQpは、ウエル領
域2、ゲート絶縁膜12、ゲート電極9、ソース領域及
びドレイン領域である一対のp型半導体領域17及び一
対のp+型半導体領域20で構成されている。ゲート電
極9は第1層目のゲート電極材料で形成されている。つ
まり、CMOSのnチャネルMISFETQn、pチャ
ネルMISFETQpの夫々は1層ゲート構造で構成さ
れている。
域2、ゲート絶縁膜12、ゲート電極9、ソース領域及
びドレイン領域である一対のp型半導体領域17及び一
対のp+型半導体領域20で構成されている。ゲート電
極9は第1層目のゲート電極材料で形成されている。つ
まり、CMOSのnチャネルMISFETQn、pチャ
ネルMISFETQpの夫々は1層ゲート構造で構成さ
れている。
【0124】次に、前記半導体集積回路装置の製造方法
について、図15(a)及び図15(b)と図16
(a)及び図16(b)(各製造工程毎に示す要部断面
図)とを用いて簡単に説明する。
について、図15(a)及び図15(b)と図16
(a)及び図16(b)(各製造工程毎に示す要部断面
図)とを用いて簡単に説明する。
【0125】まず、前記実施の形態Iと同様に、半導体
基板1の主面部にウエル領域2を形成し、この後、フィ
ールド絶縁膜3、p型チャネルストッパ領域4の夫々を
形成する。
基板1の主面部にウエル領域2を形成し、この後、フィ
ールド絶縁膜3、p型チャネルストッパ領域4の夫々を
形成する。
【0126】次に、半導体素子形成領域において、半導
体基板1、ウエル領域2の夫々の主面上にゲート絶縁膜
の一部として使用される絶縁膜6Aを形成する。
体基板1、ウエル領域2の夫々の主面上にゲート絶縁膜
の一部として使用される絶縁膜6Aを形成する。
【0127】次に、周辺回路のCMOSのnチャネルM
ISFETQn形成領域、pチャネルMISFETQp
形成領域の夫々において、前記絶縁膜6Aを選択的に除
去する。
ISFETQn形成領域、pチャネルMISFETQp
形成領域の夫々において、前記絶縁膜6Aを選択的に除
去する。
【0128】次に、前記絶縁膜6Aが除去された、nチ
ャネルMISFETQn形成領域、pチャネルMISF
ETQp形成領域の夫々において、半導体基板1、ウエ
ル領域2の夫々の主面上に新たにゲート絶縁膜12を形
成する。このゲート絶縁膜12を形成する工程によっ
て、前記絶縁膜6Aを成長させ、半導体基板1、ウエル
領域2の夫々の主面上にゲート絶縁膜6を形成する。
ャネルMISFETQn形成領域、pチャネルMISF
ETQp形成領域の夫々において、半導体基板1、ウエ
ル領域2の夫々の主面上に新たにゲート絶縁膜12を形
成する。このゲート絶縁膜12を形成する工程によっ
て、前記絶縁膜6Aを成長させ、半導体基板1、ウエル
領域2の夫々の主面上にゲート絶縁膜6を形成する。
【0129】次に、図15(a)及び図15(b)に示
すように、DRAMのメモリセルDMの情報蓄積用容量
素子C形成領域、EEPROMのメモリセルFMの電界
効果トランジスタQf及びメモリセル選択用MISFE
TQfs形成領域、EPROMのメモリセルEM形成領
域の夫々において、半導体基板1の主面部にn型半導体
領域7及びコントロールゲート電極7Aを形成する。半
導体領域7、コントロールゲート電極7Aの夫々はイオ
ン打込みでn型不純物を導入することによって形成する
ことができる。
すように、DRAMのメモリセルDMの情報蓄積用容量
素子C形成領域、EEPROMのメモリセルFMの電界
効果トランジスタQf及びメモリセル選択用MISFE
TQfs形成領域、EPROMのメモリセルEM形成領
域の夫々において、半導体基板1の主面部にn型半導体
領域7及びコントロールゲート電極7Aを形成する。半
導体領域7、コントロールゲート電極7Aの夫々はイオ
ン打込みでn型不純物を導入することによって形成する
ことができる。
【0130】次に、DRAMのメモリセルDMの情報蓄
積用容量素子C形成領域、EEPROMのメモリセルF
Mの電界効果トランジスタQfの形成領域の夫々におい
て、ゲート絶縁膜6を選択的に除去する。そして、この
除去された半導体基板1の主面上に誘電体膜8、トンネ
ル絶縁膜8の夫々を形成する。
積用容量素子C形成領域、EEPROMのメモリセルF
Mの電界効果トランジスタQfの形成領域の夫々におい
て、ゲート絶縁膜6を選択的に除去する。そして、この
除去された半導体基板1の主面上に誘電体膜8、トンネ
ル絶縁膜8の夫々を形成する。
【0131】次に、ゲート絶縁膜6上、12上、誘電体
膜8上、トンネル絶縁膜8上の夫々を含む基板全面に第
1層目のゲート電極層9を形成する。この後、第1層目
のゲート電極層9に所定のパターンニングを施すことに
よって、図16(a)及び図16(b)に示すように、
プレート電極9、ゲート電極9フローティングゲート電
極9の夫々を形成することができる。プレート電極9は
DRAMのメモリセルDMの情報蓄積用容量素子Cの上
部電極を形成する。ゲート電極9は、前記メモリセルD
Mのメモリセル選択用MISFETQds、EEPRO
MのメモリセルFMのメモリセル選択用MISFETQ
fs、周辺回路のCMOSのMISFETQn及びQp
の夫々のゲート電極を形成する。フローティングゲート
電極9は、前記メモリセルFMの電界効果トランジスタ
Qf、EPROMのメモリセルEMの夫々のフローティ
ングゲート電極を形成する。
膜8上、トンネル絶縁膜8上の夫々を含む基板全面に第
1層目のゲート電極層9を形成する。この後、第1層目
のゲート電極層9に所定のパターンニングを施すことに
よって、図16(a)及び図16(b)に示すように、
プレート電極9、ゲート電極9フローティングゲート電
極9の夫々を形成することができる。プレート電極9は
DRAMのメモリセルDMの情報蓄積用容量素子Cの上
部電極を形成する。ゲート電極9は、前記メモリセルD
Mのメモリセル選択用MISFETQds、EEPRO
MのメモリセルFMのメモリセル選択用MISFETQ
fs、周辺回路のCMOSのMISFETQn及びQp
の夫々のゲート電極を形成する。フローティングゲート
電極9は、前記メモリセルFMの電界効果トランジスタ
Qf、EPROMのメモリセルEMの夫々のフローティ
ングゲート電極を形成する。
【0132】次に、前記実施の形態Iと同様に、半導体
領域15、16、17、サイドウォールスペーサ18、
半導体領域19、20、層間絶縁膜21、接続孔22、
配線23の夫々を順次形成することによって、前記図1
4(a)及び図14(b)に示すように、半導体集積回
路装置は完成する。
領域15、16、17、サイドウォールスペーサ18、
半導体領域19、20、層間絶縁膜21、接続孔22、
配線23の夫々を順次形成することによって、前記図1
4(a)及び図14(b)に示すように、半導体集積回
路装置は完成する。
【0133】このように構成される半導体集積回路装置
は、前記実施の形態Iの効果以外に以下の効果奏するこ
ことができる。
は、前記実施の形態Iの効果以外に以下の効果奏するこ
ことができる。
【0134】DRAMのメモリセルDM及びEEPRO
MのメモリセルFM(又は及びEPROMのメモリセル
EM)を備えた半導体集積回路装置の製造方法におい
て、前記メモリセルDMの情報蓄積用容量素子Cのn型
半導体領域(下部電極)7を形成する工程と、前記メモ
リセルFMのn型半導体領域7及びコントロールゲート
電極(n型半導体領域)7Aを形成する工程とを同一製
造工程で行うことにより、前記情報蓄積用容量素子Cの
半導体領域7を形成する工程で、前記メモリセルFMの
半導体領域7及びコントロールゲート電極7Aを形成す
ることができるので、半導体領域7及びコントロールゲ
ート電極7Aを形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。
MのメモリセルFM(又は及びEPROMのメモリセル
EM)を備えた半導体集積回路装置の製造方法におい
て、前記メモリセルDMの情報蓄積用容量素子Cのn型
半導体領域(下部電極)7を形成する工程と、前記メモ
リセルFMのn型半導体領域7及びコントロールゲート
電極(n型半導体領域)7Aを形成する工程とを同一製
造工程で行うことにより、前記情報蓄積用容量素子Cの
半導体領域7を形成する工程で、前記メモリセルFMの
半導体領域7及びコントロールゲート電極7Aを形成す
ることができるので、半導体領域7及びコントロールゲ
ート電極7Aを形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。
【0135】また、DRAMのメモリセルDM及びEE
PROMのメモリセルFM(又は及びEPROMのメモ
リセルEM)を備えた半導体集積回路装置の製造方法に
おいて、前記メモリセルDMの情報蓄積用容量素子Cプ
レート電極(上部電極)9及びメモリセル選択用MIS
FETQdsのゲート電極9を形成する工程と、前記メ
モリセルFMの電界効果トランジスタQfのフローティ
ングゲート電極9を形成する工程とを同一製造工程を行
うことにより、前記情報蓄積用容量素子Cのプレート電
極9及びメモリセル選択用MISFETQdsのゲート
電極9を形成する工程で、前記メモリセルFMのフロー
ティングゲート電極9を形成することができるので、フ
ローティングゲート電極9を形成する工程に相当する
分、半導体集積回路装置の製造工程を低減することがで
きる。
PROMのメモリセルFM(又は及びEPROMのメモ
リセルEM)を備えた半導体集積回路装置の製造方法に
おいて、前記メモリセルDMの情報蓄積用容量素子Cプ
レート電極(上部電極)9及びメモリセル選択用MIS
FETQdsのゲート電極9を形成する工程と、前記メ
モリセルFMの電界効果トランジスタQfのフローティ
ングゲート電極9を形成する工程とを同一製造工程を行
うことにより、前記情報蓄積用容量素子Cのプレート電
極9及びメモリセル選択用MISFETQdsのゲート
電極9を形成する工程で、前記メモリセルFMのフロー
ティングゲート電極9を形成することができるので、フ
ローティングゲート電極9を形成する工程に相当する
分、半導体集積回路装置の製造工程を低減することがで
きる。
【0136】また、前記半導体集積回路装置は1層ゲー
ト構造で構成されているので、導電層数が少なく、半導
体集積回路装置の製造工程を簡略化することができる。
ト構造で構成されているので、導電層数が少なく、半導
体集積回路装置の製造工程を簡略化することができる。
【0137】(実施の形態IV)本実施の形態IVは、前記
実施の形態Iの半導体集積回路装置において、DRAM
のメモリセルの情報蓄積用容量素子をスタックド構造で
構成した、本発明の第4実施の形態である。
実施の形態Iの半導体集積回路装置において、DRAM
のメモリセルの情報蓄積用容量素子をスタックド構造で
構成した、本発明の第4実施の形態である。
【0138】本発明の実施の形態IVであるマイクロコン
ピュータを内蔵する半導体集積回路装置を図18(各素
子を示す要部断面図)で示す。
ピュータを内蔵する半導体集積回路装置を図18(各素
子を示す要部断面図)で示す。
【0139】図18に示すように、DRAMのメモリセ
ルDMは、メモリセル選択用MISFETQdsとスタ
ックド構造の情報蓄積用容量素子Cとの直列回路で構成
されている。
ルDMは、メモリセル選択用MISFETQdsとスタ
ックド構造の情報蓄積用容量素子Cとの直列回路で構成
されている。
【0140】メモリセル選択用MISFETQdsは、
前記実施の形態IIIと同様に、第1層目ゲート電極材料
で形成したゲート電極9で構成されている。
前記実施の形態IIIと同様に、第1層目ゲート電極材料
で形成したゲート電極9で構成されている。
【0141】情報蓄積用容量素子Cは、プレート電極
(下部電極)13、誘電体膜26、プレート電極27の
夫々を順次重ね合せて構成されている。プレート電極1
3はメモリセル選択用MISFETQdsのデータ線2
3と接続されていない側の半導体領域19に接続されて
いる。この接続は、層間絶縁膜24に形成された接続孔
25を通して、かつサイドウォールスペーサ18で規定
されて行われている。プレート電極13は第2層目のゲ
ート電極材料例えば多結晶珪素膜で形成されている。誘
電体膜26はCVD、スパッタ等の絶縁膜形成法で形成
された、酸化珪素膜、窒化珪素膜、タンタル酸化膜の単
層或はそれらの複合膜で形成されている。プレート電極
27は第3層目のゲート電極材料例えば多結晶珪素膜で
形成されている。前記第2層目のゲート電極材料、第3
層目のゲート電極材料の夫々は、図示しないが、他の領
域において配線や抵抗素子として使用されている。
(下部電極)13、誘電体膜26、プレート電極27の
夫々を順次重ね合せて構成されている。プレート電極1
3はメモリセル選択用MISFETQdsのデータ線2
3と接続されていない側の半導体領域19に接続されて
いる。この接続は、層間絶縁膜24に形成された接続孔
25を通して、かつサイドウォールスペーサ18で規定
されて行われている。プレート電極13は第2層目のゲ
ート電極材料例えば多結晶珪素膜で形成されている。誘
電体膜26はCVD、スパッタ等の絶縁膜形成法で形成
された、酸化珪素膜、窒化珪素膜、タンタル酸化膜の単
層或はそれらの複合膜で形成されている。プレート電極
27は第3層目のゲート電極材料例えば多結晶珪素膜で
形成されている。前記第2層目のゲート電極材料、第3
層目のゲート電極材料の夫々は、図示しないが、他の領
域において配線や抵抗素子として使用されている。
【0142】EEPROMのメモリセルFM、EPRO
MのメモリセルEM、周辺回路のCMOS(図示しな
い)の夫々は、前記実施の形態IIIと同様に、1層ゲー
ト構造で構成されている。
MのメモリセルEM、周辺回路のCMOS(図示しな
い)の夫々は、前記実施の形態IIIと同様に、1層ゲー
ト構造で構成されている。
【0143】本実施の形態の半導体集積回路装置の製造
方法は省略するが、基本的には、DRAMのメモリセル
DMのメモリセル選択用MISFETQds等、1層ゲ
ート構造の半導体素子を形成した後に、メモリセルDM
の情報蓄積用容量素子Cを形成する。
方法は省略するが、基本的には、DRAMのメモリセル
DMのメモリセル選択用MISFETQds等、1層ゲ
ート構造の半導体素子を形成した後に、メモリセルDM
の情報蓄積用容量素子Cを形成する。
【0144】このように構成される半導体集積回路装置
は、前記実施の形態Iの効果と同様の効果を奏すること
ができる。
は、前記実施の形態Iの効果と同様の効果を奏すること
ができる。
【0145】以上、本発明者によってなされた発明を前
記実施の形態に基づき具体的に説明したが、本発明は、
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲において種々変形し得ることは勿論であ
る。
記実施の形態に基づき具体的に説明したが、本発明は、
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲において種々変形し得ることは勿論であ
る。
【0146】例えば、本発明は、EEPROMのメモリ
セルを1トランジスタ構造(電界効果トランジスタQf
のみ)で構成してもよい。
セルを1トランジスタ構造(電界効果トランジスタQf
のみ)で構成してもよい。
【0147】また、本発明は、EEPROMのメモリセ
ルをMNOS(Metal Nitride Oxide Semiconducto
r)構造の電界効果トランジスタで構成してもよい。
ルをMNOS(Metal Nitride Oxide Semiconducto
r)構造の電界効果トランジスタで構成してもよい。
【0148】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得ることができる効果を簡単に説明
すれば、次のとおりである。
表的なものによって得ることができる効果を簡単に説明
すれば、次のとおりである。
【0149】ダイナミック型記憶素子を備えた半導体集
積回路装置において、性能と製造コストとのバランスの
とれた半導体集積回路装置を提供することができる。
積回路装置において、性能と製造コストとのバランスの
とれた半導体集積回路装置を提供することができる。
【図1】本発明の実施の形態Iであるマイクロコンピュ
ータを内蔵する半導体集積回路装置の要部断面図であ
る。
ータを内蔵する半導体集積回路装置の要部断面図であ
る。
【図2】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図3】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図4】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図5】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図6】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図7】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図8】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図9】前記半導体集積回路の各製造工程毎に示す要部
断面図である。
断面図である。
【図10】本発明の実施の形態IIであるマイクロコンピ
ュータを内蔵する半導体集積回路装置の要部断面図であ
る。
ュータを内蔵する半導体集積回路装置の要部断面図であ
る。
【図11】前記半導体集積回路装置の各製造工程毎に示
す要部断面図である。
す要部断面図である。
【図12】前記半導体集積回路装置の各製造工程毎に示
す要部断面図である。
す要部断面図である。
【図13】前記半導体集積回路装置の各製造工程毎に示
す要部断面図である。
す要部断面図である。
【図14】本発明の実施の形態IIIであるマイクロコン
ピュータを内蔵する半導体集積回路装置の要部断面図で
ある。
ピュータを内蔵する半導体集積回路装置の要部断面図で
ある。
【図15】前記半導体集積回路装置の各製造工程毎に示
す要部断面図である。
す要部断面図である。
【図16】前記半導体集積回路装置の各製造工程毎に示
す要部断面図である。
す要部断面図である。
【図17】前記半導体集積回路のEEPROMのメモリ
セルを示す平面図である。
セルを示す平面図である。
【図18】本発明の実施の形態IVであるマイクロコンピ
ュータを内蔵する半導体集積回路装置の要部断面図であ
る。
ュータを内蔵する半導体集積回路装置の要部断面図であ
る。
DM,FM,EM…メモリセル、Qds,Qfs…メモ
リセル選択用MISFET、C…情報蓄積用容量素子、
Qf…電界トランジスタ、Qn,Qp…MISFET、
6,11,12…ゲート絶縁膜、7,15,16,1
7,19,20…半導体領域、8…誘電体膜,トンネル
絶縁膜、9…ゲート電極,プレート電極,フローティン
グゲート電極、13…ゲート電極,コントロールゲート
電極。
リセル選択用MISFET、C…情報蓄積用容量素子、
Qf…電界トランジスタ、Qn,Qp…MISFET、
6,11,12…ゲート絶縁膜、7,15,16,1
7,19,20…半導体領域、8…誘電体膜,トンネル
絶縁膜、9…ゲート電極,プレート電極,フローティン
グゲート電極、13…ゲート電極,コントロールゲート
電極。
フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 27/115 29/788 29/792 (56)参考文献 特開 昭57−172761(JP,A) 特開 昭52−129383(JP,A) 特開 昭55−83251(JP,A) 特開 昭56−120166(JP,A) 特開 昭59−61072(JP,A) 特開 昭63−29969(JP,A) 特開 昭55−151361(JP,A) 特開 昭56−2666(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/108 H01L 21/8238 H01L 21/8242 H01L 21/8247 H01L 27/092 H01L 27/115 H01L 29/788 H01L 29/792
Claims (9)
- 【請求項1】 情報蓄積用容量素子及びメモリセル選択
用MISFETを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置であって、第1のフロ
ーティングゲート型記憶素子のゲート絶縁膜の厚さは前
記メモリセル選択用MISFETの絶縁膜とほぼ同一で
あり、第2のフローティングゲート型記憶素子のゲート
絶縁膜の厚さは前記メモリセル選択用MISFETの絶
縁膜より薄いことを特徴とする半導体記憶装置。 - 【請求項2】 請求項1に記載の半導体記憶装置におい
て、前記フローティングゲート型記憶素子はトンネル電
流を用いた記憶素子であることを特徴とする半導体記憶
装置。 - 【請求項3】 情報蓄積用容量素子及びメモリセル選択
用MISFETを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置の製造方法であって、第1のフローティングゲート型記憶素子のゲート絶縁膜
を形成した後にゲート電極を 形成する工程と、 前記メモリセル選択用MISFETと第2のフローティ
ングゲート型記憶素子のゲート絶縁膜及びゲート電極を
形成する工程とを有し、 前記メモリセル選択用MISFETのゲート絶縁膜の厚
さは前記第1のフローティングゲート型記憶素子のゲー
ト絶縁膜の厚さより厚いことを特徴とする半導体記憶装
置の製造方法。 - 【請求項4】 請求項3に記載の半導体記憶装置の製造
方法において、前記メモリセル選択用MISFETと第
2のフローティングゲート型記憶素子とのゲート絶縁膜
及びゲート電極を同時に形成することを特徴とする半導
体記憶装置の製造方法。 - 【請求項5】 情報蓄積用容量素子及びメモリセル選択
用MISFETを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置の製造方法であって、第1のフローティングゲート型記憶素子のゲート絶縁膜
を形成する工程と、 前記メモリセル選択用MISFETと第2のフローティ
ングゲート型記憶素子とのゲート絶縁膜を形成する工程
と、 前記第1のフローティングゲート型記憶素子と前記メモ
リセル選択用MISFETと第2のフローティングゲー
ト型記憶素子とのゲート電極を形成する工程とを有する
ことを特徴とする半導体記憶装置の製造方法。 - 【請求項6】 情報蓄積用容量素子及びメモリセル選択
用MISFETを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置の製造方法であって、 前記メモリセル選択用MISFETのゲート絶縁膜及び
ゲート電極を順次形成する工程と、 第1のフローティングゲート型記憶素子 のゲート絶縁膜
を前記メモリセル選択用MISFETのゲート絶縁膜よ
り厚く形成した後にゲート電極を形成する工程とを有
し、 前記メモリセル選択用MISFETのゲート絶縁膜及び
ゲート電極を形成する工程によって第2のフローティン
グゲート型記憶素子のゲート絶縁膜及びゲート電極を形
成することを特徴とする半導体記憶装置の製造方法。 - 【請求項7】 情報蓄積用容量素子及びメモリセル選択
用MISFETを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置の製造方法であって、 前記メモリセル選択用MISFETのゲート絶縁膜を形
成する工程と、 第1のフローティングゲート型記憶素子のゲート絶縁膜
を前記メモリセル選択用MISFETのゲート絶縁膜よ
り厚く形成する工程と、 前記メモリセル選択用MISFET、第1のフローティ
ングゲート型記憶素子、第2のフローティングゲート型
記憶素子のゲート電極を形成する工程とを有し、 前記メモリセル選択用MISFETのゲート絶縁膜を形
成する工程によって前記第2のフローティングゲート型
記憶素子のゲート絶縁膜を形成する ことを特徴とする半
導体記憶装置の製造方法。 - 【請求項8】 情報蓄積用容量素子及びメモリセル選択
用MISFETを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置の製造方法であって、 前記メモリセル選択用MISFETのゲート絶縁膜及び
ゲート電極を順次形成する工程と、第1のフローティングゲート型記憶素子 のゲート絶縁膜
を前記メモリセル選択用MISFETのゲート絶縁膜よ
り薄く形成した後にゲート電極を形成する工程とを有
し、 前記メモリセル選択用MISFETのゲート絶縁膜及び
ゲート電極を形成する工程によって第2のフローティン
グゲート型記憶素子のゲート絶縁膜及びゲート電極を形
成することを特徴とする半導体記憶装置の製造方法。 - 【請求項9】 情報蓄積用容量素子及びメモリセル選択
用MISFETを有するダイナミック型記憶素子と、そ
の周辺回路に形成した複数のフローティングゲート型記
憶素子とを備えた半導体記憶装置の製造方法であって、 前記メモリセル選択用MISFETのゲート絶縁膜を形
成する工程と、第1のフローティングゲート型記憶素子 のゲート絶縁膜
を前記メモリセル選択用MISFETのゲート絶縁膜よ
り薄く形成する工程と、 前記メモリセル選択用MISFET、第1のフローティ
ングゲート型記憶素子、第2のフローティングゲート型
記憶素子のゲート電極を形成する工程とを有し、 前記メモリセル選択用MISFETのゲート絶縁膜を形
成する工程によって、前記第2のフローティングゲート
型記憶素子のゲート絶縁膜を形成することを特徴とする
半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23190396A JP3194871B2 (ja) | 1996-09-02 | 1996-09-02 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23190396A JP3194871B2 (ja) | 1996-09-02 | 1996-09-02 | 半導体記憶装置及びその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63044781A Division JP2601858B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09107084A JPH09107084A (ja) | 1997-04-22 |
JP3194871B2 true JP3194871B2 (ja) | 2001-08-06 |
Family
ID=16930860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23190396A Expired - Lifetime JP3194871B2 (ja) | 1996-09-02 | 1996-09-02 | 半導体記憶装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3194871B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3587100B2 (ja) | 1999-09-17 | 2004-11-10 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
KR100444199B1 (ko) * | 2001-12-26 | 2004-08-11 | 엘지전자 주식회사 | 세션키 공유가 가능한 단방향 정보 서비스 시스템 및 방법 |
JP3993438B2 (ja) * | 2002-01-25 | 2007-10-17 | 株式会社ルネサステクノロジ | 半導体装置 |
JP5515429B2 (ja) * | 2009-06-01 | 2014-06-11 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-09-02 JP JP23190396A patent/JP3194871B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH09107084A (ja) | 1997-04-22 |
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