JP3194277B2 - Read-only memory - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体記憶装置中、リ
ード・オンリ・メモリ(read only memory.以下、RO
Mという)、より詳しくは、セルトランジスタを直列接
続してなるブロックを配列してなるNAND型のROM
に関する。The present invention relates to a read only memory (hereinafter referred to as RO) in a semiconductor memory device.
M), more specifically, a NAND-type ROM in which blocks formed by connecting cell transistors in series are arranged.
About.
【0002】[0002]
【従来の技術】従来、NAND型のROMとして、図2
にその要部を示すようなものが知られている。図中、1
1、12・・・1mはセルトランジスタを直列接続してな
るブロックであり、21、22・・・2n、31、32・・
・3n、41、42・・・4n、51、52・・・5nはセル
トランジスタをなすエンハンスメント型又はデプレッシ
ョン型のnMOSである。2. Description of the Related Art Conventionally, as a NAND type ROM, FIG.
There are known those which show the main part. In the figure, 1
1 , 1 2 ... 1 m are blocks formed by connecting cell transistors in series, and 2 1 , 2 2 ... 2 n , 3 1 , 3 2.
· 3 n, a 4 1, 4 2 ··· 4 n , 5 1, 5 2 ··· 5 n is an enhancement type or a depletion type nMOS forming a cell transistor.
【0003】また、61、62・・・6nはセル選択用ワ
ード線、71、72・・・7mはブロック選択用ワード
線、81、82・・・8mはブロック選択用トランジスタ
をなすエンハンスメント型のnMOS、9はビット線、
10はVcc電源線、11は負荷、12はデータ出力端子
である。 [0003], 6 1, 6 2 ··· 6 n cell selection word line, 7 1, 7 2 ··· 7 m block select word line, 8 1, 8 2 ··· 8 m is An enhancement type nMOS as a block selection transistor, 9 is a bit line,
10 is a Vcc power supply line, 11 is a load, and 12 is a data output terminal.
【0004】なお、ブロック選択用トランジスタ81、
82・・・8mは、エンハンスメント型のセルトランジス
タと同一構造、同一特性とされ、同一工程において構成
される。The block selection transistors 8 1 ,
8 2 · · · 8 m, the cell transistor of the same structure of the enhancement type, are the same characteristics, and in the same process.
【0005】ここに、図2は、セルトランジスタ32が
選択された状態を示しており、この場合、セル選択用ワ
ード線61、62・・・6nは、セル選択用ワード線62が
Lレベル、セル選択用ワード線61、63・・・6nがH
レベルとされ、セルトランジスタ32のゲートにはLレ
ベルが印加され、セルトランジスタ31、33・・・3n
のゲートにはHレベルが印加される。[0005] Here, FIG. 2 shows a state where the cell transistor 3 2 is selected, in this case, cell selection word line 6 1, 6 2 · · · 6 n, the cell selection word line 6 2 is L level, the cell selecting word line 6 1, 6 3 ··· 6 n is H
L level is applied to the gate of the cell transistor 3 2 , and the cell transistors 3 1 , 3 3 ... 3 n
Is applied with an H level.
【0006】また、ブロック選択用ワード線71、72・
・・7mは、ブロック選択用ワード線72がHレベル、ブ
ロック選択用ワード線71、73・・・7mがLレベルと
され、ブロック選択用トランジスタ82は、そのゲート
にHレベルが印加されてオンとされ、ブロック選択用ト
ランジスタ81、83・・・8mは、そのゲートにLレベ
ルを印加されてオフとされる。Further, word lines 7 1 , 7 2.
· · 7 m, the block select word line 7 2 H level, the block select word line 7 1, 7 3 · · · 7 m is an L level, the block selection transistor 82 has, at its gate H The level is applied and turned on, and the block selecting transistors 8 1 , 8 3 ... 8 m are applied with the L level to their gates and turned off.
【0007】ここに、セルトランジスタ32がデプレッ
ション型のnMOSの場合には、このセルトランジスタ
32はオン状態となるので、プリチャージされたビット
線9のディスチャージが行われ、データとしてLレベル
が出力される。[0007] Here, when the cell transistor 3 2 is the depletion type nMOS Since the cell transistor 3 2 is turned on, is performed discharging of the bit line 9, which is pre-charged, the L-level as data Is output.
【0008】これに対して、セルトランジスタ32がエ
ンハンスメント型のnMOSの場合には、このセルトラ
ンジスタ32は、オフ状態を維持するので、プリチャー
ジされたビット線9のディスチャージは行われず、デー
タとしてHレベルが出力される。かかるROMにおいて
は、このようにして、データの読出しが行われる。[0008] On the contrary, when the cell transistor 3 2 is the enhancement type nMOS, the cell transistor 3 2 Since kept off, discharge of the bit line 9 precharged is not performed, data And the H level is output. In such a ROM, data reading is performed in this manner.
【0009】[0009]
【発明が解決しようとする課題】しかしながら、かかる
従来のROMにおいては、選択されたセルトランジスタ
がエンハンスメント型のnMOSであっても、ビット線
9がディスチャージされてしまい、誤読出しが行われて
しまう場合があった。そして、かかる誤動作は、ROM
の微細化とともに急速に拡大しており、その原因の追求
と、対策が急務とされていた。However, in such a conventional ROM, even if the selected cell transistor is an enhancement type nMOS, the bit line 9 is discharged and erroneous reading is performed. was there. And such a malfunction is caused by the ROM
It is rapidly expanding with the miniaturization of devices, and the pursuit of the cause and the measures have been urgently needed.
【0010】本発明者による実験、研究の結果、かかる
誤動作は、ブロック選択用トランジスタ81、82・・・
8mのリークによることが判明した。即ち、ブロック選
択用トランジスタ81、82・・・8mにリークがある
と、選択されたセルトランジスタがエンハンスメント型
のnMOSであり、また、選択されていないブロックを
選択するためのブロック選択用トランジスタがオフとさ
れている場合であっても、これらブロック選択用トラン
ジスタのリーク電流の総量は、相当に大きくなり、これ
がビット線9をディスチャージさせてしまう原因である
ことが判明した。換言すれば、ブロック選択用トランジ
スタ81、82・・・8mを、エンハンスメント型のトラ
ンジスタと同一構造、同一特性としていたことに問題が
あった。As a result of experiments and research conducted by the present inventor, such malfunctions are caused by the block selection transistors 8 1 , 8 2.
It was found that the leak was 8 m . That is, if there is a leak in the block selection transistors 8 1 , 8 2 ... 8 m , the selected cell transistor is an enhancement type nMOS, and a block selection transistor for selecting an unselected block. Even when the transistor is turned off, the total amount of leakage current of these block selecting transistors becomes considerably large, and it has been found that this is the cause of discharging the bit line 9. In other words, there is a problem in that the block selection transistors 8 1 , 8 2 ... 8 m have the same structure and the same characteristics as the enhancement type transistors.
【0011】本発明は、かかる点に鑑み、エンハンスメ
ント型のセルトランジスタが選択された場合におけるブ
ロック選択用トランジスタのリークによるビット線のデ
ィスチャージを原因とする誤動作をなくし、正しい読出
しを行うことができるようにしたROMを提供すること
を目的とする。In view of the above, the present invention eliminates a malfunction caused by a bit line discharge due to a leak of a block selection transistor when an enhancement type cell transistor is selected, and enables correct reading. It is an object of the present invention to provide a ROM that has been optimized.
【0012】[0012]
【課題を解決するための手段】本発明によるROMは、
複数のセルトランジスタを直列接続してなるブロックを
このブロックに直列接続されたブロック選択用トランジ
スタを介してビット線に接続してなるROMにおいて、
ブロック選択用トランジスタの閾値をセルトランジスタ
の閾値よりも高くするというものである。The ROM according to the present invention comprises:
In a ROM in which a block formed by connecting a plurality of cell transistors in series is connected to a bit line via a block selecting transistor connected in series to the block,
That is, the threshold value of the block selection transistor is set higher than the threshold value of the cell transistor.
【0013】[0013]
【作用】本発明によれば、ブロック選択用トランジスタ
の閾値をセルトランジスタの閾値よりも高くしているの
で、その電流能力を小さくして、リークを低減し、ある
いは、なくすことができる。According to the present invention, since the threshold value of the block selection transistor is higher than the threshold value of the cell transistor, the current capability can be reduced to reduce or eliminate leakage.
【0014】[0014]
【実施例】以下、図1を参照して、本発明の一実施例に
ついて説明する。なお、図1において、図2に対応する
部分には同一符号を付し、その重複説明は省略する。An embodiment of the present invention will be described below with reference to FIG. In FIG. 1, portions corresponding to those in FIG. 2 are denoted by the same reference numerals, and redundant description is omitted.
【0015】図1は本発明の一実施例の要部を示す回路
図である。図中、131、132・・・13mは、図2に
示すブロック選択用トランジスタ81、82・・・8mの
代わりに設けられたブロック選択用トランジスタであ
り、これらブロック選択用トランジスタ131、132・
・・13mは、その閾値をエンハンスメント型のセルト
ランジスタよりも高くされており、その他については、
図2に示すROMと同様に構成されている。FIG. 1 is a circuit diagram showing a main part of an embodiment of the present invention. In the figure, 13 1, 13 2 ··· 13 m is a block selection transistor provided in place of the block selection transistors 8 1, 8 2 ··· 8 m shown in FIG. 2, for those blocks selected Transistors 13 1 , 13 2.
..13 m has a higher threshold value than the enhancement-type cell transistor.
It has the same configuration as the ROM shown in FIG.
【0016】ここに、ブロック選択用トランジスタ13
1、132・・・13mの閾値は、チャネル領域のP型
不純物量を増やす、ゲート酸化膜を厚くする、チャ
ネル長を長くする等の方法によって高くすることができ
る。Here, the block selection transistor 13
The threshold value of 1 , 13 2 ... 13 m can be increased by increasing the amount of P-type impurities in the channel region, increasing the thickness of the gate oxide film, or increasing the channel length.
【0017】本実施例によれば、ブロック選択用トラン
ジスタ131、132・・・13mは、その閾値をエンハ
ンスメント型のセルトランジスタの閾値よりも高くされ
ているので、その電流能力を小さくして、リークを低減
し、あるいは、なくすことができる。According to the present embodiment, since the threshold values of the block selecting transistors 13 1 , 13 2 ... 13 m are higher than the threshold value of the enhancement type cell transistor, the current capability is reduced. Thus, leakage can be reduced or eliminated.
【0018】したがって、エンハンスメント型のセルト
ランジスタが選択された場合におけるブロック選択用ト
ランジスタのリークによるビット線9のディスチャージ
を原因とする誤動作をなくし、正しい読出しを行うこと
ができる。Therefore, it is possible to eliminate a malfunction caused by the discharge of the bit line 9 due to the leakage of the block selection transistor when the enhancement type cell transistor is selected, and to perform a correct reading.
【0019】なお、本実施例によれば、エンハンスメン
ト型のセルトランジスタのリークを低減し、あるいは、
なくすことはできないが、エンハンスメント型のセルト
ランジスタが選択された場合のリークは、負荷11の電
流能力によって充分に補償できるので、選択されたエン
ハンスメント型のセルトランジスタによるビット線9の
ディスチャージは問題とはならない。According to this embodiment, the leakage of the enhancement type cell transistor is reduced, or
Although it cannot be eliminated, the leakage when the enhancement type cell transistor is selected can be sufficiently compensated for by the current capability of the load 11, so that the discharge of the bit line 9 by the selected enhancement type cell transistor is not a problem. No.
【0020】[0020]
【発明の効果】本発明によれば、ブロック選択用トラン
ジスタの閾値をセルトランジスタの閾値よりも高く設定
するという構成を採用したことにより、ブロック選択用
トランジスタの電流能力を小さくして、リークを低減
し、あるいは、なくすことができるので、エンハンスメ
ント型のセルトランジスタが選択された場合におけるブ
ロック選択用トランジスタのリークによるビット線のデ
ィスチャージを原因とする誤動作をなくし、正しい読出
しを行うことができる。According to the present invention, by adopting a configuration in which the threshold value of the block selection transistor is set higher than the threshold value of the cell transistor, the current capability of the block selection transistor is reduced and the leakage is reduced. Since the enhancement-type cell transistor is selected, a malfunction due to discharge of the bit line due to leakage of the block selection transistor when the enhancement-type cell transistor is selected can be eliminated, and correct reading can be performed.
【図1】本発明の一実施例の要部を示す回路図である。FIG. 1 is a circuit diagram showing a main part of an embodiment of the present invention.
【図2】従来のROMの一例の要部を示す回路図であ
る。FIG. 2 is a circuit diagram showing a main part of an example of a conventional ROM.
11、12、13、1m ブロック 21、22・・・5n セルトランジスタ 61、62、63、6n セル選択用ワード線 71、72、73、7m ブロック選択用ワード線 9 ビット線 10 Vcc電源線 11 負荷 12 データ出力端子 131、132、133、13m ブロック選択用トランジ
スタ1 1 , 1 2 , 1 3 , 1 m block 2 1 , 2 2 ... 5 n cell transistors 6 1 , 6 2 , 6 3 , 6 n cell selection word lines 7 1 , 7 2 , 7 3 , 7 m block selection word line 9 bit line 10 Vcc power supply line 11 load 12 data output terminal 13 1 , 13 2 , 13 3 , 13 m block selection transistor
Claims (1)
複数のブロックと、 前記複数のブロックの各々に対応して設けられ、対応す
るブロックの他端と前記ビット線との間に直列接続され
た複数のブロック選択用トランジスタを有する リード・
オンリ・メモリにおいて、 前記複数のブロック選択用トランジスタは、その閾値を
前記セルトランジスタの閾値よりも高くされていること
を特徴とするリード・オンリ・メモリ。1. A bit line and a plurality of cell transistors are connected in series, and one end is grounded.
A plurality of blocks are provided corresponding to each of the plurality of blocks.
Connected in series between the other end of the block and the bit line.
Lead having a plurality of block selecting transistors
In the read-only memory, a threshold value of the plurality of block selection transistors is higher than a threshold value of the cell transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24105191A JP3194277B2 (en) | 1991-09-20 | 1991-09-20 | Read-only memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24105191A JP3194277B2 (en) | 1991-09-20 | 1991-09-20 | Read-only memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0581890A JPH0581890A (en) | 1993-04-02 |
JP3194277B2 true JP3194277B2 (en) | 2001-07-30 |
Family
ID=17068582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24105191A Expired - Lifetime JP3194277B2 (en) | 1991-09-20 | 1991-09-20 | Read-only memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3194277B2 (en) |
-
1991
- 1991-09-20 JP JP24105191A patent/JP3194277B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0581890A (en) | 1993-04-02 |
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