JP3193533B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体素子、特にＭＩ
ＳＦＥＴ（Ｍｅｔａｌ ＩｎｓｕｌａｔｏｒＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ）の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and
SFET (Metal Insulator Semiic)
conductor Field Effect Tra
(nsistor) manufacturing method.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、「第４３回 集積回路シンポジウム １９９２
年１２月１０〜１１日開催、Ｐ．１０２〜１０７」に示
すようなものがあった。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, "The 43rd Integrated Circuit Symposium 1992
Held on December 10-11, 2000. 102 to 107 ".
【０００３】図９はかかる従来の一般的なＮ型ＭＯＳト
ランジスタの断面図である。FIG. 9 is a sectional view of such a conventional general N-type MOS transistor.
【０００４】この図において、Ｐ型のシリコン基板２１
にＮ型のソースおよびドレイン２２、表面にシリコン基
板２１を熱処理することにより、その上にゲート酸化膜
２３及びフィールド酸化膜２５を形成し、そのゲート酸
化膜２３上に多結晶Ｓｉより成るゲート電極２４を形成
して、その上に配線分離用絶縁膜２６を形成する。そこ
で、配線分離用絶縁膜２６に、選択的エッチングにより
コンタクトホールを形成して、配線用金属膜２７を配線
する。In FIG. 1, a P-type silicon substrate 21
A gate oxide film 23 and a field oxide film 25 are formed thereon by heat-treating an N-type source and drain 22 and a silicon substrate 21 on the surface, and a gate electrode made of polycrystalline Si is formed on the gate oxide film 23. 24, and a wiring isolation insulating film 26 is formed thereon. Therefore, a contact hole is formed in the wiring isolation insulating film 26 by selective etching, and the wiring metal film 27 is wired.
【０００５】このように構成されるＭＯＳトランジスタ
の１つの問題点として、ゲート絶縁膜（酸化膜）２３の
絶縁破壊による信頼性の低下が挙げられる。One problem of the MOS transistor having such a structure is that the reliability of the MOS transistor is reduced due to dielectric breakdown of the gate insulating film (oxide film) 23.
【０００６】このゲート酸化膜２３の電気的耐圧特性を
調査する装置の構成を示したものが図１０である。FIG. 10 shows the configuration of an apparatus for examining the electric breakdown voltage characteristics of the gate oxide film 23. As shown in FIG.
【０００７】この図に示すように、Ｐ型基板３１上には
ゲート酸化膜３２が形成され、このゲート酸化膜３２と
しては、１０〜５０ｎｍの酸化膜が現在一般的に用いら
れている。また、ゲート酸化膜３２上には多結晶Ｓｉゲ
ート電極３３が形成され、この調査においては、耐圧の
感度を向上させるため、通常のトランジスタに比較して
大幅に広い面積、例えば、１０〜３０ｍｍ2 が用いられ
ている。As shown in FIG. 1, a gate oxide film 32 is formed on a P-type substrate 31, and an oxide film of 10 to 50 nm is generally used as the gate oxide film 32 at present. In addition, a polycrystalline Si gate electrode 33 is formed on the gate oxide film 32. In this investigation, in order to improve the sensitivity of the breakdown voltage, the area is much larger than that of a normal transistor, for example, 10 to 30 mm 2. Is used.
【０００８】このように作製された構造において、端子
３４を多結晶Ｓｉゲート電極３３に接触させ、ゲート酸
化膜３２の耐圧を測定する。この時の測定方法として
は、可変電圧源３５を低電圧より順次上昇させることに
より、電流計３６により、規定電流が流れる電圧をゲー
ト酸化膜３２の絶縁耐圧と判定している。In the structure thus manufactured, the terminal 34 is brought into contact with the polycrystalline Si gate electrode 33, and the breakdown voltage of the gate oxide film 32 is measured. As a measuring method at this time, the voltage at which the specified current flows is determined by the ammeter 36 to be the withstand voltage of the gate oxide film 32 by sequentially increasing the variable voltage source 35 from a low voltage.
【０００９】この時のゲート酸化膜３２（膜厚２０ｎ
ｍ）の耐圧分布を示したものが図１１であり、横軸に破
壊電圧（Ｖ）、縦軸に不良率（％）を表している。At this time, the gate oxide film 32 (film thickness 20 n
FIG. 11 shows the breakdown voltage distribution of m), where the horizontal axis represents the breakdown voltage (V) and the vertical axis represents the failure rate (%).
【００１０】ここで、ゲート酸化膜３２は２０ｎｍで、
多結晶Ｓｉゲート電極３３の面積は２０ｍｍ2 であり、
判定電流は４μＡ／ｍｍ2 である。ゲート酸化膜３２の
耐圧はＡモードグループと呼ばれている低電圧グループ
と、中電圧のＢモードグループ及び酸化膜本来の耐圧を
示すＣモードグループに別れて分布している一般的な耐
圧分布を示している。The gate oxide film 32 has a thickness of 20 nm.
The area of the polycrystalline Si gate electrode 33 is 20 mm 2 ,
The judgment current is 4 μA / mm 2 . The breakdown voltage of the gate oxide film 32 is divided into a low voltage group called an A mode group, a medium voltage B mode group, and a general breakdown voltage distribution which is distributed in a C mode group indicating the intrinsic breakdown voltage of the oxide film. Is shown.
【００１１】[0011]
【発明が解決しようとする課題】このように、一般的に
形成されたトランジスタのゲート酸化膜においては、Ａ
モードやＢモードと呼ばれる低耐圧部が存在しているた
め、信頼性が低下するという問題点がある。As described above, in a gate oxide film of a generally formed transistor, A
Since there is a low breakdown voltage section called a mode or a B mode, there is a problem that reliability is reduced.
【００１２】この問題を解決するために、本願の発明者
によって提案された、特願平４−２１７０８０号におい
ては、ゲート酸化膜表面を帯電処理し、均一なＣＶＤ多
結晶Ｓｉを成長させ耐圧を向上させる方法や、更にこの
帯電処理によってパーティクルが付着するため、イオン
溶液中で洗浄する方法を提案している。この結果を示し
たのが図１２である。この方法によって、Ａ・Ｂモード
の不良が大幅に低下していることが判る。しかし、Ａ・
Ｂモードは完全に無くならず、数％の発生が測定されて
いる。In order to solve this problem, Japanese Patent Application No. Hei 4-217080 proposed by the inventor of the present application charges the surface of the gate oxide film, grows uniform CVD polycrystalline Si, and controls the breakdown voltage. There has been proposed a method of improving the particle size, and a method of cleaning in an ionic solution since particles are attached by the charging treatment. FIG. 12 shows the result. It can be seen that this method significantly reduces the failure in the AB mode. However, A.
The B mode is not completely eliminated, and the occurrence of several% is measured.
【００１３】このように、ゲート酸化膜の耐圧が向上す
る要因として、特願平４−２１７０８０号においては、
ブラシスクラブによって酸化膜表面に付着しているパー
ティクルは完全に除去され、その後イオン溶液中で洗浄
することにより、酸化膜表面に帯電した電荷が放出さ
れ、静電吸着したパーティクルが除去されるため、その
後の多結晶Ｓｉ膜が均一に成長し、ゲート酸化膜の耐圧
が向上するとし、帯電による酸化膜の変化は具体的に示
されていなかった。[0013] As described above, Japanese Patent Application No. 4-217080 discloses that the withstand voltage of the gate oxide film is improved.
Particles adhering to the oxide film surface are completely removed by the brush scrub, and after that, by washing in an ionic solution, charged charges are released to the oxide film surface, and the electrostatically adsorbed particles are removed. It is assumed that the polycrystalline Si film thereafter grows uniformly and the withstand voltage of the gate oxide film is improved, and the change of the oxide film due to charging is not specifically shown.
【００１４】しかしながら、その後の研究（第４３回
集積回路シンポジウム Ｐ．１０２〜１０７）により、
酸化膜の耐圧は、図１３に示すように、帯電処理によっ
て、酸化膜のウィークスポットが消滅することによって
向上することが報告されている。However, the subsequent research (43
Integrated Circuit Symposium 102-107)
It is reported that the withstand voltage of the oxide film is improved by eliminating the weak spots of the oxide film by the charging treatment as shown in FIG.
【００１５】すなわち、図１３（Ａ）に示すように、シ
リコン基板４１上の酸化膜４２中には、シリコン基板４
１の欠陥に起因する欠陥や、酸化膜成長時に発生する酸
化膜欠陥（一般的に、ウィークスポットと呼ばれてい
る）４３Ａがある。That is, as shown in FIG. 13A, in the oxide film 42 on the silicon substrate 41, the silicon substrate 4
1A and an oxide film defect (generally called a weak spot) 43A generated during the growth of the oxide film.
【００１６】このような酸化膜４２を純水で摩擦する
と、図１３（Ｂ）に示すように、酸化膜４２表面に電荷
４４が帯電する。この電荷４４の電界強度がウィークス
ポット４３Ａ部の耐圧強度以上になると、このウィーク
スポット４３Ａを含む酸化膜部４３′でブレークダウン
が起こり、電流が流れ、ジュール熱が発生する。このジ
ュール熱が酸化膜の溶融温度近くになると、フロー現象
が起き、安定なＳｉＯ結合が得られる。When the oxide film 42 is rubbed with pure water, charges 44 are charged on the surface of the oxide film 42 as shown in FIG. When the electric field strength of the electric charge 44 becomes equal to or higher than the breakdown voltage strength of the weak spot 43A, breakdown occurs in the oxide film part 43 'including the weak spot 43A, a current flows, and Joule heat is generated. When the Joule heat approaches the melting temperature of the oxide film, a flow phenomenon occurs, and a stable SiO bond is obtained.
【００１７】これら摩擦による電荷帯電、ウィーク
スポット４３Ａ部でのブレークダウン、ジュール熱の
発生、フローによる安定なＳｉＯ結合の現象が断続的
に発生し、図１３（Ｃ）に示すように、酸化膜４２のウ
ィークスポット４３Ａが消滅していき、酸化膜４２の耐
圧は向上し、Ａモード、Ｂモード不良がなくなってい
く。The charge charging due to the friction, the breakdown at the weak spot 43A, the generation of Joule heat, and the phenomenon of stable SiO bonding due to the flow occur intermittently, and as shown in FIG. The weak spot 43A of 42 disappears, the breakdown voltage of the oxide film 42 improves, and the A-mode and B-mode defects disappear.
【００１８】しかし、酸化膜４２の表面には、電荷４４
が帯電しているため、図１３（Ｄ）に示すように、多結
晶Ｓｉ成長時の熱処理や、イオン溶液洗浄での帯電減少
工程までの帯留時間中に、酸化膜４２の表面にパーティ
クル４５が静電吸着する。However, on the surface of the oxide film 42, electric charges 44
As shown in FIG. 13D, particles 45 are deposited on the surface of the oxide film 42 during the heat treatment during the growth of polycrystalline Si and the dwell time until the charge reduction step in the ionic solution cleaning, as shown in FIG. Adsorb electrostatically.
【００１９】このパーティクル４５は、その後の洗浄に
おいても除去し難く、多結晶Ｓｉ４６の成長時の熱処理
において汚染源となり、図３（Ｅ）に示すように、新た
なウィークスポット４３Ｂを発生させてしまうため、酸
化膜４２の完全性が失われる。つまり、Ａ・Ｂモードが
完全に無くならず、数％のＡ・Ｂモード不良を発生させ
るという問題点があった。The particles 45 are difficult to remove even in the subsequent cleaning, and become a source of contamination in the heat treatment during the growth of the polycrystalline Si 46, thereby generating a new weak spot 43B as shown in FIG. Then, the integrity of oxide film 42 is lost. That is, there is a problem that the A and B modes are not completely eliminated and a few percent of the A and B mode defects are generated.
【００２０】本発明は、上記問題点を除去し、以上述べ
たゲート酸化膜耐圧のＡモードやＢモード不良を無く
し、信頼性の高い半導体素子の製造方法を提供すること
を目的とする。An object of the present invention is to provide a method for manufacturing a highly reliable semiconductor device which eliminates the above problems and eliminates the A mode and B mode defects of the gate oxide film breakdown voltage described above.
【００２１】[0021]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体素子の製造方法において、基板上にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜表面を純水
により帯電させ、前記ゲート絶縁膜の欠陥を消滅させる
工程と、前記ゲート絶縁膜の欠陥を消滅させる工程に引
き続き、純水とＣＯ 2 との混合液により前記ゲート絶縁
膜表面を除電処理する工程とを有するようにしたもので
ある。According to the present invention, there is provided a method for manufacturing a semiconductor device, comprising the steps of: (a) forming a gate insulating film on a substrate; A step of charging the substrate with water to eliminate defects in the gate insulating film; and a step of eliminating defects in the gate insulating film.
And a step of subjecting the surface of the gate insulating film to static elimination with a mixed solution of pure water and CO 2 .
【００２２】〔２〕半導体素子の製造方法において、基
板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜表面を純水により帯電させ、前記ゲート絶縁膜の欠陥
を消滅させる工程と、前記ゲート絶縁膜の欠陥を消滅さ
せる工程に引き続き、イソプロピルアルコールにより前
記ゲート絶縁膜表面を除電処理する工程とを有するよう
にしたものである。 [2] In the method of manufacturing a semiconductor element,
Forming a gate insulating film on a board;
The surface of the film is charged with pure water and defects in the gate insulating film are detected.
Eliminating the defect of the gate insulating film.
Isopropyl alcohol
Removing the surface of the gate insulating film.
It was made.
【００２３】〔３〕半導体素子の製造方法において、基
板上にゲート絶縁膜を形成する工程 と、前記ゲート絶縁
膜表面を純水により帯電させ、前記ゲート絶縁膜の欠陥
を消滅させる工程と、前記ゲート絶縁膜の欠陥を消滅さ
せる工程に引き続き、熱処理により前記ゲート絶縁膜表
面を除電処理する工程とを有するようにしたものであ
る。 [3] In the method of manufacturing a semiconductor element,
Forming a gate insulating film on a plate, the gate insulating
The surface of the film is charged with pure water and defects in the gate insulating film are detected.
Eliminating the defect of the gate insulating film.
Subsequent to the step of heat treatment, heat treatment
And a step of subjecting the surface to static elimination.
You.
【００２４】〔４〕上記〔１〕、〔２〕又は〔３〕記載
の半導体素子の製造方法において、前記ゲート絶縁膜の
欠陥を消滅させる工程と前記ゲート絶縁膜表面を除電処
理する工程とは同一装置により行うようにしたものであ
る。 [4] In the method for manufacturing a semiconductor device according to the above [1] , [2] or [3], the step of eliminating defects in the gate insulating film and the step of removing the surface of the gate insulating film are performed. They are performed by the same device.
【００２５】[0025]
【作用】本発明によれば、上記したように、ＭＩＳＦＥ
Ｔの製造方法において、ゲート絶縁膜成長後の工程にお
いて、ゲート絶縁膜の表面を所定の電位に帯電させた
後、速やかに除電処理を行う。その後、ゲート電極を形
成する。According to the present invention, as described above, MISFE
In the method of manufacturing T, in the step after the growth of the gate insulating film, the surface of the gate insulating film is charged to a predetermined potential, and then the charge removing process is immediately performed. After that, a gate electrode is formed.
【００２６】したがって、ゲート絶縁膜に機械的に付着
したパーティクルや、静電気力によって付着したパーテ
ィクルが完全に除去され、ゲート絶縁膜の電気的耐圧が
向上する。Therefore, the particles mechanically attached to the gate insulating film and the particles attached by the electrostatic force are completely removed, and the electric breakdown voltage of the gate insulating film is improved.
【００２７】また、この除電方法として、ＣＯ2 によ
って純水を低抵抗化しリンスすることにより除電する方
法、イソプロピルアルコール（以下、ＩＰＡという）
によってリンスし除電する方法、高温ベークによって
除電する方法、を選択または組み合わせることによっ
て、ゲート絶縁膜の耐圧を向上させたものである。As a method of removing the static electricity, a method of reducing the resistance of pure water by CO 2 and rinsing the same is used, and isopropyl alcohol (hereinafter referred to as IPA) is used.
In this method, the withstand voltage of the gate insulating film is improved by selecting or combining a method of rinsing and removing static electricity and a method of removing static electricity by high temperature baking.
【００２８】[0028]
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２９】図１は本発明の実施例を示すＭＩＳＦＥＴ
の製造工程フローチャートである。FIG. 1 is a MISFET showing an embodiment of the present invention.
5 is a manufacturing process flowchart of FIG.
【００３０】（１）まず、アクティブ工程等のゲート酸
化膜（ゲート絶縁膜）形成工程以前の処理を行い、耐圧
向上を目的とするゲート酸化膜ＳｉＯ2 を、例えば２０
ｎｍ厚で形成する（ステップＳ１）。(1) First, a process prior to a gate oxide film (gate insulating film) forming process such as an active process is performed to form a gate oxide film SiO 2 for the purpose of improving withstand voltage, for example, 20
It is formed with a thickness of nm (Step S1).
【００３１】（２）次いで、耐圧向上処理を行う（ステ
ップＳ２）。これは、純水とゲート酸化膜の摩擦によっ
て酸化膜表面を帯電させることによって、電界が酸化膜
中のウィークスポット部の耐圧強度以上の電界に達する
とブレークダウンを起こし、セルフヒーリング現像によ
ってウィークスポットを修復するという現像を利用する
ものである。(2) Next, withstand voltage improvement processing is performed (step S2). This is because the surface of the oxide film is charged by friction between the pure water and the gate oxide film, and when the electric field reaches an electric field exceeding the withstand voltage of the weak spot in the oxide film, a breakdown occurs. Is used to restore the image.
【００３２】（３）次に、この耐圧向上処理に引き続
き、速やかに除電処理を行う（ステップＳ３）。この除
電処理としては、ＣＯ2 を含む純水による除電、Ｉ
ＰＡによる除電、高温ベークによる除電などを挙げる
ことができる。(3) Next, following the process for improving the withstand voltage, the static elimination process is immediately performed (step S3). This static elimination treatment includes static elimination with pure water containing CO 2 ,
Examples include static elimination by PA and static elimination by high-temperature baking.
【００３３】（４）その後、一般的な工程であるゲート
電極となる多結晶シリコン膜を成長させる（ステップＳ
４）。(4) Thereafter, a polycrystalline silicon film serving as a gate electrode, which is a general process, is grown (step S).
4).
【００３４】（５）次に、ゲート電極となる多結晶シリ
コン膜にＰＯＣｌ3 拡散を行う（ステップＳ５）。(5) Next, POCl 3 diffusion is performed on the polycrystalline silicon film serving as a gate electrode (step S5).
【００３５】図２は本発明の実施例を示すゲート酸化膜
を帯電させ、セルフヒーリングによってウィークスポッ
トを消滅させるための装置の構成図である。FIG. 2 is a configuration diagram of an apparatus for charging a gate oxide film and eliminating weak spots by self-healing according to an embodiment of the present invention.
【００３６】まず、ゲート酸化工程を完了した半導体ウ
エハ１は、導伝性を有するスピン・チャック２によって
真空吸着され、回転軸３によって回転動作すると共に、
半導体ウエハ１の表面は純水ノズル４より吐出させた純
水でリンスされる。この時、ゲート酸化膜表面は、純水
との摩擦によって静電気が帯電する。この帯電により前
記したように、ウィークスポット部でブレークダウンが
起こり、ウィークスポットが消滅していく。この帯電と
ブレークダウン現像を繰り返し、充分にウィークスポッ
トを消滅させ、ゲート酸化膜の膜質を改良する。First, the semiconductor wafer 1 which has completed the gate oxidation step is vacuum-sucked by a spin chuck 2 having conductivity, and is rotated by a rotating shaft 3.
The surface of the semiconductor wafer 1 is rinsed with pure water discharged from a pure water nozzle 4. At this time, the surface of the gate oxide film is charged with static electricity due to friction with pure water. As described above, this charging causes breakdown at the weak spot portion, and the weak spot disappears. This charging and breakdown development are repeated to sufficiently eliminate weak spots and improve the quality of the gate oxide film.
【００３７】しかる後、スピンドライブで半導体ウエハ
１を乾燥させ、次工程の多結晶Ｓｉ膜を成長させる工程
に進めることになるが、酸化膜表面が帯電したままだ
と、静電吸着力によってパーティクルが付着し、多結晶
Ｓｉ膜成長時の熱処理でゲート酸化膜を汚染し、耐圧不
良の原因となってしまう。このため、ウィークスポット
消滅処理後は、速やかに帯電を除去することが望まし
い。Thereafter, the semiconductor wafer 1 is dried by a spin drive, and the process proceeds to the next process of growing a polycrystalline Si film. If the surface of the oxide film is still charged, particles are generated by electrostatic attraction. Adheres, contaminates the gate oxide film by the heat treatment during the growth of the polycrystalline Si film, and causes a breakdown voltage failure. For this reason, after the weak spot extinction process, it is desirable to quickly remove the charge.
【００３８】まず、第１の除電方法として、ＣＯ2 を含
む純水でリンスする。First, as a first static elimination method, rinsing is performed with pure water containing CO 2 .
【００３９】図３は本発明の第１の除電方法を実施する
装置の概略を示す図である。FIG. 3 is a diagram schematically showing an apparatus for implementing the first static elimination method of the present invention.
【００４０】この図に示すように、純水によるゲート酸
化膜耐圧向上処理に引き続き、同一ステージで除電処理
を行う。As shown in the figure, the static elimination process is performed at the same stage following the process of improving the gate oxide film breakdown voltage using pure water.
【００４１】すなわち、初めにウィークスポットを消滅
させるための帯電処理を行うため、純水ラインのバルブ
Ｖ１・Ｖ２を開にして、純水を半導体ウエハ１表面にリ
ンスするとともに、回転軸３によって半導体ウエハ１を
回転させる。この時の処理条件として、半導体ウエハ回
転数６０００ｒｐｍで４０秒処理する。That is, first, in order to perform a charging process for eliminating weak spots, the valves V1 and V2 of the pure water line are opened to rinse pure water on the surface of the semiconductor wafer 1 and to rotate the semiconductor by the rotating shaft 3. The wafer 1 is rotated. As a processing condition at this time, processing is performed at a semiconductor wafer rotation speed of 6000 rpm for 40 seconds.
【００４２】その後、バルブＶ１・Ｖ２を閉にして、バ
ルブＶ３・Ｖ４を開にするとともに、ＣＯ2 バルブＶ５
も開にして、ミキサ５で純水中にＣＯ2 を混合し、純水
のイオン濃度を高くして比抵抗１ＭΩｃｍ以下の純水を
作成し、ＣＯ2 純水ノズル６から半導体ウエハ１表面に
リンスする。ここで、２はスピン・チャック、４は純水
ノズルである。Thereafter, the valves V1 and V2 are closed, the valves V3 and V4 are opened, and the CO 2 valve V5 is opened.
Is also opened, CO 2 is mixed into the pure water by the mixer 5 to increase the ion concentration of the pure water to produce pure water having a specific resistance of 1 MΩcm or less, and the CO 2 pure water nozzle 6 Rinse. Here, 2 is a spin chuck, and 4 is a pure water nozzle.
【００４３】図４は１８ＭΩｃｍと１ＭΩｃｍの純水リ
ンスによる半導体ウエハ回転数６０００ｒｐｍによる酸
化膜の帯電電圧を示す図であり、横軸に処理時間
（秒）、縦軸に帯電電圧（Ｖ）を表している。FIG. 4 is a diagram showing the charging voltage of the oxide film at a semiconductor wafer rotation speed of 6000 rpm by rinsing with pure water of 18 MΩcm and 1 MΩcm. The horizontal axis represents the processing time (second), and the vertical axis represents the charging voltage (V). ing.
【００４４】この図に示すように、純水によるリンスに
より帯電したものが、ＣＯ2 を含む純水リンスにより、
除電されていることがわかる。As shown in this figure, what was charged by rinsing with pure water was converted into pure water by rinsing with CO 2 .
It can be seen that the charge has been removed.
【００４５】第２の除電方法としてイソプロピルアルコ
ールによりリンスする。As a second static elimination method, rinsing is performed with isopropyl alcohol.
【００４６】図５は本発明の第２の除電方法を実施する
装置の概略を示す図である。FIG. 5 is a diagram schematically showing an apparatus for implementing the second static elimination method of the present invention.
【００４７】この図に示すように、純水によるゲート酸
化膜耐圧向上処理後、純水ラインのバルブＶ１・Ｖ２を
閉じ、ＩＰＡラインのバルブＶ６を開いて、ＩＰＡを半
導体ウエハ１表面に供給し、リンスするようにしたもの
である。ＩＰＡの除電効果は、公知の方法として半導体
ウエハの除電に用いられており、本方法においても有効
な方法である。ここで、１は半導体ウエハ、２はスピン
・チャック、３は回転軸、４は純水ノズル、７はＩＰＡ
ノズルである。As shown in this figure, after the gate oxide film withstand voltage treatment with pure water, the valves V1 and V2 of the pure water line are closed, and the valve V6 of the IPA line is opened to supply IPA to the surface of the semiconductor wafer 1. , To be rinsed. The static elimination effect of IPA is used for static elimination of a semiconductor wafer as a known method, and is also an effective method in this method. Here, 1 is a semiconductor wafer, 2 is a spin chuck, 3 is a rotating shaft, 4 is a pure water nozzle, and 7 is IPA.
Nozzle.
【００４８】第３の除電方法として高温ベークによる除
電が上げられる。A third static elimination method is static elimination by high-temperature baking.
【００４９】図６は、純水によるゲート酸化膜耐圧向上
処理後、スピンドライで半導体ウエハを乾燥し、大気中
でベークした場合の帯電量の変化を示した図であり、ベ
ーク温度をパラメータとして、横軸にベーク時間
（秒）、縦軸に帯電時間（Ｖ）を表している。FIG. 6 is a diagram showing a change in the amount of charge when the semiconductor wafer is dried by spin drying and baked in the air after the gate oxide film withstand voltage improvement treatment with pure water, using the baking temperature as a parameter. The horizontal axis represents the baking time (second), and the vertical axis represents the charging time (V).
【００５０】ベークによる放電電圧は、温度依存が大き
く、ある値で略安定している。３００℃では約６０秒
で、−２４Ｖの帯電電圧から−４Ｖに急激に除電が進ん
でおり、３００℃以上で静電吸着力が小さく押さえられ
ることがわかる。The discharge voltage due to baking largely depends on temperature, and is substantially stable at a certain value. At 300 ° C., in about 60 seconds, the charge was rapidly removed from the charging voltage of −24 V to −4 V, and it can be seen that the electrostatic attraction force was suppressed at 300 ° C. or more.
【００５１】また、図７は６０００ｒｐｍで４０秒純水
リンス処理を行い、−２４Ｖに過飽和に帯電させ、酸化
膜のウィークスポットを消滅させた後、直ちに３５０℃
で６０秒のベーク処理を行った半導体ウエハの耐圧分布
を示した図であり、横軸に破壊電圧（Ｖ）、縦軸に不良
率（％）を表している。FIG. 7 shows a rinsing treatment with pure water at 6000 rpm for 40 seconds, supersaturation at −24 V to eliminate weak spots on the oxide film, and immediately thereafter at 350 ° C.
FIG. 5 is a diagram showing a breakdown voltage distribution of a semiconductor wafer which has been subjected to a baking process for 60 seconds in FIG. 5, where the horizontal axis represents the breakdown voltage (V) and the vertical axis represents the failure rate (%).
【００５２】この図に示すように、Ａモード、Ｂモード
の低電圧の耐圧モードが無くなり、Ｃモードへ移行して
いることがわかる。As shown in this figure, it can be seen that the low voltage withstand mode of the A mode and the B mode has disappeared and the mode has shifted to the C mode.
【００５３】図８は本発明の除電方法による耐圧向上の
検討状況を示す図である。FIG. 8 is a diagram showing a situation of studying the improvement of the withstand voltage by the static elimination method of the present invention.
【００５４】前記した特願平０４−２１７０８０号に見
られる帯電方法による改良と同様に、図８（Ａ）に示す
ように、シリコン基板１１上の酸化膜１２中には、シリ
コン基板１１の欠陥に起因する欠陥や、酸化膜成長時に
発生するウィークスポット１３がある。このような酸化
膜１２を純水で摩擦すると、図８（Ｂ）に示すように、
酸化膜１２の表面に電荷１４が帯電する。As shown in FIG. 8A, the oxide film 12 on the silicon substrate 11 has a defect of the silicon substrate 11 in the same manner as the improvement by the charging method disclosed in Japanese Patent Application No. Hei. And weak spots 13 generated during the growth of the oxide film. When such an oxide film 12 is rubbed with pure water, as shown in FIG.
Charges 14 are charged on the surface of oxide film 12.
【００５５】この電荷１４の電界強度がウィークスポッ
ト１３部の耐圧強度以上になると、このウィークスポッ
ト１３を含む酸化膜部１２′でブレークダウンが起こ
り、電流が流れ、ジュール熱が発生する。このジュール
熱が酸化膜１２の溶融温度近くになると、フロー現象が
起き、安定なＳｉＯ結合が得られる。When the electric field strength of the electric charge 14 becomes higher than the withstand voltage of the weak spot 13, breakdown occurs in the oxide film portion 12 'including the weak spot 13, a current flows, and Joule heat is generated. When the Joule heat approaches the melting temperature of the oxide film 12, a flow phenomenon occurs, and a stable SiO bond is obtained.
【００５６】これら摩擦による電荷帯電、ウィーク
スポット１３部でのブレークダウン、ジュール熱の発
生、フローによる安定なＳｉＯ結合の現象が断続的に
発生し、図８（Ｃ）に示すように、酸化膜１２のウィー
クスポット１３が消滅していき、酸化膜１２の耐圧は向
上する。つまり、酸化膜中のウィークスポット１３は、
帯電による高電界によってブレークダウンし、セルフヒ
ーリングによって消滅していく。The charge charging due to the friction, the breakdown at the 13 weak spots, the generation of Joule heat, and the phenomenon of stable SiO bonding due to the flow occur intermittently, and as shown in FIG. The 12 weak spots 13 disappear, and the withstand voltage of the oxide film 12 improves. That is, the weak spot 13 in the oxide film is
It breaks down due to the high electric field due to charging and disappears due to self-healing.
【００５７】このウィークスポット１３の消滅は、略２
０〜４０秒の過飽和帯電処理中に完了してしまう。The disappearance of the weak spot 13 is approximately 2
It is completed during the supersaturated charging process for 0 to 40 seconds.
【００５８】その後においては、帯電電荷は不要であ
り、逆に帯電した状態での次工程処理までの帯留時間中
に浮遊パーティクルと静電吸着し、ゲート酸化膜を汚染
してしまう。このため、ウィークスポット消滅処理後
は、速やかに除電することが望ましい。Thereafter, the charged electric charge is unnecessary, and conversely, it is electrostatically adsorbed to the floating particles during the dwell time until the next process in the charged state, and contaminates the gate oxide film. For this reason, it is desirable that static electricity be removed immediately after the weak spot disappearance processing.
【００５９】本実施例では、図８（Ｄ）に示すように、
ウィークスポット消滅処理後、ＣＯ2 を混合し、イオ
ン濃度を高くした純水によってリンスすることで、速や
かに除電することができる。同処理後、ＩＰＡによっ
て除電する。３００℃以上のベークによって除電す
る。これら個別の除電方法あるいは組み合わせによる方
法により、電荷は放出され、静電吸着力は無くなり、パ
ーティクルの付着を防止できる。このため、多結晶Ｓｉ
膜成長時までの放置時間中にもパーティクルの付着を減
少させることができる。In this embodiment, as shown in FIG.
After the weak spot extinction treatment, the charge can be quickly eliminated by mixing CO 2 and rinsing with pure water having a high ion concentration. After the same process, the charge is removed by IPA. Static electricity is removed by baking at 300 ° C. or higher. By these individual charge eliminating methods or a method by a combination thereof, electric charges are released, the electrostatic attraction force is lost, and the adhesion of particles can be prevented. Therefore, polycrystalline Si
Particle adhesion can be reduced even during the standing time until film growth.
【００６０】このことにより、多結晶Ｓｉ熱処理時にお
ける酸化膜への汚染がなくなり、耐圧の低下を防止で
き、良好な酸化耐圧特性を維持することができる。This eliminates contamination of the oxide film during the heat treatment of the polycrystalline Si, prevents a decrease in breakdown voltage, and maintains excellent oxidation breakdown voltage characteristics.
【００６１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。It should be noted that the present invention is not limited to the above embodiment, and various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
【００６２】[0062]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＭＩＳＦＥＴのゲート絶縁膜表面を帯電させ、
酸化膜のウィークスポットをセルフヒーリングで消滅さ
せた工程に引き続き、直ちに、酸化膜表面に帯電した電
荷をＣＯ2 を含んだ純水でリンスすること、またはＩＰ
Ａでリンスすることにより除電した後、スピンドライす
ること、あるいはスピンドライ後、直ちに高温ベークを
行うことにより、完全に電荷を放出し、静電吸着による
パーティクルの付着をなくすことができる。As described above, according to the present invention, the surface of the gate insulating film of the MISFET is charged,
Immediately after the step of eliminating the weak spots of the oxide film by self-healing, the charge on the oxide film surface is rinsed with pure water containing CO 2 or IP.
By removing the charge by rinsing with A and spin-drying, or by performing high-temperature baking immediately after spin-drying, the electric charge can be completely discharged, and the adhesion of particles due to electrostatic adsorption can be eliminated.
【００６３】したがって、多結晶Ｓｉの熱処理時におい
て、パーティクル付着によって発生する酸化膜への汚染
がなくなり、良好な耐圧分布特性が得られ、信頼性の向
上を図ることができる。Therefore, at the time of heat treatment of polycrystalline Si, contamination of the oxide film caused by the adhesion of particles is eliminated, good breakdown voltage distribution characteristics can be obtained, and reliability can be improved.
【図１】図１は本発明の実施例を示すＭＩＳＦＥＴの製
造工程フローチャートである。FIG. 1 is a flow chart of a MISFET manufacturing process showing an embodiment of the present invention.
【図２】本発明の実施例を示すゲート酸化膜を帯電さ
せ、セルフヒーリングによってウィークスポットを消滅
させるための装置の構成図である。FIG. 2 is a configuration diagram of an apparatus for charging a gate oxide film and eliminating weak spots by self-healing according to an embodiment of the present invention.
【図３】本発明の実施例を示す第１の除電方法を実施す
る装置の概略を示す図である。FIG. 3 is a diagram schematically showing an apparatus for implementing a first static elimination method according to an embodiment of the present invention.
【図４】本発明の実施例を示す１８ＭΩｃｍと１ＭΩｃ
ｍの純水リンスによる半導体ウエハ回転数６０００ｒｐ
ｍによる酸化膜の帯電電圧を示す図である。FIG. 4 shows 18 MΩcm and 1 MΩc showing an embodiment of the present invention.
semiconductor wafer rotation speed 6000 rpm by pure water rinsing
FIG. 6 is a diagram showing a charging voltage of an oxide film according to m.
【図５】本発明の実施例を示す第２の除電方法を実施す
る装置の概略を示す図である。FIG. 5 is a diagram schematically showing an apparatus for performing a second static elimination method according to the embodiment of the present invention.
【図６】本発明の実施例を示す第３の除電方法としての
純水によるゲート酸化膜の耐圧向上処理後、スピンドラ
イで半導体ウエハを乾燥し、大気中でベークした場合の
帯電量の変化を示した図である。FIG. 6 shows a change in the amount of charge when a semiconductor wafer is dried by spin dry and baked in the air after a process of improving the breakdown voltage of a gate oxide film with pure water as a third charge removing method showing an embodiment of the present invention. FIG.
【図７】本発明の実施例を示す第３の除電方法によるベ
ーク処理を行った半導体ウエハの耐圧分布を示した図で
ある。FIG. 7 is a diagram showing a breakdown voltage distribution of a semiconductor wafer which has been subjected to a baking process by a third charge removing method according to the embodiment of the present invention.
【図８】本発明の実施例を示す除電方法による耐圧向上
の検討状況を示す図である。FIG. 8 is a diagram showing a study state of improvement in withstand voltage by a static elimination method according to an embodiment of the present invention.
【図９】従来の一般的なＮ型ＭＯＳトランジスタの断面
図である。FIG. 9 is a cross-sectional view of a conventional general N-type MOS transistor.
【図１０】従来のトランジスタのゲート酸化膜の電気的
耐圧特性の調査装置の構成を示す図である。FIG. 10 is a diagram showing the configuration of a conventional device for examining the electrical breakdown voltage characteristics of the gate oxide film of a transistor.
【図１１】従来のトランジスタのゲート酸化膜（膜厚２
０ｎｍ）の耐圧分布を示す図である。FIG. 11 shows a gate oxide film (film thickness 2) of a conventional transistor.
FIG. 3 is a diagram showing a breakdown voltage distribution of 0 nm).
【図１２】従来法に改良を加えた場合のトランジスタの
ゲート酸化膜の耐圧分布を示す図である。FIG. 12 is a diagram showing a breakdown voltage distribution of a gate oxide film of a transistor when the conventional method is improved.
【図１３】従来法に改良を加えた場合のトランジスタの
ゲートの問題点を示す図である。FIG. 13 is a diagram showing a problem of a gate of a transistor when the conventional method is improved.
１ ゲート酸化工程を完了した半導体ウエハ ２ スピン・チャック ３ 回転軸 ４ 純水ノズル ５ ミキサ ６ ＣＯ2 純水ノズル ７ ＩＰＡノズル １１ シリコン基板 １２ 酸化膜 １２′ ウィークスポットを含む酸化膜部 １３ ウィークスポット １４ 電荷1 a gate oxide process semiconductor wafer 2 spin chuck 3 rotary shaft completing 4 pure water nozzle 5 mixer 6 CO 2 water nozzle 7 IPA nozzle 11 silicon substrate 12 oxide film 12 'Week oxide film 13 weak spots 14 comprising spot charge
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−92472（ＪＰ，Ａ) 1992年（平成４年）秋季第53回応用物 理学会学術講演会講演予稿集，ｐ．690 半導体・集積回路技術第43回シンポジ ウム講演論文集（平成４−12−３）, ｐ．102−107 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/304 H01L 21/316 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-4-92472 (JP, A) Proceedings of the 53rd Autumn Meeting of the Japan Society of Applied Physics, 1992 (Heisei Era 4), p. Proceedings of the 43rd Symposium on Semiconductor and Integrated Circuit Technologies (Heisei 4-12-3), p. 102-107 (58) Fields investigated (Int.Cl. 7 , DB name) H01L 29/78 H01L 21/336 H01L 21/304 H01L 21/316
Claims (4)
ト絶縁膜の欠陥を消滅させる工程と、 前記ゲート絶縁膜の欠陥を消滅させる工程に引き続き、
純水とＣＯ 2 との混合液により前記ゲート絶縁膜表面を
除電処理する工程とを有することを特徴とする半導体素
子の製造方法。1. A method of manufacturing a semiconductor device, comprising: a step of forming a gate insulating film on a substrate; a step of charging the surface of the gate insulating film with pure water to eliminate defects in the gate insulating film; Following the process of eliminating defects in the insulating film ,
Removing the surface of the gate insulating film with a mixed solution of pure water and CO 2 .
ト絶縁膜の欠陥を消滅させる工程と、Removing the defects in the insulating film; 前記ゲート絶縁膜の欠陥を消滅させる工程に引き続き、Following the step of eliminating defects in the gate insulating film,
イソプロピルアルコールにより前記ゲート絶縁膜表面をThe surface of the gate insulating film is treated with isopropyl alcohol.
除電処理する工程とを有することを特徴とする半導体素And a step of performing a static elimination process.
子の製造方法。Child manufacturing method.
ト絶縁膜の欠陥を消滅させる工程と、Removing the defects in the insulating film; 前記ゲート絶縁膜の欠陥を消滅させる工程に引き続き、Following the step of eliminating defects in the gate insulating film,
熱処理により前記ゲート絶縁膜表面を除電処理する工程A step of removing the surface of the gate insulating film by heat treatment
とを有することを特徴とする半導体素子の製造方法。A method for manufacturing a semiconductor device, comprising:
程と前記ゲート絶縁膜表面を除電処理する工程とは同一
装置により行うことを特徴とする請求項１、２又は３記
載の半導体素子の製造方法。4. The production of a semiconductor device according to claim 1, 2 or 3, wherein the performing by the same apparatus and process for charge elimination of a step to eliminate the defect of the gate insulating film of the gate insulating film surface Method.
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| １９９２年（平成４年）秋季第５３回応用物理学会学術講演会講演予稿集，ｐ．６９０ |
| 半導体・集積回路技術第４３回シンポジウム講演論文集（平成４−１２−３），ｐ．１０２−１０７ |
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