JP3192673B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP3192673B2 JP3192673B2 JP07728091A JP7728091A JP3192673B2 JP 3192673 B2 JP3192673 B2 JP 3192673B2 JP 07728091 A JP07728091 A JP 07728091A JP 7728091 A JP7728091 A JP 7728091A JP 3192673 B2 JP3192673 B2 JP 3192673B2
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Description
【０００１】
【産業上の利用分野】この発明は半導体素子の製造方法
に係り、詳しくはＤＲＡＭセルのように半導体基板上に
キャパシタを形成する方法に関し、特にキャパシタの下
部電極を製造する方法に関するものである。
に係り、詳しくはＤＲＡＭセルのように半導体基板上に
キャパシタを形成する方法に関し、特にキャパシタの下
部電極を製造する方法に関するものである。
【０００２】
【従来の技術】１９９０年春季応用物理学会 原稿予稿
集 Ｐ５８３ ２９ａ−ＳＢ−４に開示されるように、
ポリシリコン膜は、非結晶から多結晶に遷移する温度領
域で成膜することにより、膜表面の凹凸が大きくなる。
この温度領域で成膜したポリシリコン膜をＤＲＡＭセル
のキャパシタ下部電極に使用することにより、６２０℃
で成膜した場合に比較し、容量が約３０％増加する。
集 Ｐ５８３ ２９ａ−ＳＢ−４に開示されるように、
ポリシリコン膜は、非結晶から多結晶に遷移する温度領
域で成膜することにより、膜表面の凹凸が大きくなる。
この温度領域で成膜したポリシリコン膜をＤＲＡＭセル
のキャパシタ下部電極に使用することにより、６２０℃
で成膜した場合に比較し、容量が約３０％増加する。
【０００３】
【発明が解決しようとする課題】しかしながら、非結晶
から多結晶に遷移する温度領域で成膜された粗面ポリシ
リコン膜はポーラス（多孔質）な膜（膜として透き間の
ある非常に粗な膜）なので、後洗浄時に下地に対するダ
メージ、更には該ポリシリコン膜のハガレが生じるとい
う問題点がある。すなわち、前記粗面ポリシリコン膜で
キャパシタの下部電極を形成する場合、まず前記粗面ポ
リシリコン膜を成膜し、これにAsをイオン注入し、この
AsをN2アニールで全体に拡散させた後、ポリシリコン膜
をパターニングして下部電極を形成するが、前記N2アニ
ール時、熱処理装置内に侵入した酸素によりポリシリコ
ン膜の表面に５０Å程度の酸化膜が形成される。そこ
で、パターニング工程前に、この酸化膜を除去するため
に５％HF（フッ酸）で２０〜３０秒の後洗浄を行うが、
この時、粗面ポリシリコン膜はポーラス（多孔質）な膜
なのでHFが浸透し、下地の酸化膜がエッチングされてし
まうのである。また、下地の酸化膜がエッチングされる
と、リフトオフにより上層の粗面ポリシリコン膜がハガ
レることになる。
から多結晶に遷移する温度領域で成膜された粗面ポリシ
リコン膜はポーラス（多孔質）な膜（膜として透き間の
ある非常に粗な膜）なので、後洗浄時に下地に対するダ
メージ、更には該ポリシリコン膜のハガレが生じるとい
う問題点がある。すなわち、前記粗面ポリシリコン膜で
キャパシタの下部電極を形成する場合、まず前記粗面ポ
リシリコン膜を成膜し、これにAsをイオン注入し、この
AsをN2アニールで全体に拡散させた後、ポリシリコン膜
をパターニングして下部電極を形成するが、前記N2アニ
ール時、熱処理装置内に侵入した酸素によりポリシリコ
ン膜の表面に５０Å程度の酸化膜が形成される。そこ
で、パターニング工程前に、この酸化膜を除去するため
に５％HF（フッ酸）で２０〜３０秒の後洗浄を行うが、
この時、粗面ポリシリコン膜はポーラス（多孔質）な膜
なのでHFが浸透し、下地の酸化膜がエッチングされてし
まうのである。また、下地の酸化膜がエッチングされる
と、リフトオフにより上層の粗面ポリシリコン膜がハガ
レることになる。
【０００４】この発明は上記の点に鑑みなされたもの
で、下地に対するダメージ、膜のハガレを防止してキャ
パシタ容量を大きくとれるキャパシタ下部電極を形成す
ることができる半導体素子の製造方法を提供することを
目的とする。
で、下地に対するダメージ、膜のハガレを防止してキャ
パシタ容量を大きくとれるキャパシタ下部電極を形成す
ることができる半導体素子の製造方法を提供することを
目的とする。
【０００５】
【課題を解決するための手段】この発明では、表面の凹
凸が大きい粗面ポリシリコン膜と、膜質が緻密なシリコ
ン膜（透き間のないシリコン膜）とを任意の順序で半導
体基板上に積層して形成し、この２層からキャパシタの
下部電極を形成する。
凸が大きい粗面ポリシリコン膜と、膜質が緻密なシリコ
ン膜（透き間のないシリコン膜）とを任意の順序で半導
体基板上に積層して形成し、この２層からキャパシタの
下部電極を形成する。
【０００６】
【作用】上記この発明においては、後洗浄時の下地に対
するHFの浸透が、膜質が緻密なシリコン膜により防止さ
れる。したがって、下地のエッチング、その結果として
の２層膜のハガレが防止される。また、粗面ポリシリコ
ン膜が上層に位置する場合は該粗面ポリシリコン膜の表
面の凹凸により、一方膜質が緻密なシリコン膜が上層に
位置する場合は、下層の前記粗面ポリシリコン膜の表面
の凹凸の影響を受けての前記緻密なシリコン膜の表面の
凹凸により、キャパシタ下部電極の表面積を大きく得る
ことができる。したがって、キャパシタ容量の増大を図
ることができる。
するHFの浸透が、膜質が緻密なシリコン膜により防止さ
れる。したがって、下地のエッチング、その結果として
の２層膜のハガレが防止される。また、粗面ポリシリコ
ン膜が上層に位置する場合は該粗面ポリシリコン膜の表
面の凹凸により、一方膜質が緻密なシリコン膜が上層に
位置する場合は、下層の前記粗面ポリシリコン膜の表面
の凹凸の影響を受けての前記緻密なシリコン膜の表面の
凹凸により、キャパシタ下部電極の表面積を大きく得る
ことができる。したがって、キャパシタ容量の増大を図
ることができる。
【０００７】
【実施例】以下この発明の実施例を図面を参照して説明
する。図１はこの発明の第１の実施例を示す断面図であ
る。この図において、１はシリコン基板であり、まずこ
の基板１の表面に温度９５０℃の酸化により酸化膜２を
１０００Å成膜する。次に、その酸化膜２上に、１００
％SiH4ガスを原料ガスにした減圧ＣＶＤ法にて、圧力0.
２Torr, 温度５７０℃で膜表面の凹凸の大きな粗なポリ
シリコン膜３を１０００Å、キャパシタ下部電極下層膜
として成膜する。続いてその上に、同じく１００％SiH4
ガスを原料ガスにした減圧ＣＶＤ法にて、圧力0.２Tor
r, 温度６２０℃で膜質の緻密なポリシリコン膜４を５
００Å、キャパシタ下部電極上層膜として成膜する。そ
の後、ポリシリコン膜３，４にｎ型不純物をイオン注入
し、さらにそのｎ型不純物がポリシリコン膜３，４の全
体に拡散するようにN2中で熱処理する。この時、熱処理
装置内に侵入した酸素によりポリシリコン膜４の表面に
５０Å程度の酸化膜が形成される。そこで次に５％HFで
２０〜３０秒の後洗浄を行い、前記酸化膜を除去する。
この時、ポリシリコン膜３が透き間のある非常に粗な膜
であっても、この第１の実施例では上層の膜質が緻密な
ポリシリコン膜４によってHFの酸化膜２への浸透が防止
され、該酸化膜２のエッチングが防止され、該エッチン
グに基づくポリシリコン膜３，４のハガレも防止され
る。
する。図１はこの発明の第１の実施例を示す断面図であ
る。この図において、１はシリコン基板であり、まずこ
の基板１の表面に温度９５０℃の酸化により酸化膜２を
１０００Å成膜する。次に、その酸化膜２上に、１００
％SiH4ガスを原料ガスにした減圧ＣＶＤ法にて、圧力0.
２Torr, 温度５７０℃で膜表面の凹凸の大きな粗なポリ
シリコン膜３を１０００Å、キャパシタ下部電極下層膜
として成膜する。続いてその上に、同じく１００％SiH4
ガスを原料ガスにした減圧ＣＶＤ法にて、圧力0.２Tor
r, 温度６２０℃で膜質の緻密なポリシリコン膜４を５
００Å、キャパシタ下部電極上層膜として成膜する。そ
の後、ポリシリコン膜３，４にｎ型不純物をイオン注入
し、さらにそのｎ型不純物がポリシリコン膜３，４の全
体に拡散するようにN2中で熱処理する。この時、熱処理
装置内に侵入した酸素によりポリシリコン膜４の表面に
５０Å程度の酸化膜が形成される。そこで次に５％HFで
２０〜３０秒の後洗浄を行い、前記酸化膜を除去する。
この時、ポリシリコン膜３が透き間のある非常に粗な膜
であっても、この第１の実施例では上層の膜質が緻密な
ポリシリコン膜４によってHFの酸化膜２への浸透が防止
され、該酸化膜２のエッチングが防止され、該エッチン
グに基づくポリシリコン膜３，４のハガレも防止され
る。
【０００８】次に、ポリシリコン膜３，４をパターニン
グしてキャパシタの２層構造の下部電極を形成する。そ
の後、該下部電極の表面を含む全面にキャパシタ絶縁膜
として、SiH2Cl2 ガスとNH3 ガスを原料ガスに用いた減
圧ＣＶＤ法にて、圧力0.１５Torr，温度６５０℃でシリ
コン窒化膜５を形成する。さらにその上にキャパシタ上
部電極膜として、SiH4ガスを原料ガスとする減圧ＣＶＤ
法にて、圧力0.２Torr，温度６２０℃でポリシリコン膜
６を１０００Å成膜する。そして、そのポリシリコン膜
６にｎ型不純物をイオン注入し、該不純物が全体に拡散
するように熱処理した後、該ポリシリコン膜６をパター
ニングすることによりキャパシタの上部電極を形成す
る。さらにその上部電極と同一パターンにシリコン窒化
膜５もパターニングする。以上でキャパシタが完成す
る。このキャパシタにおいては、ポリシリコン膜３の表
面の凹凸の影響を受けてポリシリコン膜４の表面（２層
構造下部電極の表面）が凹凸となり、該下部電極の表面
積を大きくとることができるので、キャパシタ容量の増
大を図れる。
グしてキャパシタの２層構造の下部電極を形成する。そ
の後、該下部電極の表面を含む全面にキャパシタ絶縁膜
として、SiH2Cl2 ガスとNH3 ガスを原料ガスに用いた減
圧ＣＶＤ法にて、圧力0.１５Torr，温度６５０℃でシリ
コン窒化膜５を形成する。さらにその上にキャパシタ上
部電極膜として、SiH4ガスを原料ガスとする減圧ＣＶＤ
法にて、圧力0.２Torr，温度６２０℃でポリシリコン膜
６を１０００Å成膜する。そして、そのポリシリコン膜
６にｎ型不純物をイオン注入し、該不純物が全体に拡散
するように熱処理した後、該ポリシリコン膜６をパター
ニングすることによりキャパシタの上部電極を形成す
る。さらにその上部電極と同一パターンにシリコン窒化
膜５もパターニングする。以上でキャパシタが完成す
る。このキャパシタにおいては、ポリシリコン膜３の表
面の凹凸の影響を受けてポリシリコン膜４の表面（２層
構造下部電極の表面）が凹凸となり、該下部電極の表面
積を大きくとることができるので、キャパシタ容量の増
大を図れる。
【０００９】図２はこの発明の第２の実施例を示す。こ
の第２の実施例では、膜表面の凹凸の大きな粗なポリシ
リコン膜３と、膜質が緻密なポリシリコン膜４の形成順
序を第１の実施例と逆にしたものであり、酸化膜２上に
まずキャパシタ下部電極下層膜として膜質が緻密なポリ
シリコン膜４を形成し、その上にキャパシタ下部電極上
層膜として粗面ポリシリコン膜３を形成する。
の第２の実施例では、膜表面の凹凸の大きな粗なポリシ
リコン膜３と、膜質が緻密なポリシリコン膜４の形成順
序を第１の実施例と逆にしたものであり、酸化膜２上に
まずキャパシタ下部電極下層膜として膜質が緻密なポリ
シリコン膜４を形成し、その上にキャパシタ下部電極上
層膜として粗面ポリシリコン膜３を形成する。
【００１０】このようにしても、ポリシリコン膜３の表
面に形成された薄い酸化膜を５％HFで除去する際の酸化
膜２へのHFの浸透は膜質の緻密なポリシリコン膜４で防
止でき、かつ粗面ポリシリコン膜３の表面の凹凸でキャ
パシタ下部電極の表面積を大きくとることができる。こ
の第２の実施例において、ポリシリコン膜３，４の形成
順序以外はすべて第１の実施例と同一である。
面に形成された薄い酸化膜を５％HFで除去する際の酸化
膜２へのHFの浸透は膜質の緻密なポリシリコン膜４で防
止でき、かつ粗面ポリシリコン膜３の表面の凹凸でキャ
パシタ下部電極の表面積を大きくとることができる。こ
の第２の実施例において、ポリシリコン膜３，４の形成
順序以外はすべて第１の実施例と同一である。
【００１１】なお、上記第１，第２の実施例において
は、膜質が緻密なシリコン膜として、１００％SiH4ガス
を原料ガスとした減圧ＣＶＤ法にて、圧力0.２Torr，温
度６２０℃でポリシリコン膜を５００Å成膜したが、ア
モルファスシリコン膜を形成してもよい。アモルファス
シリコン膜の場合は、一例としては、上記と同一ガス、
同一ＣＶＤ法により圧力0.２Torr，温度５００℃でアモ
ルファスシリコン膜を５００Å成膜させる。
は、膜質が緻密なシリコン膜として、１００％SiH4ガス
を原料ガスとした減圧ＣＶＤ法にて、圧力0.２Torr，温
度６２０℃でポリシリコン膜を５００Å成膜したが、ア
モルファスシリコン膜を形成してもよい。アモルファス
シリコン膜の場合は、一例としては、上記と同一ガス、
同一ＣＶＤ法により圧力0.２Torr，温度５００℃でアモ
ルファスシリコン膜を５００Å成膜させる。
【００１２】
【発明の効果】以上詳細に説明したようにこの発明の製
造方法によれば、表面の凹凸が大きい粗面ポリシリコン
膜と膜質が緻密なシリコン膜の２層でキャパシタの下部
電極を形成するようにしたので、後洗浄時における下地
に対するダメージ、膜のハガレを防止でき、かつキャパ
シタ容量の増加を図ることができる。
造方法によれば、表面の凹凸が大きい粗面ポリシリコン
膜と膜質が緻密なシリコン膜の２層でキャパシタの下部
電極を形成するようにしたので、後洗浄時における下地
に対するダメージ、膜のハガレを防止でき、かつキャパ
シタ容量の増加を図ることができる。
【図１】この発明の半導体素子の製造方法の第１の実施
例を示す断面図である。
例を示す断面図である。
【図２】この発明の第２の実施例を示す断面図である。
１ シリコン基板 ２ 酸化膜 ３ ポリシリコン膜 ４ ポリシリコン膜 ５ シリコン窒化膜 ６ ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−42161（ＪＰ，Ａ) 特開 平２−1154（ＪＰ，Ａ) 特開 平３−263370（ＪＰ，Ａ) 特開 平３−272165（ＪＰ，Ａ) 特開 平４−280463（ＪＰ，Ａ) 特開 平５−67730（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (1)
- 【請求項１】 半導体基板上に表面の凹凸が大きい粗面
ポリシリコン膜と、膜質が緻密なシリコン膜とを任意の
順序で積層して形成し、その後、ＨＦの洗浄を行ない、
その後、キャパシタ絶縁膜を形成し、前記キャパシタ絶
縁膜上に上部電極を形成することを特徴とする半導体素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07728091A JP3192673B2 (ja) | 1991-03-18 | 1991-03-18 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07728091A JP3192673B2 (ja) | 1991-03-18 | 1991-03-18 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110022A JPH05110022A (ja) | 1993-04-30 |
| JP3192673B2 true JP3192673B2 (ja) | 2001-07-30 |
Family
ID=13629457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07728091A Expired - Fee Related JP3192673B2 (ja) | 1991-03-18 | 1991-03-18 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3192673B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620958A (ja) * | 1992-04-10 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | 粗いシリコン表面の形成およびその応用 |
| KR100365935B1 (ko) * | 1995-12-20 | 2003-03-15 | 주식회사 하이닉스반도체 | 반도체소자의저장전극형성방법 |
| KR100235938B1 (ko) * | 1996-06-24 | 1999-12-15 | 김영환 | 반구형 실리콘 제조방법 |
| TW385544B (en) * | 1998-03-02 | 2000-03-21 | Samsung Electronics Co Ltd | Apparatus for manufacturing semiconductor device, and method of manufacturing capacitor of semiconductor device thereby |
| JP2010153893A (ja) * | 2002-01-29 | 2010-07-08 | Renesas Technology Corp | 半導体記憶装置 |
-
1991
- 1991-03-18 JP JP07728091A patent/JP3192673B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110022A (ja) | 1993-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010508 |
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