JP3191896B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、微細コンタクトおよび
配線パターン等の形成において、フォトリソグラフィー
工程での最小寸法以下の最終形状を達成する、半導体装
置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device which achieves a final shape smaller than a minimum size in a photolithography step in forming a fine contact and a wiring pattern.
【０００２】[0002]
【従来の技術】近年、微細加工技術の分野、特に半導体
加工産業ではレジストパターンの最小寸法が小さくな
り、フォトリソグラフィー技術で可能となる最小加工寸
法がその大きさを決定している。2. Description of the Related Art In recent years, in the field of fine processing technology, especially in the semiconductor processing industry, the minimum dimension of a resist pattern has become smaller, and the minimum processing dimension that can be achieved by photolithography determines the size.
【０００３】従来はフォトリソグラフィー工程で得られ
たレジスト膜をエッチングマスクとして用いていた。し
かし、この場合、フォトリソグラフィー工程での最小寸
法以下の最終形状を得ることができなかった。Conventionally, a resist film obtained in a photolithography process has been used as an etching mask. However, in this case, a final shape smaller than the minimum dimension in the photolithography process could not be obtained.
【０００４】以下図面を参照しながら、上記した従来の
微細加工方法の一例について説明する。An example of the above-mentioned conventional fine processing method will be described below with reference to the drawings.
【０００５】図８は従来の微細加工方法の工程断面図で
ある。図８において、１は半導体基板である。２は素子
分離酸化膜、４はトランジスタのゲート酸化膜、５はト
ランジスタのゲート電極、６は半導体基板１の表面に沿
って選択的に形成した不純物拡散層、７は絶縁膜、９は
所定のパターンのレジスト膜、１１はコンタクトホー
ル、１６は配線である。FIG. 8 is a process sectional view of a conventional fine processing method. In FIG. 8, reference numeral 1 denotes a semiconductor substrate. 2 is an element isolation oxide film, 4 is a gate oxide film of a transistor, 5 is a gate electrode of the transistor, 6 is an impurity diffusion layer selectively formed along the surface of the semiconductor substrate 1, 7 is an insulating film, and 9 is a predetermined Reference numeral 11 denotes a contact hole, and reference numeral 16 denotes a wiring.
【０００６】図８（Ａ）に示すように、半導体基板１と
してＰ型シリコン基板を用い、所定の領域にＮ型不純物
拡散層６を形成し、基板１の少なくとも不純物拡散層６
を形成した面上に選択酸化法等により素子分離酸化膜２
を形成する。次に、半導体基板１表面の不純物拡散層６
間の領域に熱酸化法でゲート酸化膜４を形成し、さらに
その上にポリシリコン膜を堆積する。それから、ポリシ
リコン膜をフォトリソグラフィー法とドライエッチング
法を用いて選択的に除去し、トランジスタのゲート電極
５を形成する。それから、ボロン（Ｂ）とリン（Ｐ）と
を含む酸化物を堆積して絶縁膜７を形成した後、熱処理
して平坦化する。その後、絶縁膜７上にフォトリソグラ
フィー法により所定のパターンのレジスト膜９を形成す
る。As shown in FIG. 8A, a P-type silicon substrate is used as a semiconductor substrate 1 and an N-type impurity diffusion layer 6 is formed in a predetermined region.
Element isolation oxide film 2 on the surface on which is formed by selective oxidation or the like.
To form Next, the impurity diffusion layer 6 on the surface of the semiconductor substrate 1
A gate oxide film 4 is formed in a region between them by a thermal oxidation method, and a polysilicon film is further deposited thereon. Then, the polysilicon film is selectively removed by photolithography and dry etching to form a gate electrode 5 of the transistor. Then, an oxide containing boron (B) and phosphorus (P) is deposited to form an insulating film 7, and then heat-treated to planarize. Thereafter, a resist film 9 having a predetermined pattern is formed on the insulating film 7 by a photolithography method.
【０００７】次に図８（Ｂ）に示すように、レジスト膜
９をマスクとして、絶縁膜７の、不純物拡散層６上の部
分を反応性イオンエッチング法で選択的に除去して、コ
ンタクトホール１１を形成する。Next, as shown in FIG. 8B, using the resist film 9 as a mask, a portion of the insulating film 7 on the impurity diffusion layer 6 is selectively removed by a reactive ion etching method to form a contact hole. 11 is formed.
【０００８】ここで、通常の反応性イオンエッチング法
では、被エッチング物である絶縁膜７のエッチングレー
トを大きくするため、エッチング時にポリマーが堆積し
やすい条件とする。しかし、この場合でも、絶縁膜７の
エッチング断面形状は垂直もしくは順テーパー程度であ
って、レジスト膜９より小さいエッチング形状を得るこ
とができない。Here, in the ordinary reactive ion etching method, in order to increase the etching rate of the insulating film 7 to be etched, the conditions are set such that a polymer is easily deposited at the time of etching. However, even in this case, the etched cross-sectional shape of the insulating film 7 is vertical or approximately tapered, and an etched shape smaller than the resist film 9 cannot be obtained.
【０００９】次に図８（Ｃ）に示すように、タングステ
ン（Ｗ）を１μｍの厚さに堆積して導電膜１２を形成す
る。Next, as shown in FIG. 8C, tungsten (W) is deposited to a thickness of 1 μm to form a conductive film 12.
【００１０】次に図８（Ｄ）に示すように、導電膜１２
を全面エッチングして、コンタクトホール１１内に残留
させる。この後、チタン（Ｔｉ）、窒化チタン（Ｔｉ
Ｎ）およびアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−
Ｃｕ）を順次堆積して、積層膜を形成し、フォトリソグ
ラフィー法とドライエッチング法を用いて、所定の部分
を除去して配線１６を形成する。[0010] Next, as shown in FIG.
Is etched over the entire surface to remain in the contact hole 11. Thereafter, titanium (Ti), titanium nitride (Ti
N) and aluminum-silicon-copper (Al-Si-
Cu) is sequentially deposited to form a laminated film, and a predetermined portion is removed by photolithography and dry etching to form the wiring 16.
【００１１】図９は従来の微細加工方法を用いた場合の
マスクレイアウト図である。図９において、１０２は素
子分離領域、１０３はトランジスタのゲート電極、１０
４はコンタクトホールである。１０５はゲート電極１０
３とコンタクトホール１０４の合わせ余裕度（約０.５
μｍ）であり、１０６は素子分離領域とコンタクトホー
ルの合わせ余裕度（約０.４μｍ）である。FIG. 9 is a mask layout diagram when a conventional fine processing method is used. 9, reference numeral 102 denotes an element isolation region; 103, a gate electrode of a transistor;
4 is a contact hole. 105 is the gate electrode 10
3 and the contact hole 104 (approximately 0.5).
μm), and reference numeral 106 denotes a margin (approximately 0.4 μm) between the element isolation region and the contact hole.
【００１２】図９に示すように、従来の微細加工方法で
は、フォトリソグラフィー工程で作製した所定パターン
のレジスト膜とほぼ同じ寸法の最終形状が得られるため
に、フォトリソグラフィー工程の合わせ余裕が必要とな
る。As shown in FIG. 9, in the conventional microfabrication method, a final shape having substantially the same dimensions as a resist film having a predetermined pattern formed in the photolithography step is obtained, so that a margin for alignment in the photolithography step is required. Become.
【００１３】[0013]
【発明が解決しようとする課題】しかしながら、上述の
ような構成では、フォトリソグラフィー工程で形成され
たレジストパターンとほぼ同じ寸法の最終形状が得られ
る。このため、フォトリソグラフィー工程の合わせ余裕
を小さくした場合、異なる層の配線との間のショートが
発生するので、合わせ余裕が必要となり、トランジスタ
等の素子の微細化を妨げるという問題点を有していた。
また、上記のような構成では、絶縁膜７の上に導電膜１
２であるタングステン膜を直接に堆積する部分が発生す
るために、工程の途中で導電膜１２が剥がれてしまうと
いう問題点があった。However, with the above configuration, a final shape having substantially the same size as the resist pattern formed in the photolithography process can be obtained. For this reason, when the alignment margin in the photolithography process is reduced, a short circuit occurs between wirings in different layers, so that an alignment margin is required, which hinders miniaturization of elements such as transistors. Was.
In the above configuration, the conductive film 1 is formed on the insulating film 7.
There is a problem that the conductive film 12 is peeled off during the process because a portion where the tungsten film of No. 2 is directly deposited occurs.
【００１４】本発明は上記問題点に鑑み、フォトリソグ
ラフィー工程における合わせ余裕を少なくでき、かつ安
定して製造できる微細加工方法を提供するものである。The present invention has been made in view of the above problems, and provides a fine processing method capable of reducing a margin for alignment in a photolithography process and stably manufacturing the same.
【００１５】[0015]
【課題を解決するための手段】上記問題点を解決するた
めに本発明の微細加工方法は、第一の被エッチング材料
上に第二の被エッチング材料を堆積する工程と、前記第
二の被エッチング材料上に所定のパターンのレジスト膜
を形成する工程と、前記レジスト膜をマスクとして、前
記第二の被エッチング材料と前記第一の被エッチング材
料とを、側壁堆積が多くかつ第一の被エッチング材料の
エッチングレートより第二の被エッチング材料のエッチ
ングレートが小さいエッチング条件でエッチングする工
程とを備えたものである。In order to solve the above-mentioned problems, the fine processing method according to the present invention comprises a first material to be etched.
Depositing a second material to be etched on the first
Forming a resist film of a predetermined pattern on the second material to be etched, and using the resist film as a mask ,
The second material to be etched and the first material to be etched
Charge and a factory of etching in the etching rate is less etching conditions of the second material to be etched than the etching rate of many sidewall deposition and the first material to be etched
It is provided with a process .
【００１６】[0016]
【作用】上述の構成によって、側壁堆積が多くかつ第一
の被エッチング材料のエッチングレートより第二の被エ
ッチング材料のエッチングレートが小さいエッチング条
件で、第二の被エッチング材料と第一の被エッチング材
料とをエッチングすることにより、一定量の寸法シフト
を得られるようになる。このため、第一の被エッチング
材料の開口部の寸法をレジストパターン寸法より小さく
形成することができ、フォトリソグラフィー工程の合わ
せ余裕を小さくすることができることとなる。また、絶
縁膜上のシリコン膜上に導電膜を堆積することにより、
膜同士の密着性が向上し、工程途中での膜剥がれ等が発
生しないこととなる。According to the above structure, the etching strip having a large amount of sidewall deposition and a smaller etching rate of the second material to be etched than the etching rate of the first material to be etched.
Where the second material to be etched and the first material to be etched
By etching the fee, so obtain a dimensional shift of a predetermined amount. Therefore, the first etched
The dimension of the opening of the material can be formed smaller than the dimension of the resist pattern , and the alignment margin in the photolithography process can be reduced. Also, by depositing a conductive film on the silicon film on the insulating film,
The adhesion between the films is improved, and the film does not peel off during the process.
【００１７】[0017]
【実施例】以下本発明の一実施例の微細加工方法につい
て、図面を参照しながら説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a perspective view of a microfabrication method according to an embodiment of the present invention.
【００１８】図１〜図６は本実施例の工程順断面図であ
る。図において、１は半導体基板、２は素子分離膜、４
はトランジスタのゲート酸化膜、５はトランジスタのゲ
ート電極、６は半導体基板１の表面に沿って形成され
た、反対導電型の不純物拡散層、７は絶縁膜、８はシリ
コン膜、９はレジスト膜、１０は側壁堆積物、１１はコ
ンタクトホール、１２は導電性膜、１３は埋め込まれた
導電性膜、１４は配線材料、１５は配線形成用レジスト
膜、１６は配線である。FIGS. 1 to 6 are sectional views in the order of steps in this embodiment. In the figure, 1 is a semiconductor substrate, 2 is an element isolation film, 4
Is a gate oxide film of a transistor, 5 is a gate electrode of the transistor, 6 is an impurity diffusion layer of the opposite conductivity type formed along the surface of the semiconductor substrate 1, 7 is an insulating film, 8 is a silicon film, and 9 is a resist film. Numeral 10 is a sidewall deposit, 11 is a contact hole, 12 is a conductive film, 13 is a buried conductive film, 14 is a wiring material, 15 is a resist film for forming wiring, and 16 is a wiring.
【００１９】図７は本発明の一実施例の微細加工方法を
用いた場合のマスクレイアウトの一例を示す図である。
図において、１０２は素子分離領域、１０３はトランジ
スタのゲート電極、１０４はコンタクトホールである。
１０５はゲート電極１０３とコンタクトホール１０４の
合わせ余裕度、１０６は素子分離領域とコンタクトホー
ルの合わせ余裕度である。FIG. 7 is a diagram showing an example of a mask layout when the fine processing method according to one embodiment of the present invention is used.
In the drawing, 102 is an element isolation region, 103 is a gate electrode of a transistor, and 104 is a contact hole.
Reference numeral 105 denotes an alignment allowance between the gate electrode 103 and the contact hole 104, and reference numeral 106 denotes an alignment allowance between the element isolation region and the contact hole.
【００２０】図１に示すように、半導体基板１として不
純物拡散層６を備えたＰ型シリコン基板を用い、不純物
拡散層６間の領域を除く他の領域上に選択酸化法等で膜
厚４００ｎｍの素子分離酸化膜２を形成し、また不純物
拡散層６間の領域上に熱酸化法で膜厚１０ｎｍのゲート
酸化膜４を形成する。さらに、その上にポリシリコンを
減圧ＣＶＤ法により４００ｎｍの厚さに堆積してから、
フォトリソグラフィー法とドライエッチング法で選択的
に除去して、ゲート酸化膜４上にトランジスタのゲート
電極５を形成する。それから、ボロンとリンとを含むシ
リコン酸化物を常圧ＣＶＤ法により９００ｎｍの厚さに
堆積して絶縁膜７を形成した後、８５０℃程度の温度で
熱処理してその表面を平坦化する。この絶縁膜７上にた
とえば減圧ＣＶＤ法によりポリシリコンを２５０ｎｍの
厚さに堆積して、シリコン膜８を形成する。その後、フ
ォトリソグラフィー法により所定のパターンのレジスト
膜９を形成する。As shown in FIG. 1, a P-type silicon substrate provided with an impurity diffusion layer 6 is used as a semiconductor substrate 1, and a film thickness of 400 nm is formed on a region other than a region between the impurity diffusion layers 6 by a selective oxidation method or the like. Is formed, and a gate oxide film 4 having a thickness of 10 nm is formed on a region between the impurity diffusion layers 6 by a thermal oxidation method. Furthermore, after polysilicon is deposited thereon to a thickness of 400 nm by a low pressure CVD method,
The gate electrode 5 of the transistor is formed on the gate oxide film 4 by selective removal by photolithography and dry etching. Then, a silicon oxide containing boron and phosphorus is deposited to a thickness of 900 nm by the normal pressure CVD method to form an insulating film 7, and then heat-treated at a temperature of about 850 ° C. to flatten the surface. Polysilicon is deposited to a thickness of 250 nm on the insulating film 7 by, for example, a low pressure CVD method to form a silicon film 8. After that, a resist film 9 having a predetermined pattern is formed by photolithography.
【００２１】次に図２に示すように、このレジスト膜９
をマスクとして、少なくとも炭素（Ｃ）と水素（Ｈ）と
弗素（Ｆ）とを含むガスを用いて、シリコン膜８と絶縁
膜７とを、絶縁膜７に対するエッチングレートが大きく
かつシリコン膜に対するエッチングレートが小さい条件
で反応性イオンエッチング法により、エッチングする。
エッチング装置としては、平行平板型反応性イオンエッ
チング装置を使用し、エッチング条件は以下のとおりと
した。Next, as shown in FIG.
Using a gas containing at least carbon (C), hydrogen (H), and fluorine (F) as a mask, the silicon film 8 and the insulating film 7 are etched at a high etching rate with respect to the insulating film 7 and with respect to the silicon film. Etching is performed by a reactive ion etching method under a condition of a small rate.
As the etching device, a parallel plate type reactive ion etching device was used, and the etching conditions were as follows.
【００２２】 ＣＨＦ3ガス ： １０ｓｃｃｍ ＣＦ4ガス ： １０ｓｃｃｍ Ａｒガス ： ２５０ｓｃｃｍ エッチング圧力 ： １０Ｐａ 印加高周波電力 ： ８００Ｗ ステージ温度 ： −１０℃ この条件は、通常、酸化膜をエッチングする際に用いら
れるものであり、特別な装置等を必要としない。また、
エッチングガスに炭素と水素と弗素とを含ませることに
より、炭素と水素を主成分とする反応生成物による堆積
物が得られ、かつ絶縁膜を垂直にエッチングする条件を
得ることが容易になる。CHF 3 gas: 10 sccm CF 4 gas: 10 sccm Ar gas: 250 sccm Etching pressure: 10 Pa Applied high frequency power: 800 W Stage temperature: −10 ° C. This condition is usually used when etching an oxide film. No special equipment is required. Also,
By including carbon, hydrogen, and fluorine in the etching gas, a deposit of a reaction product containing carbon and hydrogen as main components is obtained, and conditions for vertically etching the insulating film are easily obtained.
【００２３】このような条件下でエッチングを行うと、
当初は、エッチングの反応生成物である炭素と水素とを
主成分とするポリマーが、側壁堆積物１０として、レジ
スト膜９と被エッチング物のエッチング部分側壁に堆積
しながら、エッチングが進行する。したがって、エッチ
ング断面形状に角度がつく。本実施例では、エッチング
当初、シリコン膜８を構成する、エッチングレートの遅
いポリシリコンをエッチングするために、ポリシリコン
のエッチング断面が大きな角度を持つ。しかし、側壁堆
積物１０は一定の量、たとえばレジスト側壁から２５０
ｎｍ程度の厚さに堆積すると、その後の成長が止まる。
そのため、側壁堆積物１０の成長が止まった後は、シリ
コン膜８と絶縁膜７とがほぼ垂直方向すなわちその厚さ
方向へエッチングされる。この現象により、絶縁膜７に
は、レジスト膜９の開口寸法から片側２５０ｎｍ縮小さ
れたコンタクトホール１１が形成される。When etching is performed under such conditions,
Initially, the etching proceeds while a polymer mainly composed of carbon and hydrogen, which are reaction products of the etching, is deposited as a sidewall deposit 10 on the resist film 9 and the side wall of the etched portion of the etching target. Therefore, the etching cross-section has an angle. In this embodiment, at the beginning of the etching, the etching section of the polysilicon has a large angle in order to etch the polysilicon having a low etching rate, which constitutes the silicon film 8. However, the sidewall deposits 10 may have a certain amount, e.g.
When deposited to a thickness of about nm, subsequent growth stops.
Therefore, after the growth of the side wall deposit 10 is stopped, the silicon film 8 and the insulating film 7 are etched in a substantially vertical direction, that is, in a thickness direction thereof. Due to this phenomenon, a contact hole 11 that is reduced by 250 nm on one side from the opening dimension of the resist film 9 is formed in the insulating film 7.
【００２４】ここで、本実施例では、シリコン膜８の厚
さを２５０ｎｍとすることにより、側壁堆積物１０の成
長が終了してからもポリシリコンをエッチングするよう
にし、片側２５０ｎｍのパターン縮小を得たが、シリコ
ン膜の膜厚を薄めに調整することによりパターン縮小の
寸法を変化させることもできる。In this embodiment, the thickness of the silicon film 8 is set to 250 nm so that the polysilicon is etched even after the growth of the sidewall deposit 10 is completed, and the pattern is reduced by 250 nm on one side. However, the dimension of the pattern reduction can be changed by adjusting the thickness of the silicon film to be thin.
【００２５】この後、図３に示すように、レジスト膜９
と側壁堆積物１０とを酸素（Ｏ2）プラズマおよび硫酸
洗浄により除去してから、たとえば減圧ＣＶＤ法により
タングステン（Ｗ）を１μｍの厚さに堆積させて導電性
膜１２を形成する。この場合、タングステンを堆積する
際の表面は、コンタクトホール１１の側壁を除いて、す
べてシリコン膜８で覆われている。Thereafter, as shown in FIG.
After removing the side wall deposits 10 by oxygen (O 2 ) plasma and sulfuric acid cleaning, tungsten (W) is deposited to a thickness of 1 μm by, for example, a low pressure CVD method to form the conductive film 12. In this case, the surface when tungsten is deposited is entirely covered with the silicon film 8 except for the side wall of the contact hole 11.
【００２６】一般に絶縁膜、特に酸化膜上にタングステ
ン等を堆積する場合には、酸化膜とタングステンとの密
着性が弱いために、タングステンの堆積後に大気解放等
を行うと、タングステン膜が剥がれてしまう。これに対
して、シリコン膜上に堆積した場合には、タングステン
膜の密着性が大きいために剥がれは発生しない。したが
って、本実施例ではタングステン等の導電性膜１２が剥
がれてしまうようなことはない。In general, when tungsten or the like is deposited on an insulating film, particularly on an oxide film, the adhesion between the oxide film and the tungsten is weak. I will. On the other hand, when deposited on a silicon film, peeling does not occur because of the high adhesion of the tungsten film. Therefore, in this embodiment, the conductive film 12 such as tungsten does not peel off.
【００２７】図４に示すように、この後、既知の方法に
より導電性膜１２を全面エッチングし、埋め込まれた導
電性膜１３を形成する。図４ではシリコン膜のエッチン
グを途中で終了した所を示している。図５は、エッチン
グを終了し、コンタクトホール１１内のみに埋め込まれ
た導電性膜１３を形成した状態を示す。As shown in FIG. 4, thereafter, the entire surface of the conductive film 12 is etched by a known method to form a buried conductive film 13. FIG. 4 shows a state where the etching of the silicon film has been completed halfway. FIG. 5 shows a state in which the etching is completed and the conductive film 13 buried only in the contact hole 11 is formed.
【００２８】図６では、この後既知の方法を用いてアル
ミニウム（Ａｌ）膜を形成し、エッチングを行って所定
の配線１６を形成する。In FIG. 6, after that, an aluminum (Al) film is formed by using a known method, and etching is performed to form a predetermined wiring 16.
【００２９】以上のように本実施例によれば、絶縁膜７
上にシリコン膜８を形成し、炭素と水素と弗素とを含む
ガス系において、絶縁膜に対するエッチングレートとシ
リコン膜のエッチングレートの差の大きい条件において
エッチングすることにより、レジストパターンより小さ
い最終加工形状を得ることができる。As described above, according to the present embodiment, the insulating film 7
A silicon film 8 is formed thereon, and is etched in a gas system containing carbon, hydrogen, and fluorine under conditions where the difference between the etching rate for the insulating film and the etching rate for the silicon film is large, so that the final processed shape smaller than the resist pattern is obtained. Can be obtained.
【００３０】図７を用いて本発明の有効性を説明する。
以上述べてきたように本発明をコンタクトホールパター
ンに適用した場合には、最終コンタクトホールパターン
はレジストパターンから片側２５０ｎｍ縮小される。し
たがって、図２に一例を示すようにトランジスタのゲー
ト電極とコンタクトホールの間のショートに対する余裕
度を従来例と同じにとると、マスクにおけるゲート電極
とコンタクトホールの合わせ余裕度１０５は０.５μｍ
から０.２５μｍに、素子分離領域とコンタクトホール
の合わせ余裕度１０６は０.４μｍから０.１５μｍにそ
れぞれ縮小することができる。これによりたとえばゲー
ト長０.５μｍ、ゲート幅１.６μｍの単一トランジスタ
の占有面積はコンタクトホールサイズを０.８μｍ角と
した場合は約５５％に縮小することができる。このこと
は、膨大な数のコンタクトホールを必要とするＤＲＡＭ
その他のＬＳＩの面積を縮小することに大きく寄与す
る。The effectiveness of the present invention will be described with reference to FIG.
As described above, when the present invention is applied to the contact hole pattern, the final contact hole pattern is reduced by 250 nm on one side from the resist pattern. Therefore, as shown in an example in FIG. 2, when the margin for short-circuit between the gate electrode of the transistor and the contact hole is the same as that of the conventional example, the alignment margin 105 between the gate electrode and the contact hole in the mask is 0.5 μm.
From 0.2 μm to 0.25 μm, and the alignment margin 106 between the element isolation region and the contact hole can be reduced from 0.4 μm to 0.15 μm. Thus, for example, the area occupied by a single transistor having a gate length of 0.5 μm and a gate width of 1.6 μm can be reduced to about 55% when the contact hole size is 0.8 μm square. This is because DRAMs require a large number of contact holes.
This greatly contributes to reducing the area of other LSIs.
【００３１】なお、実施例において、第一の被エッチン
グ材料として絶縁膜１はボロンとリンを含む酸化膜、レ
ジスト膜９はコンタクトホールパターンとしたが、他の
絶縁膜でもよい。また、レジスト膜に配線パターンを形
成し、第一の被エッチング材料としてアルミニウム合
金、タングステン等の配線材料を用いてエッチングする
場合、さらにはレジストパターンとして配線の反転パタ
ーンを用い、絶縁膜をエッチングすることにより、埋め
込み配線パターンを形成する場合や、同様にして素子分
離パターンを形成する場合など、レジストパターンを縮
小した最終形状を得ることを目的とした微細加工にも同
様に本発明を適用できることは当然である。In the embodiment, as the first material to be etched, the insulating film 1 is an oxide film containing boron and phosphorus, and the resist film 9 is a contact hole pattern. However, other insulating films may be used. In the case where a wiring pattern is formed on a resist film and etching is performed using a wiring material such as an aluminum alloy or tungsten as a first material to be etched, the insulating film is further etched using an inverted wiring pattern as a resist pattern. Accordingly, the present invention can be similarly applied to fine processing for the purpose of obtaining a final shape in which a resist pattern is reduced, such as when forming an embedded wiring pattern or forming an element isolation pattern in the same manner. Of course.
【００３２】また、実施例では第一の被エッチング物と
してＢとＰを含む酸化膜、第二の被エッチング材料とし
てポリシリコンを用い、エッチングのガス系として炭素
と水素と弗素を含むガス系を用いたが、他の被エッチン
グ材料と他のガス系を用いても可能である。In this embodiment, an oxide film containing B and P is used as a first object to be etched, polysilicon is used as a second material to be etched, and a gas system containing carbon, hydrogen and fluorine is used as an etching gas system. Although used, other materials to be etched and other gas systems may be used.
【００３３】さらに本実施例では導電性膜１２としてタ
ングステン膜をもちいたが、ポリシリコン等他の導電性
膜でも良いことは明らかである。Further, in this embodiment, a tungsten film is used as the conductive film 12, but it is clear that another conductive film such as polysilicon may be used.
【００３４】また、本実施例では第二の被エッチング材
料であるポリシリコン上に直接レジストパターンを形成
したが、この間に第三の被エッチング材料を形成しても
同様の効果が得られる。Further, in this embodiment, the resist pattern is formed directly on the polysilicon which is the second material to be etched, but the same effect can be obtained by forming the third material to be etched during this time.
【００３５】[0035]
【発明の効果】本発明は、第一の被エッチング材料上に
第二の被エッチング材料を設け、レジスト膜をマスクと
して、壁堆積が多くかつ第一の被エッチング材料のエッ
チングレートより第二の被エッチング材料のエッチング
レートが小さいエッチング条件で、第二の被エッチング
材料と第一の被エッチング材料とをエッチングすること
により、第一の被エッチング材料の開口部の寸法をレジ
ストパターン寸法より小さくすることができる。According to the present invention, a second material to be etched is provided on a first material to be etched, and a resist film is used as a mask.
Then , under the etching conditions where the wall deposition is large and the etching rate of the second material to be etched is smaller than the etching rate of the first material to be etched,
By etching the material and the first material to be etched , the size of the opening of the first material to be etched can be made smaller than the size of the resist pattern.
【図１】本発明の半導体装置の製造方法における一実施
例の工程断面図FIG. 1 is a process sectional view of one embodiment of a method for manufacturing a semiconductor device according to the present invention.
【図２】本発明の半導体装置の製造方法における一実施
例の工程断面図FIG. 2 is a process sectional view of one embodiment of the method for manufacturing a semiconductor device according to the present invention;
【図３】本発明の半導体装置の製造方法における一実施
例の工程断面図FIG. 3 is a process sectional view of one embodiment of a method for manufacturing a semiconductor device according to the present invention;
【図４】本発明の半導体装置の製造方法における一実施
例の工程断面図FIG. 4 is a process sectional view of one embodiment of the method for manufacturing a semiconductor device according to the present invention;
【図５】本発明の半導体装置の製造方法における一実施
例の工程断面図FIG. 5 is a process sectional view of one embodiment of the method for manufacturing a semiconductor device according to the present invention;
【図６】本発明の半導体装置の製造方法における一実施
例の工程断面図FIG. 6 is a process sectional view of one embodiment of the method for manufacturing a semiconductor device according to the present invention;
【図７】本発明の半導体装置の製造方法における一実施
例の効果を説明するためのマスクレイアウト図FIG. 7 is a mask layout diagram for explaining the effect of one embodiment in the method of manufacturing a semiconductor device according to the present invention.
【図８】従来の微細加工方法における工程断面図FIG. 8 is a process sectional view in a conventional fine processing method.
【図９】従来の微細加工方法におけるマスクレイアウト
図FIG. 9 is a mask layout diagram in a conventional fine processing method.
１ 半導体基板 ２ 素子分離膜 ４ ゲート酸化膜 ５ ゲート電極 ６ 不純物拡散層 ７ 絶縁膜 ８ シリコン膜 ９ レジスト膜 １０ 側壁堆積物 １１ コンタクトホール １２ 導電性膜 １３ 埋め込まれた導電性膜 １４ 配線材料 １５ 配線形成用レジスト膜 １６ 配線 １０２ 素子分離領域 １０３ トランジスタのゲート電極 １０４ コンタクトホール １０５ ゲート電極１０３とコンタクトホール１０４の
合わせ余裕度 １０６ 素子分離領域とコンタクトホールの合わせ余裕
度DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Element isolation film 4 Gate oxide film 5 Gate electrode 6 Impurity diffusion layer 7 Insulating film 8 Silicon film 9 Resist film 10 Sidewall deposit 11 Contact hole 12 Conductive film 13 Embedded conductive film 14 Wiring material 15 Wiring Forming resist film 16 Wiring 102 Element isolation region 103 Transistor gate electrode 104 Contact hole 105 Alignment allowance between gate electrode 103 and contact hole 104 106 Alignment allowance between element isolation region and contact hole
Claims (2)
ッチング材料を堆積する工程と、前記第二の被エッチン
グ材料上に所定のパターンのレジスト膜を形成する工程
と、前記レジスト膜をマスクとして、前記第二の被エッ
チング材料と前記第一の被エッチング材料とを、側壁堆
積が多くかつ第一の被エッチング材料のエッチングレー
トより第二の被エッチング材料のエッチングレートが小
さいエッチング条件でエッチングする工程とを備えたこ
とを特徴とする半導体装置の製造方法。And 1. A process for depositing a second material to be etched on a first material to be etched, forming a resist film having a predetermined pattern on the second on the material to be etched, the resist film As a mask , the second
Etching the first material to be etched and the first material to be etched under conditions where the side wall deposition is large and the etching rate of the second material to be etched is smaller than the etching rate of the first material to be etched. A method for manufacturing a semiconductor device, comprising:
酸化物を、前記第二の被エッチング材料にシリコン膜
を、また、前記エッチングのためのガスに少なくとも炭
素、水素および弗素を含んだエッチングガスを用いるこ
とを特徴とする請求項１記載の半導体装置の製造方法。2. An etching gas containing silicon oxide as the first material to be etched, a silicon film as the second material to be etched, and at least carbon, hydrogen and fluorine as the etching gas. 2. The method for manufacturing a semiconductor device according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27410893A JP3191896B2 (en) | 1993-11-02 | 1993-11-02 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27410893A JP3191896B2 (en) | 1993-11-02 | 1993-11-02 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130680A JPH07130680A (en) | 1995-05-19 |
| JP3191896B2 true JP3191896B2 (en) | 2001-07-23 |
Family
ID=17537121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27410893A Expired - Fee Related JP3191896B2 (en) | 1993-11-02 | 1993-11-02 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3191896B2 (en) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318462B1 (en) * | 1997-10-16 | 2002-07-06 | 박종섭 | Micro pattern gap formation method of semiconductor device |
| KR20010060984A (en) * | 1999-12-28 | 2001-07-07 | 박종섭 | Manufacturing method for contact hole in semiconductor device |
| KR100632575B1 (en) * | 2000-06-22 | 2006-10-09 | 주식회사 하이닉스반도체 | Capacitor Formation Method of Semiconductor Device |
| JP4722550B2 (en) * | 2004-06-16 | 2011-07-13 | 東京エレクトロン株式会社 | Manufacturing method of semiconductor device |
| JP4522892B2 (en) * | 2005-03-09 | 2010-08-11 | 東京エレクトロン株式会社 | Fine pattern forming method |
| JP5248902B2 (en) | 2007-10-11 | 2013-07-31 | 東京エレクトロン株式会社 | Substrate processing method |
| KR20220082068A (en) * | 2019-11-08 | 2022-06-16 | 도쿄엘렉트론가부시키가이샤 | Etching method |
-
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- 1993-11-02 JP JP27410893A patent/JP3191896B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130680A (en) | 1995-05-19 |
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