JP3191803B2 - Signal processing apparatus and method - Google Patents
Signal processing apparatus and methodInfo
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- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【0001】[0001]
【産業上の利用分野】この発明は、例えばDCT(Disc
rete Cosine Transfer)変換によりビデオ信号を高能率
符号化して記録するディジタルVTRにおける信号処理
装置及び方法に関する。The present invention relates to a DCT (Disc
The present invention relates to a signal processing apparatus and method for a digital VTR that encodes and records a video signal with high efficiency by rete cosine transfer (transform).
【0002】[0002]
【従来の技術】ビデオ信号をディジタル化して磁気テー
プに記録するディジタルVTRの開発が進められてい
る。ディジタルビデオ信号の伝送帯域は非常に広いの
で、ディジタルオ信号をそのまま磁気テープに記録する
のは困難である。そこで、このようなディジタルVTR
では、高能率符号化技術を使って、ディジタルビデオ信
号が磁気テープに記録可能な帯域まで帯域圧縮される。
このような高能率符号化処理技術のひとつとして、DC
T変換が提案されている。2. Description of the Related Art A digital VTR for digitizing a video signal and recording it on a magnetic tape has been developed. Since the transmission band of the digital video signal is very wide, it is difficult to record the digital signal directly on a magnetic tape. Therefore, such a digital VTR
In this technology, a digital video signal is band-compressed to a band that can be recorded on a magnetic tape by using a high efficiency coding technique.
As one of such high-efficiency coding processing techniques, DC
A T-transform has been proposed.
【0003】DCT変換を用いた高能率符号化処理を行
うディジタルVTRでは、例えば(8×8)画素からな
るDCTブロックの時間領域のディジタルビデオ信号が
DCT変換により周波数領域のデータに変換される。ビ
デオ信号には相関があるので、ビデオ信号を周波数領域
のデータに変換すると、殆どが低周波成分となる。そし
て、パワーの大きい係数は低域周波数に集まり、高域に
行くほど、そのパワーは小さくなる。In a digital VTR that performs high-efficiency encoding processing using DCT conversion, for example, a digital video signal in a time domain of a DCT block composed of (8 × 8) pixels is converted into data in a frequency domain by DCT conversion. Since the video signal has a correlation, when the video signal is converted into data in the frequency domain, most of the signal is a low frequency component. Then, a coefficient having a large power is collected at a low frequency, and the power becomes smaller as the frequency increases.
【0004】このDCT変換により周波数領域に変換さ
れたデータは、更にハフマン符号等の可変長符号を用い
て符号化され、ビット数の減少が図られる。そして、エ
ラーに対処するために、データを磁気テープに記録する
際に、例えばリード・ソロモン符号を用いてエラー訂正
符号化処理が行われる。[0004] The data converted into the frequency domain by the DCT transform is further encoded using a variable length code such as a Huffman code, so that the number of bits is reduced. Then, in order to deal with errors, when data is recorded on a magnetic tape, an error correction encoding process is performed using, for example, a Reed-Solomon code.
【0005】[0005]
【発明が解決しようとする課題】このようなディジタル
VTRでは、DCT変換で得られた係数データを量子化
してから可変長符号化している。このように可変長符号
化すると、各フレーム毎にデータ数が変動してくる。と
ころが、各画面(フレーム)毎にデータ数が異なってい
ると、各フレームのディジタル色信号とテープ上のトラ
ックとの間で区切りが一致せず、編集処理等が行い難
い。そこで、量子化の際に複数の量子化ステップを切り
換えることで、各フレームでデータ数が略一定になるよ
うにしている。ところが、このようにデータ数が一定に
なるように量子化ステップを切り換えた場合、例えば背
景の空のような部分では、絵柄の変化が少ないので、D
CT変換による各周波数成分の係数データの値は小さく
なり、可変長符号化された時に少ないビット数に変換さ
れるので、小さな量子化ステップが選択されるのに対し
て、絵柄の変化の大きい部分では、DCT変換による各
周波数成分の係数データの値が大きくなるので、粗い量
子化ステップが選択されてしまう。そこで、可変長符号
化処理をする際に、1フレーム内で係数データの時系列
と空間的位置とを無相関とするシャフリングすることが
提案されている。In such a digital VTR, coefficient data obtained by DCT is quantized and then variable-length coded. When the variable length coding is performed in this manner, the number of data changes for each frame. However, if the number of data is different for each screen (frame), the delimiter does not match between the digital color signal of each frame and the track on the tape, so that it is difficult to perform an editing process or the like. Therefore, by switching a plurality of quantization steps at the time of quantization, the number of data in each frame is made substantially constant. However, when the quantization step is switched so that the number of data becomes constant, for example, in a portion such as the sky in the background, there is little change in the pattern, so that D
The value of the coefficient data of each frequency component by the CT conversion becomes small, and is converted into a small number of bits when the variable length coding is performed. In this case, since the value of the coefficient data of each frequency component by the DCT transform becomes large, a coarse quantization step is selected. Therefore, it has been proposed to perform shuffling such that the time series of coefficient data and the spatial position are uncorrelated in one frame when performing the variable-length encoding process.
【0006】従来のシャフリング処理では、1フレーム
内の各データをランダムに選ぶようにすることだけに着
目されており、ヘッドのクロッグやスクラッチによる補
間処理については、何等考慮されていない。すなわち、
このようなディジタルVTRにおいて、ヘッドにクロッ
グが生じた場合、一方のチャンネルの再生信号は殆ど得
られなくなる。また、テープを支持するガイド等に塵や
傷があると、テープの長手方向に連続してエラーが生じ
る。ランダムなシャフリングを行うと、このような欠陥
が生じたときに、補間処理がしずらい。In the conventional shuffling processing, attention is paid only to randomly selecting each data in one frame, and no interpolation processing by clogging or scratching of the head is considered at all. That is,
In such a digital VTR, when a clog occurs in the head, a reproduced signal of one channel can hardly be obtained. Also, if there is dust or scratches on a guide or the like that supports the tape, an error occurs continuously in the longitudinal direction of the tape. Performing random shuffling makes it difficult to perform interpolation processing when such a defect occurs.
【0007】したがって、この発明の目的は、ヘッドに
クロッグが生じた場合やスクラッチが生じた場合にも、
補間処理が行い易いように、シャフリングが行われる信
号処理装置及び方法を提供することにある。Therefore, an object of the present invention is to solve the problem even when clogging or scratching occurs in the head.
An object of the present invention is to provide a signal processing device and a signal processing method in which shuffling is performed so that interpolation processing can be easily performed.
【0008】[0008]
【課題を解決するための手段】この発明は、ディジタル
画像の信号処理装置において、入力されたディジタル画
像信号を複数ブロックに分割する分割手段と、ディジタ
ル画像信号を、垂直方向を1フレーム画像信号の記録ト
ラック数で分割、水平方向に整数分割して、複数ブロッ
クからなるサブエリアに分割する分割手段と、複数の離
散したサブエリアからディジタル画像信号をブロック単
位で集めるようにしてシャフリングするシャフリング手
段と、シャフリングされたディジタル画像信号を符号化
する符号化手段とを有する信号処理装置である。SUMMARY OF THE INVENTION This invention provides a signal processing apparatus in a digital image, dividing means for dividing the digital image signal input into a plurality of blocks, Digitally
Video signal in the vertical direction.
Divide by the number of racks, divide by integer in the horizontal direction, and
Encoding a dividing means for dividing the sub-area consisting of click, the shuffling means for shuffling in the collect from discrete sub-area has a multiple digital image signal on a block basis, the shuffled digital image signal This is a signal processing device having an encoding unit.
【0009】この発明は、ディジタル画像信号の処理方
法において、入力されたディジタル画像信号を複数ブロ
ックに分割し、ディジタル画像信号を、垂直方向を1フ
レーム画像信号の記録トラック数で分割、水平方向に整
数分割して、複数ブロックからなるサブエリアに分割
し、複数の離散したサブエリアからディジタル画像信号
をブロック単位で集めるようにしてシャフリングし、シ
ャフリングされたディジタル画像信号を符号化するよう
にした信号処理方法である。According to the present invention, in a method for processing a digital image signal, an input digital image signal is divided into a plurality of blocks, and the digital image signal is divided into one block in a vertical direction.
Divided by the number of recording tracks of the frame image signal and adjusted in the horizontal direction.
The number divided and is divided into sub-areas comprising a plurality of blocks, and shuffling as collect digital image signal from the discrete sub-area has a multiple in blocks, so as to encode the shuffled digital image signal This is a signal processing method.
【0010】[0010]
【作用】2つのヘッドの信号が2つのフレーム間で画面
上の位置が互いに異なるようにシャフリングを行うの
で、ヘッドにクロッグが生じた場合やスクラッチが生じ
た場合にも、補間処理し易い。Since the signals from the two heads are shuffled so that the positions on the screen are different from each other between the two frames, interpolation processing is easy even when clogging or scratching occurs in the heads.
【0011】[0011]
【実施例】以下、この発明の一実施例について、図面を
参照して説明する。この発明では、先ず、入力信号中の
冗長部分を取り除いて有効部分だけを抽出した後、DC
T(Discrete Cosine Transform )変換による高能率符
号化を行うことにより、全体で約1/9にデータ圧縮を
している。すなわち、入力ビデオ信号の伝送レートは、
例えば、216MBPSである。これから冗長部分を取
り除くことにより、伝送レートが例えば122MBPS
に減少される。更に、DCT変換による高能率符号化に
より、その約1/5の例えば25MBPSまで伝送レー
トが減少される。An embodiment of the present invention will be described below with reference to the drawings. In the present invention, first, after removing a redundant portion in an input signal and extracting only an effective portion,
By performing high-efficiency coding by T (Discrete Cosine Transform) conversion, data compression is reduced to about 1/9 as a whole. That is, the transmission rate of the input video signal is
For example, 216 MBPS. By removing the redundant portion from this, the transmission rate becomes, for example, 122 MBPS.
Is reduced to Further, the transmission rate is reduced to about 1/5, for example, 25 MBPS, by the high-efficiency coding by the DCT transform.
【0012】DCT変換は、直交変換系の符号である。
例えば、図3に示すような(8×8)のDCTブロック
のデータをDCT変換すると、図4に示すような周波数
領域のデータに変換される。ここで、X軸は水平方向の
周波数成分となり、Y軸は垂直方向の周波数成分とな
る。X軸では右側に向かう程周波数が高くなり、Y軸で
は下方に向かう程周波数が高くなる。最上段の左端のデ
ータ(この例では314.91のデータとなっている)
は、直流成分のデータである。1フレームの画面は相関
があるので、このようにDCT変換すると、直流成分の
レベルが大きな値となり、水平及び垂直方向の高周波成
分のレベルは極めて小さくなる。このようなDCT変換
された係数データに対して、視覚特性に応じて適当なビ
ット数を割り当てること(可変長符号化)により、情報
量を大幅に減少できることになる。The DCT transform is an orthogonal transform code.
For example, when data of an (8 × 8) DCT block as shown in FIG. 3 is subjected to DCT conversion, it is converted into frequency domain data as shown in FIG. Here, the X axis is a horizontal frequency component, and the Y axis is a vertical frequency component. On the X axis, the frequency becomes higher toward the right side, and on the Y axis, the frequency becomes higher toward the lower side. Data at the left end of the uppermost row (314.91 data in this example)
Is the DC component data. Since the screen of one frame has a correlation, the level of the DC component becomes a large value and the level of the high-frequency component in the horizontal and vertical directions becomes extremely small when the DCT is performed in this manner. By allocating an appropriate number of bits (variable-length coding) to such DCT-transformed coefficient data according to visual characteristics, the amount of information can be significantly reduced.
【0013】図1は、この発明が適用されたディジタル
VTRの記録系の構成を示し、図2は、再生系の構成を
示すものである。図1において、入力端子1A、1B、
1Cに、例えばNTSC方式のディジタル輝度信号Y、
色差信号U及びVが供給される。このディジタル輝度信
号Y、色差信号U及びVは、輝度信号Yのサンプリング
周波数が例えば13.5MHzとされ、色差信号U及び
Vのサンプリング周波数が例えば6.75MHzとさ
れ、量子化ビット数が8ビットの、所謂(4:2:2)
方式のコンポーネント信号である。FIG. 1 shows the configuration of a recording system of a digital VTR to which the present invention is applied, and FIG. 2 shows the configuration of a reproducing system. In FIG. 1, input terminals 1A, 1B,
1C, for example, a digital luminance signal Y of the NTSC system,
Color difference signals U and V are supplied. The digital luminance signal Y and the color difference signals U and V have a sampling frequency of the luminance signal Y of, for example, 13.5 MHz, a sampling frequency of the color difference signals U and V of, for example, 6.75 MHz, and a quantization bit number of 8 bits. So-called (4: 2: 2)
This is the component signal of the system.
【0014】このディジタル輝度信号Y、色差信号U及
びVが有効情報抽出回路2に供給される。有効情報抽出
回路2は、入力されるビデオ信号中から冗長の成分をで
きる限り取り除き、情報として必要な成分だけを抽出す
ることにより、情報量を減ずるものである。すなわち、
色差信号U及びVの情報量は、輝度信号Yの情報量に比
べて少なく、色差信号の精度は輝度信号に比べて顕著に
現れないので、更に間引くことができる。また、水平同
期信号や水平ブランキング期間の信号、垂直同期信号や
垂直ブランキング期間の信号は、情報として伝送する必
要はない。そこで、有効情報抽出回路2で、色差信号の
U及びVのサンプルが1/2に間引かれる。これによ
り、図5に示すように、輝度信号Yのサンプル数に対し
て、色差信号U及びVのサンプル数が1/4になる。ま
た、垂直同期信号や垂直ブランキング期間の信号が取り
除かれ、図6に示すように、有効画面A1内(例えば1
ライン704サンプルで、480ライン分)の信号だけ
が抽出される。The digital luminance signal Y and the color difference signals U and V are supplied to an effective information extracting circuit 2. The effective information extraction circuit 2 reduces the amount of information by removing redundant components as much as possible from the input video signal and extracting only components necessary as information. That is,
The information amount of the color difference signals U and V is smaller than the information amount of the luminance signal Y, and the accuracy of the color difference signal does not appear remarkably as compared with the luminance signal. Further, it is not necessary to transmit the horizontal synchronization signal and the signal during the horizontal blanking period, and the vertical synchronization signal and the signal during the vertical blanking period as information. Therefore, the effective information extraction circuit 2 thins out the U and V samples of the color difference signal by half. Thereby, as shown in FIG. 5, the number of samples of the color difference signals U and V becomes 1 / of the number of samples of the luminance signal Y. Further, the vertical synchronization signal and the signal of the vertical blanking period are removed, and as shown in FIG.
Only 480 lines (for 704 lines) are extracted.
【0015】図1において、有効情報抽出回路2の出力
がブロック化回路3A、3B、3Cに供給される。ブロ
ック化回路3A、3B、3Cは、DCT変換により情報
量を圧縮するためのDCTブロックを形成するものであ
る。DCTブロックは、図7に示すように、水平方向に
8画素、垂直方向に8画素の(8×8)画素データから
なる。各画素データのビット数は、前述したように、8
ビットである。このDCTブロックを単位として、後に
DCT変換が行われる。In FIG. 1, the output of the valid information extracting circuit 2 is supplied to blocking circuits 3A, 3B and 3C. The blocking circuits 3A, 3B, and 3C form DCT blocks for compressing the amount of information by DCT transform. As shown in FIG. 7, the DCT block is composed of (8 × 8) pixel data of eight pixels in the horizontal direction and eight pixels in the vertical direction. The number of bits of each pixel data is 8 as described above.
Is a bit. DCT transform is performed later in units of this DCT block.
【0016】図1において、ブロック化回路3A、3
B、3Cの出力がマクロブロック合成回路4に供給され
る。このマクロブロック合成回路4は、輝度信号Y、色
差信号U及びVの画素データのうち、互いに位置の等し
いものを集めてマクロブロックを構成するものである。
このようなマクロブロックを構成することにより、シャ
フリングや補間処理がし易くなる。In FIG. 1, the blocking circuits 3A, 3A
The outputs of B and 3C are supplied to the macroblock synthesis circuit 4. The macroblock synthesizing circuit 4 forms a macroblock by collecting pixel data of the luminance signal Y and the color difference signals U and V at the same position.
By configuring such a macroblock, shuffling and interpolation processing can be easily performed.
【0017】前述したように、この例では、(4:2:
2)方式のディジタル輝度信号Y、色差信号U、Vを入
力し、有効情報抽出回路2で、色差信号のサンプルを1
/2に間引いている。したがって、輝度信号Yの画素数
は、色差信号U、Vの画素数の4倍になる。そこで、図
8に示すように、輝度信号の4画素データと、同一位置
の色差信号U、Vの各1画素データとから、1マクロブ
ロックを構成するようにしている。As described above, in this example, (4: 2:
2) The digital luminance signal Y and the color difference signals U and V of the system are input, and the effective information extraction circuit 2 samples the color difference signal sample by one.
/ 2 has been thinned out. Therefore, the number of pixels of the luminance signal Y is four times the number of pixels of the color difference signals U and V. Therefore, as shown in FIG. 8, one macroblock is configured from four pixel data of a luminance signal and one pixel data of each of the color difference signals U and V at the same position.
【0018】図1において、マクロブロック合成回路4
の出力がシャフリング回路5に供給される。シャフリン
グ回路5により、シャフリングがなされる。In FIG. 1, a macroblock synthesis circuit 4
Is supplied to the shuffling circuit 5. Shuffling is performed by the shuffling circuit 5.
【0019】シャフリング回路5の出力がDCT変換回
路6に供給される。DCT変換回路6は、DCTブロッ
ク毎にDCT変換を行うものである。この例では、DC
T変換され後のデータを、直流成分とそれ以外の交流成
分とに分けて処理するようにしている。DCT変換する
と、直流成分は大きな値となると共に、直流成分が最も
重要な値となるからである。すなわち、DCT変換後の
直流成分は、そのまま伝送する。他の成分は、量子化器
8で量子化して、可変長符号エンコーダ9で可変長符号
化して、データ圧縮するようにしている。The output of the shuffling circuit 5 is supplied to a DCT conversion circuit 6. The DCT conversion circuit 6 performs DCT conversion for each DCT block. In this example, DC
The data after the T conversion is processed by dividing the data into a DC component and other AC components. This is because, when DCT is performed, the DC component has a large value, and the DC component has the most important value. That is, the DC component after DCT conversion is transmitted as it is. The other components are quantized by the quantizer 8, variable-length coded by the variable-length code encoder 9, and data-compressed.
【0020】この時、5マクロブロック分のデータをバ
ッファメモリ7に一旦蓄え、各フレームで情報量が略等
しくなるように、例えば、量子化器8の量子化ステップ
を切り換えるようにしている。そして、選択された量子
化ステップの情報や、伝送エリアの範囲等の付加情報を
一緒に送るようにしている。At this time, data for five macroblocks is temporarily stored in the buffer memory 7, and for example, the quantization step of the quantizer 8 is switched so that the information amount becomes substantially equal in each frame. Then, information of the selected quantization step and additional information such as the range of the transmission area are transmitted together.
【0021】つまり、DCT変換回路6により得られた
5マクロブロック分のデータは、バッファメモリ7に蓄
えられると共に、量子化器10に供給される。また、D
CT回路6から得られる直流分のデータは、9ビットで
フレーム化及びエラー訂正回路15に送られる。量子化
器10は、各データに対して視覚特性に応じて重み付け
を行うものである。すなわち、高周波成分は視覚上目立
たないので、大きな量子化ステップで除算を行い、低周
波成分は小さな量子化ステップで除算を行う。さらに、
量子化器10における量子化ステップとしては、図9に
示すように、量子化番号(0〜31)によって識別され
る32種類のものが用意される。なお、図9におけるで
エリア番号は、図10に示すように、DCTブロックの
4つのデータに対して1つのエリアを割当てるものであ
る。That is, the data for five macroblocks obtained by the DCT conversion circuit 6 is stored in the buffer memory 7 and supplied to the quantizer 10. Also, D
The DC data obtained from the CT circuit 6 is sent to the framing and error correction circuit 15 in 9 bits. The quantizer 10 weights each data according to visual characteristics. That is, since the high frequency component is visually inconspicuous, division is performed in a large quantization step, and the low frequency component is divided in a small quantization step. further,
As the quantization steps in the quantizer 10, as shown in FIG. 9, 32 kinds of steps identified by the quantization numbers (0 to 31) are prepared. The area number in FIG. 9 assigns one area to the four data of the DCT block as shown in FIG.
【0022】DCT変換回路6により得られる各DCT
ブロック(8×8)のデータは、量子化器10におい
て、図9に示される量子化ステップの組で割算される。
そして、この割算されたデータの小数点以下の部分は、
丸められる。このような丸め処理を行う時、図10の斜
線部のエリアでは切捨て処理が行われ、他の部分では四
捨五入の処理が行われる。Each DCT obtained by the DCT conversion circuit 6
The data of the block (8 × 8) is divided by the quantizer 10 by a set of quantization steps shown in FIG.
Then, the fractional part of the divided data is
Rounded. When such a rounding process is performed, a truncation process is performed in a hatched area in FIG. 10, and a rounding process is performed in other portions.
【0023】例えば、DCT変換回路6により図11に
示すようなデータが得られた時、量子化器10の量子化
ステップの組としてQNo=9(図9参照)のものが選
ばれたとすると、図11に示す各データは図12に示す
各エリアの量子化ステップにより割算され、図13に示
すようなデータが得られる。このデータは、伝送エリア
決定回路11に送られ、伝送エリア(H,V)が決定さ
れる。伝送エリア(H,V)は、水平方向及び垂直方向
のデータが以後0が続くものとなる境界を示すものであ
る。例えば図13の場合には、水平方向「4」、垂直方
向「5」が伝送エリアとなる。例えば、伝送エリア
(H,V)が(4,5)の場合には、6ビットの(10
0101)が伝送される。For example, if the data as shown in FIG. 11 is obtained by the DCT conversion circuit 6, and QNo = 9 (see FIG. 9) is selected as a set of quantization steps of the quantizer 10, Each data shown in FIG. 11 is divided by the quantization step of each area shown in FIG. 12 to obtain data as shown in FIG. This data is sent to the transmission area determination circuit 11, where the transmission area (H, V) is determined. The transmission area (H, V) indicates a boundary at which data in the horizontal direction and the vertical direction is followed by 0. For example, in the case of FIG. 13, the transmission area is “4” in the horizontal direction and “5” in the vertical direction. For example, when the transmission area (H, V) is (4, 5), the 6-bit (10)
0101) is transmitted.
【0024】そして、このデータが符号量計算回路12
に送られる。符号量計算回路12で、ハフマンテーブル
13(図14)を参照しながら、例えはハフマンコード
で可変長符号化したときの符号量が算出される。可変長
符号化されると、各係数データは図15に示すようなビ
ット数になる。そして、量子化器選択回路14で、バッ
ファリング単位の5マクロブロック分の符号量が所定量
以下になっているかどうかが判断される。この所定量
は、ディジタルVTRの設定された伝送レートに対応し
ている。このデータ量が所定量以下になっていないな
ら、量子化器10の量子化ステップの組が変更され、再
び符号量が求められる。量子化器10の組を変更してい
くことにより、データ量が所定量以下にすることができ
る。This data is used as the code amount calculation circuit 12
Sent to The code amount calculation circuit 12 calculates the code amount when performing variable length coding using, for example, a Huffman code while referring to the Huffman table 13 (FIG. 14). When variable-length coding is performed, each coefficient data has the number of bits as shown in FIG. Then, the quantizer selecting circuit 14 determines whether or not the code amount for the five macroblocks in the buffering unit is equal to or smaller than a predetermined amount. This predetermined amount corresponds to the set transmission rate of the digital VTR. If the data amount is not less than the predetermined amount, the set of quantization steps of the quantizer 10 is changed, and the code amount is obtained again. By changing the set of the quantizers 10, the data amount can be reduced to a predetermined amount or less.
【0025】符号量が所定値以下になったら、その量子
化器10と同じ量子化ステップの組が量子化器8に適用
される。そして、バッファメモリ7から5マクロブロッ
ク分のデータが量子化器8で量子化され、可変長符号エ
ンコーダ9に供給される。そして、可変長符号エンコー
ダ9で、例えばハフマンコードにより可変長符号化され
る。可変長符号化回路9の出力がフレーム化及びエラー
訂正符号化回路15に供給される。When the code amount becomes equal to or less than a predetermined value, the same set of quantization steps as those of the quantizer 10 are applied to the quantizer 8. Then, data for 5 macroblocks is quantized by the quantizer 8 from the buffer memory 7 and supplied to the variable length encoder 9. Then, the variable-length code encoder 9 performs variable-length coding using, for example, a Huffman code. The output of the variable length coding circuit 9 is supplied to a framing and error correction coding circuit 15.
【0026】また、フレーム化及びエラー訂正符号化回
路15には、DCT変換回路6から直流分の係数データ
が送られると共に、伝送エリア決定回路11から伝送エ
リア情報(H,V)が送られ、量子化器選択回路14か
ら選択した量子化器の情報が送られる。フレーム化及び
エラー訂正符号化回路15で、これらのデータがフレー
ム構造に変換され、エラー訂正符号が付加される。Further, to the framing and error correction encoding circuit 15, the DCT coefficient data is transmitted from the DCT conversion circuit 6, and the transmission area information (H, V) is transmitted from the transmission area determination circuit 11, Information on the selected quantizer is sent from the quantizer selection circuit 14. The framing and error correction encoding circuit 15 converts these data into a frame structure and adds an error correction code.
【0027】図16は、フレーム構造の各シンクブロッ
クの構成を示すものである。各シンクブロックは、図1
6に示すように、90バイトからなり、その先頭には、
2バイトのシンク51が設けられる。そして、4バイト
のID52が付加される。これに続いて、直流データや
可変符号化された各周波数データが76バイト分のデー
タ53として配置される。これに、8バイトのパリティ
54が付加される。FIG. 16 shows the structure of each sync block of the frame structure. Each sync block is shown in FIG.
As shown in Fig. 6, it is composed of 90 bytes,
A 2-byte sink 51 is provided. Then, a 4-byte ID 52 is added. Subsequently, the DC data and the variable-coded frequency data are arranged as data 53 of 76 bytes. An 8-byte parity 54 is added to this.
【0028】エラー訂正符号化処理には、図17に示す
ように、水平方向と垂直方向とにエラー訂正用のパリテ
ィが付加される積符号が用いられる。すなわち、データ
が(45×76)に2次元配列される。そして、水平方
向に8バイトのリード・ソロモン符号のパリティC1が
生成付加され、垂直方向に3バイトのリードソロモン符
号のパリティC2が生成付加される。As shown in FIG. 17, a product code in which parity for error correction is added in the horizontal direction and the vertical direction is used in the error correction encoding process. That is, the data is two-dimensionally arranged in (45 × 76). Then, an 8-byte Reed-Solomon code parity C1 is generated and added in the horizontal direction, and a 3-byte Reed-Solomon code parity C2 is generated and added in the vertical direction.
【0029】可変長符号のデータの場合、1つのバイト
にエラーが生じると、可変長コードの区切りが分からな
くなり、その後のバイトにたとえエラーが生じていなく
ても、以後のデータは全てエラーとなるという問題(伝
搬エラー)が生じる。In the case of variable-length code data, if an error occurs in one byte, the delimiter of the variable-length code is not known, and even if no error occurs in subsequent bytes, all subsequent data will be in error. (Propagation error) occurs.
【0030】そこで、この例では、図18に示すよう
に、各フレームにデータを配置するようにしている。す
なわち、データ53の先頭には、ブロックアドレスBA
が設けられる。これに続いて、1つのマクロブロックM
B1(輝度信号の4DCTブロックと、色差信号U,V
の各1DCTブロックの計6DCTブロックからなる)
の固定符号長の直流データDC1、DC2、DC3、…
DC5が配置される。そして、1つのマクロブロックM
B1の可変長の周波数データAC0、AC1、…が低域
の周波数から高域の周波数の順に配置される。Therefore, in this example, data is arranged in each frame as shown in FIG. That is, at the beginning of the data 53, the block address BA
Is provided. Following this, one macroblock M
B1 (4DCT block of luminance signal and color difference signals U, V
Of each DCT block, which is a total of 6 DCT blocks)
, DC data DC1, DC2, DC3,...
DC5 is arranged. And one macroblock M
The variable-length frequency data AC0, AC1,... Of B1 are arranged in order from low-frequency to high-frequency.
【0031】1つ分のマクロブロックMB1のデータを
1シンクブロックに配置していった時、データ53の領
域に余裕がある時には、次のマクロブロックMB2のデ
ータが配置される。この時、次のマクロブロックMB2
のデータの先頭は、シンボルの先頭から配置され、図2
1におけるシンボルSaのハッチングで示す領域には、
ダミーデータが挿入される。これと共に、ブロックアド
レスBAには、次のマクロブロックMB2の先頭の位置
が記録される。When the data of one macro block MB1 is arranged in one sync block, if there is room in the area of the data 53, the data of the next macro block MB2 is arranged. At this time, the next macro block MB2
2 is arranged from the beginning of the symbol, and FIG.
In the area indicated by the hatching of the symbol Sa in FIG.
Dummy data is inserted. At the same time, the head position of the next macroblock MB2 is recorded in the block address BA.
【0032】DCT変換の場合には、直流のデータや低
域周波数のデータが重要であり、高域の周波数のデータ
の重要は低い。可変長符号のデータに対して、リード・
ソロモン符号によりエラー訂正処理を行った場合、1つ
のバイトにエラーが生じると以後のデータは全て再生で
きなくなるが、このように重要度の高い直流のデータや
低域周波数のデータから順にデータを配置すれば、1つ
のバイトにエラーが生じて以後のデータが再生できなく
なったとしても、大きな問題となる可能性は少なくな
る。In the case of DCT conversion, DC data and low frequency data are important, and high frequency data is less important. Read / write of variable length code data
When error correction processing is performed by the Solomon code, if an error occurs in one byte, all subsequent data cannot be reproduced. In this way, data is arranged in order from DC data with high importance and data of low frequency. Then, even if an error occurs in one byte and the subsequent data cannot be reproduced, the possibility of a serious problem is reduced.
【0033】また、次のマクロブロックの先頭は、シン
ボルの先頭と一致しているので、以前のシンボルにエラ
ーが生じていても、次のマクロブロックには、その影響
が生じず、次のマクロブロックからのデータは再生でき
る。Also, since the beginning of the next macroblock coincides with the beginning of the symbol, even if an error has occurred in the previous symbol, the next macroblock is not affected, and the next macroblock is not affected. The data from the block can be played.
【0034】図1において、フレーム化及びエラー訂正
回路符号化回路15の出力がチャンネルエンコーダ16
に供給され、記録データが所定の変調方式により変調さ
れる。このチャンネルエンコーダ16の出力が記録アン
プ17A、17Bを夫々介して、ヘッド18A、18B
に供給される。In FIG. 1, the output of the framing and error correction circuit coding circuit 15 is a channel encoder 16.
And the recording data is modulated by a predetermined modulation method. The output of the channel encoder 16 is supplied to the heads 18A, 18B via recording amplifiers 17A, 17B, respectively.
Supplied to
【0035】図2は、再生系の構成を示すものである。
図2において、ヘッド21A及び21Bの再生信号が再
生アンプ22A、22Bを介してチャンネルデコーダ2
3に供給される。チャンネルデコーダ23は、記録系の
チャンネルエンコーダ16に対応する復調処理を行うも
のである。チャンネルデコーダ16で、再生信号が復調
される。チャンネルデコーダ23の出力がTBC(Time
Base Corrector)回路24に供給される。TBC回路2
4で、時間軸変動成分が除去される。FIG. 2 shows the structure of the reproducing system.
In FIG. 2, reproduction signals from the heads 21A and 21B are transmitted through reproduction amplifiers 22A and 22B to the channel decoder 2A.
3 is supplied. The channel decoder 23 performs a demodulation process corresponding to the channel encoder 16 of the recording system. The reproduction signal is demodulated by the channel decoder 16. The output of the channel decoder 23 is TBC (Time
Base Corrector) circuit 24. TBC circuit 2
At 4, the time axis fluctuation component is removed.
【0036】TBC回路24の出力がフレーム分解及び
エラー訂正処理回路25に供給される。フレーム分解及
びエラー訂正回路25で、再生データのエラー訂正処理
がなされる。フレーム分解及びエラー訂正回路25から
は、可変長コードの周波数領域のデータと、直流分のデ
ータ、伝送エリア情報(H,V)や選択した量子化ステ
ップの組の情報(量子化番号)等の付加情報が分解され
る。The output of the TBC circuit 24 is supplied to a frame decomposition and error correction processing circuit 25. The frame disassembly and error correction circuit 25 performs an error correction process on the reproduced data. From the frame decomposition and error correction circuit 25, data in the frequency domain of the variable-length code, DC data, transmission area information (H, V), information of a set of selected quantization steps (quantization number), and the like are output. The additional information is decomposed.
【0037】可変長コードの周波数領域のデータは、可
変長デコーダ27に供給される。可変長デコーダ27
は、例えばハフマン符号のデコードを行うものである。
可変長デコーダ27の出力が逆量子化回路28に供給さ
れる。逆量子化回路28で、フレーム分解して得られる
量子化番号を基に、逆量子化器の特性が設定される。逆
量子化器28の出力が逆DCT変換回路29に供給され
る。The variable-length code frequency domain data is supplied to a variable-length decoder 27. Variable length decoder 27
Performs decoding of a Huffman code, for example.
The output of the variable length decoder 27 is supplied to an inverse quantization circuit 28. In the inverse quantization circuit 28, the characteristics of the inverse quantizer are set based on the quantization numbers obtained by performing frame decomposition. The output of the inverse quantizer 28 is supplied to the inverse DCT transform circuit 29.
【0038】逆DCT変換回路29で、周波数領域のデ
ータが時間領域のデータに変換される。逆DCT変換回
路29の出力がデシャフリング回路30に供給される。
デシャフリング回路30は、記録系のシャフリング回路
5に対応して、デシャフリング処理を行うものである。The inverse DCT conversion circuit 29 converts the data in the frequency domain into the data in the time domain. The output of the inverse DCT transform circuit 29 is supplied to the deshuffling circuit 30.
The deshuffling circuit 30 performs a deshuffling process corresponding to the recording shuffling circuit 5.
【0039】デシャフリング回路30の出力が分配回路
31に供給される。分配回路31で、マクロブロックか
ら各コンポーネント信号Y、U、Vの各DCTブロック
のデータが分解される。この各DCTブロックのデータ
がブロック分解回路32A、32B、32Cに供給され
る。ブロック分解回路32A、32B、32Cで、各コ
ンポーネント信号Y、U、Vの各DCTブロックが分解
される。このブロック分解回路32A、32B、32C
の出力から、有効画面中の各コンポーネント信号Y、
U、Vのデータが得られる。この有効画面中の各コンポ
ーネント信号Y、U、Vのデータが情報補間回路33に
供給される。The output of the deshuffling circuit 30 is supplied to the distribution circuit 31. In the distribution circuit 31, the data of each DCT block of each component signal Y, U, V is decomposed from the macro block. The data of each DCT block is supplied to the block decomposition circuits 32A, 32B, 32C. The DCT blocks of the component signals Y, U, and V are decomposed by the block decomposing circuits 32A, 32B, and 32C. The block decomposition circuits 32A, 32B, 32C
From the output of each component signal Y in the effective screen,
U and V data are obtained. The data of each of the component signals Y, U, and V in the effective screen is supplied to the information interpolation circuit 33.
【0040】情報補間回路33で、色差信号U及びVに
対してデータ補間がなされる。更に、各コンポーネント
信号Y、U、Vのデータに、水平ブランキング期間や垂
直ブランキング期間の情報が付加される。この各コンポ
ーネント信号Y、U、Vが出力端子34A、34B、3
4Cから出力される。The information interpolation circuit 33 performs data interpolation on the color difference signals U and V. Further, information on the horizontal blanking period and the vertical blanking period is added to the data of each of the component signals Y, U, and V. These component signals Y, U, V are output terminals 34A, 34B, 3
Output from 4C.
【0041】次に、この発明が適用されたシャフリング
の一実施例について説明する。この発明の一実施例で
は、1バッファリング単位は、5マクロブロックとされ
る。Next, an embodiment of shuffling to which the present invention is applied will be described. In one embodiment of the present invention, one buffering unit is five macroblocks.
【0042】図19Aに示すように、1フレームの(4
5×(m+1))マクロブロックのビデオデータを水平
方向に5分割する。これは、バッファリングユニットが
5マクロブロックで構成されるからである。さらに、1
フレームのデータを垂直方向にトラック数に等しい0〜
kのサブエリアに等分する。NTSC方式の場合では、
(k=9)である。この分割の結果、図19Bに示すよ
うに、(9×3=27マクロブロック)のサブエリアが
形成される。NTSC方式の場合、1フレーム内には、
(5×10=50サブエリア)が存在する。As shown in FIG. 19A, (4) of one frame
The video data of the (5 × (m + 1)) macro block is divided into five in the horizontal direction. This is because the buffering unit is composed of five macro blocks. In addition, 1
The data of the frame is vertically
Divide into k sub-areas. In the case of the NTSC system,
(K = 9). As a result of this division, as shown in FIG. 19B, a (9 × 3 = 27 macroblock) subarea is formed. In the case of the NTSC system, within one frame,
(5 × 10 = 50 sub-areas).
【0043】各列のサブエリアに対して、図19Aに示
すように、0〜kのサブエリア番号を規定する。サブエ
リア番号が1フレームのデータが記録されるトラック番
号と対応している。各列間で、サブエリア番号の配列を
変えることによって、シャフリングが達成される。すな
わち、隣接する列(分割エリア)間で、同一番号のサブ
エリアの間の距離が、最大(この例では6サブエリア)
となるように、ナンバリングがなされる。As shown in FIG. 19A, subarea numbers 0 to k are defined for the subareas in each column. The sub area number corresponds to the track number on which one frame of data is recorded. Shuffling is achieved by changing the arrangement of subarea numbers between each column. That is, the distance between sub-areas having the same number between adjacent columns (divided areas) is the maximum (6 sub-areas in this example).
Numbering is performed so that
【0044】各サブエリア内の27マクロブロックは、
図19Bに示すように、0〜26のマクロブロック番号
が付される。バッファリングユニットの5マクロブロッ
クを集める時には、(サブエリア番号−マクロブロック
番号)の5箇所の位置から集める。例えばバッファリン
グユニットBUF0の(0−0)は、各列の番号0のサ
ブエリアから番号0のマクロブロックを集めたものであ
る。The 27 macroblocks in each subarea are:
As shown in FIG. 19B, macroblock numbers from 0 to 26 are assigned. When collecting five macroblocks of the buffering unit, the five macroblocks are collected from five positions of (sub area number-macroblock number). For example, (0-0) of the buffering unit BUF0 is a collection of macroblocks of number 0 from the subarea of number 0 in each column.
【0045】シャフリングされたビデオデータが上述の
ように、DCT変換、バッファリング処理、可変長符号
化等の処理をされてから磁気テープに記録される。連続
する2フレームのビデオデータと対応する記録データ
は、図20のトラックフォーマットで記録される。奇数
フレームのトラックと偶数フレームのトラックとの間で
は、記録順序が変更されている。上述のシャフリング処
理によって、2個の回転ヘッドの一方のクロッグ、テー
プのスクラッチ等で生じるエラーを分散することがで
き、その結果、エラー修正が容易となる。As described above, the shuffled video data is subjected to DCT conversion, buffering processing, variable-length coding, and the like, and then recorded on a magnetic tape. Recording data corresponding to video data of two consecutive frames is recorded in the track format shown in FIG. The recording order is changed between the track of the odd frame and the track of the even frame. By the above-described shuffling process, errors caused by clogging of one of the two rotary heads, scratching of the tape, and the like can be dispersed, and as a result, error correction becomes easy.
【0046】より具体的に説明すると、奇数フレームで
は、(k+1)本の各トラックに対して、最初のものか
ら順に、サブエリア番号が0からkに設定される。ま
た、各トラックでは、ヘッドの下から上への走査方向に
おいて、下から順に、0から26のマクロブロック番号
が設定される。従って、一方の回転ヘッドと対応するA
チャンネルのトラックには、偶数番目のサブエリア番号
のデータが記録され、他方の回転ヘッドと対応するBチ
ャンネルのトラックには、奇数番目のサブエリア番号の
データが記録される。More specifically, in the odd-numbered frames, the sub-area numbers are set from 0 to k for each of the (k + 1) tracks in order from the first track. In each track, macroblock numbers from 0 to 26 are set in order from the bottom in the scanning direction from the bottom to the top of the head. Therefore, A corresponding to one rotating head
Data of an even-numbered sub-area number is recorded on a channel track, and data of an odd-numbered sub-area number is recorded on a B-channel track corresponding to the other rotary head.
【0047】偶数フレームでは、Aチャンネルのトラッ
クに奇数番目のサブエリア番号のデータが記録され、B
チャンネルのトラックに偶数番目のサブエリア番号のデ
ータが記録される。さらに、各トラックの27個のバッ
ファリング単位BU0〜BU26に関して、BU0〜B
U13には、マクロブロック番号13〜26がそれぞれ
配置され、BU14〜BU26には、マクロブロック番
号0〜12がそれぞれ配置される。In the even-numbered frame, data of the odd-numbered sub-area number is recorded on the track of channel A,
The data of the even-numbered sub-area number is recorded on the track of the channel. Further, regarding the 27 buffering units BU0-BU26 of each track, BU0-B
Macroblock numbers 13 to 26 are arranged in U13, respectively, and macroblock numbers 0 to 12 are arranged in BU14 to BU26, respectively.
【0048】上述のシャフリングは、図21に示すよう
に、一方のヘッドのチャンネル、例えばBチャンネルに
ヘッドクロッグが発生した場合に、データを効果的に補
間することができる。すなわち、図22に示すように、
再生不可能となるBチャンネルのデータは、奇数フレー
ムと偶数フレームとの間で相補的なものとなる。従っ
て、クロッグしていないAチャンネルのデータ(前フレ
ームのデータ)を使用して、クロッグしているBチャン
ネルのデータを補間することができる。In the above-described shuffling, as shown in FIG. 21, when a head clog occurs in a channel of one head, for example, a B channel, data can be effectively interpolated. That is, as shown in FIG.
B-channel data that cannot be reproduced is complementary between odd-numbered frames and even-numbered frames. Therefore, the clogged B-channel data can be interpolated using the A-channel data that has not been clogged (the data of the previous frame).
【0049】さらに、図23に示すように、テープの長
手方向に傷が発生し、その結果、トラックの下側の3個
のバッファリング単位BU0,BU1,BU2のデータ
がエラーとなった場合を想定する。図24に示すよう
に、奇数フレームでは、各サブエリアのマクロブロック
番号(0,1,2)がエラーデータとなる。一方、偶数
フレームでは、各サブエリアのマクロブロック番号(1
3,14,15)がエラーデータとなる。このように、
サブエリア内でエラーデータとなるマクロブロック番号
が重なり合わないので、前フレームの同一位置のサブブ
ロックのマクロブロックのデータによってエラーデータ
を補間することができる。Further, as shown in FIG. 23, it is assumed that a scratch occurs in the longitudinal direction of the tape, and as a result, the data of the three buffering units BU0, BU1, and BU2 on the lower side of the track becomes an error. Suppose. As shown in FIG. 24, in an odd frame, the macroblock number (0, 1, 2) of each sub area becomes error data. On the other hand, in an even-numbered frame, the macroblock number (1
3, 14, 15) become error data. in this way,
Since the macroblock numbers serving as the error data in the subarea do not overlap, the error data can be interpolated by the data of the macroblock of the subblock at the same position in the previous frame.
【0050】[0050]
【発明の効果】この発明によれば、2つのヘッドの信号
が2つのフレーム間で画面上の位置が互いに異なるよう
にシャフリングを行うので、ヘッドにクロッグが生じた
場合やッドにクロッグが生じた場合やスクラッチが生じ
た場合にも、補間処理し易い。According to the present invention, the signals from the two heads are shuffled so that the positions on the screen are different from each other between the two frames. Therefore, when clogging occurs in the head or clogging occurs in the head. The interpolation processing is easy even when it occurs or when a scratch occurs.
【図1】この発明が適用されたディジタルVTRの記録
系の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a recording system of a digital VTR to which the present invention is applied.
【図2】この発明が適用されたディジタルVTRの再生
系の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a reproduction system of a digital VTR to which the present invention is applied.
【図3】この発明が適用されたディジタルVTRにおけ
るDCT変換の説明に用いる略接図である。FIG. 3 is a schematic drawing used to explain DCT conversion in a digital VTR to which the present invention is applied.
【図4】この発明が適用されたディジタルVTRにおけ
るDCT変換の説明に用いる略線図である。FIG. 4 is a schematic diagram used for describing DCT conversion in a digital VTR to which the present invention is applied.
【図5】この発明が適用されたディジタルVTRの説明
に用いる略接図である。FIG. 5 is a schematic view illustrating a digital VTR to which the present invention is applied;
【図6】この発明が適用されたディジタルVTRの説明
に用いる略接図である。FIG. 6 is a schematic view illustrating a digital VTR to which the present invention is applied;
【図7】この発明が適用されたディジタルVTRにおけ
るDCTブロックの説明に用いる略線図である。FIG. 7 is a schematic diagram used for describing a DCT block in a digital VTR to which the present invention is applied.
【図8】この発明が適用されたディジタルVTRにおけ
るマクロブロックの説明に用いる略線図である。FIG. 8 is a schematic diagram used to explain a macroblock in a digital VTR to which the present invention is applied.
【図9】この発明が適用されたディジタルVTRにおけ
る量子化器の説明に用いる略線図である。FIG. 9 is a schematic diagram used for describing a quantizer in a digital VTR to which the present invention is applied.
【図10】この発明が適用されたディジタルVTRにお
ける量子化器の説明に用いる略線図である。FIG. 10 is a schematic diagram used for describing a quantizer in a digital VTR to which the present invention is applied.
【図11】この発明が適用されたディジタルVTRにお
ける量子化器の説明に用いる略線図である。FIG. 11 is a schematic diagram used for describing a quantizer in a digital VTR to which the present invention is applied.
【図12】この発明が適用されたディジタルVTRにお
ける量子化器の説明に用いる略線図である。FIG. 12 is a schematic diagram used for describing a quantizer in a digital VTR to which the present invention is applied.
【図13】この発明が適用されたディジタルVTRにお
ける量子化器の説明に用いる略線図である。FIG. 13 is a schematic diagram used for describing a quantizer in a digital VTR to which the present invention is applied.
【図14】この発明が適用されたディジタルVTRにお
ける量子化器の説明に用いる略線図である。FIG. 14 is a schematic diagram used for describing a quantizer in a digital VTR to which the present invention is applied.
【図15】この発明が適用されたディジタルVTRにお
ける量子化器の説明に用いる略線図である。FIG. 15 is a schematic diagram used for describing a quantizer in a digital VTR to which the present invention is applied.
【図16】この発明が適用されたディジタルVTRにお
けるフレームの説明に用いる略線図である。FIG. 16 is a schematic diagram used to describe a frame in a digital VTR to which the present invention has been applied.
【図17】この発明が適用されたディジタルVTRにお
けるブロックの説明に用いる略線図である。FIG. 17 is a schematic diagram used for describing blocks in a digital VTR to which the present invention is applied.
【図18】この発明が適用されたディジタルVTRにお
けるフレームの説明に用いる略線図である。FIG. 18 is a schematic diagram used to describe a frame in a digital VTR to which the present invention is applied.
【図19】この発明が適用されたディジタルVTRのシ
ャフリングの一例の説明に用いる略線図である。FIG. 19 is a schematic diagram used for describing an example of shuffling of a digital VTR to which the present invention has been applied.
【図20】シャフリングの一例を示すトラックパターン
の略線図である。FIG. 20 is a schematic diagram of a track pattern showing an example of shuffling.
【図21】片チャンネルのヘッドクロッグの説明に用い
る略線図である。FIG. 21 is a schematic diagram used for describing a one-channel head clog.
【図22】片チャンネルのヘッドクロッグが発生した時
のエラーデータの位置を示す略線図である。FIG. 22 is a schematic diagram illustrating a position of error data when a head clog of one channel occurs.
【図23】テープ上の長手方向のエラーの発生を示す略
線図である。FIG. 23 is a schematic diagram showing occurrence of a longitudinal error on the tape.
【図24】テープ上の長手方向のエラーが発生した時の
エラーデータの位置を示す略線図である。FIG. 24 is a schematic diagram showing the position of error data when an error occurs in the longitudinal direction on the tape.
5 シャフリング回路 6 DCT変換回路 15 フレーム化及びエラー訂正符号化回路 5 shuffling circuit 6 DCT conversion circuit 15 framing and error correction coding circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−220270(JP,A) 特開 平4−86195(JP,A) 特開 平4−139978(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04N 5/91 - 5/956 H04N 7/24 - 7/68 H04N 5/782 - 5/783 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-2-220270 (JP, A) JP-A-4-86195 (JP, A) JP-A 4-139978 (JP, A) (58) Field (Int.Cl. 7 , DB name) H04N 5/91-5/956 H04N 7/ 24-7/68 H04N 5/782-5/783
Claims (8)
て、 入力されたディジタル画像信号を複数ブロックに分割す
る分割手段と、上記ディジタル画像信号を、垂直方向を1フレーム画像
信号の記録トラック数で分割、水平方向に整数分割し
て、上記複数ブロックからなるサブエリアに 分割する分
割手段と、複 数の離散した上記サブエリアから上記ディジタル画像
信号を上記ブロック単位で集めるようにしてシャフリン
グするシャフリング手段と、 シャフリングされた上記ディジタル画像信号を符号化す
る符号化手段とを有する信号処理装置。A signal processing apparatus according to claim 1 digital image, dividing means for dividing the digital image signal inputted to the plurality of blocks, the digital image signal, the vertical frame images
Divide by the number of signal recording tracks, divide by integer in the horizontal direction
Te, dividing means for dividing the sub-area consisting of the plurality of blocks, a shuffling means for shuffling in the collect from discrete above subareas multiple of said digital image signal in the block units, were shuffled A signal processing device having coding means for coding the digital image signal.
信号を、垂直方向に10分割、水平方向に5分割して構
成される請求項1に記載の信号処理装置。2. The signal processing apparatus according to claim 1, wherein the sub-area is configured by dividing the digital image signal into ten parts in a vertical direction and five parts in a horizontal direction.
た上記サブエリアから、当該サブエリアを構成する上記
複数ブロックのうち、予め決められた位置のディジタル
画像信号を集めたシャフリングを行う請求項1に記載の
信号処理装置。Wherein said shuffling means, the discrete above subareas multiple, among the plurality of blocks constituting the sub-area, wherein performing the shuffling a collection of digital image signals of a predetermined position Item 2. The signal processing device according to item 1.
に、垂直方法で隣接しないサブエリアを選択し、各水平
方向の分割エリアの上記サブエリアから夫々取り出され
た複数の上記マクロブロックをまとめてテープ上に記録
するようにした請求項1に記載の信号処理装置。 4. Each of the adjacent horizontal division areas.
Select non-adjacent sub-areas in the vertical
From each of the above sub-areas of the divided area
Record the above macro blocks together on a tape
2. The signal processing device according to claim 1, wherein the signal processing is performed.
て、 入力されたディジタル画像信号を複数ブロックに分割
し、 上記ディジタル画像信号を、垂直方向を1フレーム画像
信号の記録トラック数で分割、水平方向に整数分割し
て、上記複数ブロックからなるサブエリアに分割し、 複数の離散した上記サブエリアから上記ディジタル画像
信号を上記ブロック単位で集めるようにしてシャフリン
グし、 シャフリングされた上記ディジタル画像信号を符号化す
るようにした信号処理方法。 5. A method for processing a digital image signal.
The input digital image signal into multiple blocks
Then, the digital image signal is converted into one frame image in the vertical direction.
Divide by the number of signal recording tracks, divide by integer in the horizontal direction
The digital image is divided into a plurality of sub-areas,
Collect signals in block units as described above, and
And encodes the shuffled digital image signal.
Signal processing method.
信号を、垂直方向に10分割し、水平方向に5分割して
構成される請求項5に記載の信号処理方法。 6. The digital image processing apparatus according to claim 1, wherein the sub-area includes the digital image.
Divide the signal into 10 parts vertically and five parts horizontally
The signal processing method according to claim 5, which is configured.
アから、当該サブエリアを構成する上記複数ブロックの
うち、予め決められた位置のディジタル画像信号を集め
たシャフリングを行う請求項5に記載の信号処理方法。 7. A plurality of predetermined discrete sub-areas.
A) of the plurality of blocks constituting the sub area
Among them, digital image signals at predetermined positions are collected
The signal processing method according to claim 5, wherein shuffling is performed.
に、垂直方向で隣接しないサブエリアを選択し、各水平
方向の分割エリアの上記サブエリアから夫々取り出され
た複数の上記マクロブロックをまとめてテープ上に記録
するようにした請求項5に記載の信号処理方法。 8. For each of the adjacent horizontal divided areas.
Select sub-areas that are not vertically adjacent to each other
From each of the above sub-areas of the divided area
Record the above macro blocks together on a tape
The signal processing method according to claim 5, wherein the signal processing is performed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP17117199A JP3191803B2 (en) | 1999-06-17 | 1999-06-17 | Signal processing apparatus and method |
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JP17117199A JP3191803B2 (en) | 1999-06-17 | 1999-06-17 | Signal processing apparatus and method |
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Application Number | Title | Priority Date | Filing Date |
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JP04196219A Division JP3125451B2 (en) | 1991-05-11 | 1992-06-30 | Signal processing method |
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Publication Number | Publication Date |
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JP2000036942A JP2000036942A (en) | 2000-02-02 |
JP3191803B2 true JP3191803B2 (en) | 2001-07-23 |
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ID=15918324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP17117199A Expired - Lifetime JP3191803B2 (en) | 1999-06-17 | 1999-06-17 | Signal processing apparatus and method |
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Country | Link |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016035859A1 (en) * | 2014-09-05 | 2016-03-10 | 東光リミー株式会社 | Garment |
-
1999
- 1999-06-17 JP JP17117199A patent/JP3191803B2/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016035859A1 (en) * | 2014-09-05 | 2016-03-10 | 東光リミー株式会社 | Garment |
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Publication number | Publication date |
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