JP3191653B2 - パワーデバイス用半導体スイッチング装置 - Google Patents
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Description
装置に使用される、半導体スイッチング装置または半導
体スイッチング素子に関するものである。又、本発明
は、上記半導体スイッチング素子の制御方法にも関して
いる。
成の一例を、図16に示す。同図において、参照符号3
Pは半導体スイッチング素子であり、ここでは、それは
GTO(ゲートターンオフ・サイリスタ)である。GT
O3Pのゲートとカソード間には、ゲートターンオン制
御電流IGPを発生させるゲートドライバー4Pが接続さ
れており、同ドライバ4Pは、上記ゲートターンオン制
御電流IGPをGTO3Pのゲートに印加することで、G
TO3Pをターンオンさせる。更に、同ドライバ4P
は、電流変化率dIGQP/dtが20〜50A/μsで与
えられるゲート逆電流IGQPをゲートからカソードに向
けて通電する。このゲート逆電流IGQPは、アノード電
流IAPより分流したものである。このとき、ターンオフ
ゲインは2〜5までの範囲内の値となり、GTO3Pは
ターンオフする。
AKPの上昇率(dVAKP/dt)とサージ電圧とを抑える
ために、一般にスナバ回路が用いられる。ここでは、ス
ナバ回路は、次の通りに構成される。即ち、スナバコン
デンサCsとスナバダイオードDSとがGTO3Pに対
して並列に接続されており、また、GTO3Pのターン
オフ時にスナバコンデンサCsに充電された電荷を放電
するために、スナバ抵抗RSがスナバダイオードDSに対
して並列に接続されている。
ターンオンしたときに流れる陽極電流IAPの上昇率dI
AP/dtを1000A/μs以下に抑えるためのもので
あり、インダクタンス1Pに対して並列接続された還流
ダイオード2Pは、GTO3Pがターンオフした時にイ
ンダクタンス1Pに発生したエネルギーを還流させるた
めのものである。
路の配線の浮遊インダクタンスである。
して、ターンオフ試験を実施して得られた実測波形を、
図17に示す。同図において、波形C1P,C2P及び
C3Pは、それぞれ陽極電流IAP,アノード電極とカソ
ード電極間電圧VAKP及びゲート逆電流IGQPを示す波形
であり、横軸は時間軸である。
Pはターンオン状態にあり、ゲート逆電流IGQPは0の
状態にある。この時に、ゲート逆電流IGQPの上昇率d
IGQP/dtの絶対値を20〜50A/μsとしてゲー
ト逆電流IGQPを立ち上げ、GTO3P自身が持つター
ンオフゲイン(陽極電流IAP/ゲート逆電流IGQPで与
えられる比の絶対値)のしきい値に当該ターンオフゲイ
ンが達すると(時刻tP2)、陽極電流IAPは減少し始
め、GTO3Pのアノード電極とカソード電極間電圧V
AKPが上昇し始める。この時、前述したスナバ回路側に
も電流ISが流れ出すこととなり、この電流ISの上昇率
とスナバ回路のインダクタンス(スナバインダクタン
ス)Lsにより電圧が発生し、この電圧がアノード電極
とカソード電極間電圧VAKPに重畳される結果、スパイ
ク電圧VDSPが発生する(時刻tP3)。このスパイク
電圧VDSPは、電力損失の原因となる。例えば、約40
00Aの電流が流れるときは、上記電力ロスは数MWに
もなる。そのため、このスパイク電圧VDSPを出来る限
り低い値に抑える必要があり、従来よりスナバインダク
タンスLSを低減する努力が続けられてきた。
ド電極とカソード電極間電圧VAKPの上昇率dVAKP/d
tが急峻に変化し、陽極電流IAPに極大値が発生し(時
刻tP4)、それ以後は、テール電流が発生する。その
ため、このテール電流と上記電圧VAKPとの積により、
電力損失が更に発生する。そして、上記電圧VAKPは、
時刻tP5において、ピーク電圧に達する。その後は、
上記電圧VAKPは、電源電圧VDDに到達する。
を抑制するために、既述したスナバコンデンサCSが必
要となる。その容量値は、IAP/(dVAKP/dt)で
表され、通常は、dVAKP/dt≦1000V/μsの
関係式を満足するように選定されている。
の半導体スイッチング装置で用いられているGTO3P
の構造(同構造は、GTO素子のパッケージと2つのス
タック電極に大別される。)を示した図であり、両図
は、ゲートドライバ4Pを含めて図示されている。その
内、図18は、図19に示す矢印方向DP2から眺めた
GTO3Pの側面図を示すものであるが、その内の一部
分だけは断面図形式で以て表示されている。又、図19
は、図18に示す矢印方向DP1からGTO3Pを見た
ときのスタック電極27Paを除いた部分の平面図であ
る。
下の部材を示す。即ち、20PはGTO素子、4PLは
ゲートドライバ4Pの内部インダクタンス、21P及び
22Pは、それぞれ、共に同軸構成のシールド線もしく
はツイストされたリード線からなるゲート外部リード
(ゲート取り出し線)及びカソード外部リード(カソー
ド取り出し線)である。そして、GTO素子20Pのゲ
ート端子25Pとゲート外部リード21Pの一端とを金
属性の連結部材23Pに溶接又は半田付けすることによ
り、又は嵌合することにより、両者25P,21Pを一
体化すると共に、カソード端子26Pとカソード外部リ
ード22Pの一端とを金属性の連結部材24Pに溶接又
は半田付けして、又は嵌合して、両者26P,22Pを
一体化する。これにより、両端子25P、26Pは、そ
れぞれ上記リード21P,22Pを介してゲートドライ
バ4Pに接続される。
子20Pを加圧するためのスタック電極である。
成された半導体基板であり、半導体基板28Pの上側表
面の最外周部上にA1(アルミニウム)のゲート電極2
9Paが形成され、そのゲート電極29Paよりも内側
の上記上側表面上にカソード電極29Pbが各セグメン
トに対応して形成されている。又、30P及び31P
は、それぞれ半導体基板28Pの上側表面上のカソード
電極29Pbの上側表面上に順次積載して配設されたカ
ソード歪緩衝板及びカソードポスト電極であり、他方、
32P及び33Pは、それぞれ半導体基板28Pの裏面
に形成されたアノード電極(図示せず)(上記裏面中、
カソード電極29Pbとは、反対側に位置する面に該当
している)上に順次積載されたアノード歪緩衝板及びア
ノードポスト電極である。
極29Paの上側表面に接したリング状ゲート電極、3
5Pは環状絶縁体36Pを介してリング状ゲート電極3
4Pをゲート電極29Paに押圧する皿バネ、37P
は、リング状ゲート電極34Pをカソード歪緩衝板30
P及びポスト電極31Pから絶縁するための絶縁シート
であり、38Pは、その一端がリング状ゲート電極34
Pにろう付けあるいは溶接などによって固着され且つそ
の他端がゲート端子25Pに電気的に接続されたゲート
リードであり、39Pは、その一他がカソードポスト電
極31Pに固着され且つ他端がカソード端子26Pをな
した第1のフランジであり、40Pはアノードポスト電
極33Pにその一端が固着された第2のフランジであ
り、41Pは、その開口の内面上にゲート端子25Pが
配設された、しかも突起部42Pを有する絶縁筒であ
り、絶縁筒41Pの上下面より突出した両端部43P
a,43Pbはそれぞれ第1及び第2のフランジ39P
及び40Pと気密に固着されており、これによりGTO
素子20Pは密閉された構造となっている。
ング装置には、大別して2つの問題点がある。
したように、ゲート逆電流の取り出しリード21Pがリ
ング状ゲート電極34Pの内の局所的な部分から取り出
されているという点である。このため、ゲート逆電流の
取り出しが一方向となる。その結果、ターンオフ時に、
カソード電流の不均一が発生し、上述したスパイク損失
やテール電流による損失という電力損失が全てGTO内
部のカソード面の一部に局部的に集中し、局部的な温度
上昇の発生によりGTOの各素子ないし各セグメントが
破壊されて導通状態となり、結果的にターンオフが失敗
するという事態が起こる蓋然性が高いという問題点があ
り、このため装置としての信頼性に問題が生じていた。
GTO素子の平面図と、図21のGTO素子の断面図で
ある。図21は、図20に示す線CSA−CSBに関す
る縦断面図にあたる。即ち、円柱状のウェハ内に形成さ
れたGTOの各素子の内で、リング状ゲート電極34P
に近い領域、例えば領域REO内に形成されたものほ
ど、そのゲート逆電流は、それよりも内側の領域REI
にあるGTO素子の場合よりも、より一層早く引き抜か
れることとなり、従って、より早くターンオフされるこ
ととなる。それに対して、ウェハ中心部の領域REC内
に形成されたGTOのセグメントは最もターンオフする
のに長い時間を必要とすることとなり、この中心部領域
REC内の各セグメントのカソード電極へ向けて、その
周りの各セグメントからカソード電流IKが流入してく
ることとなるので、GTOのウェハ内部の一部に電流集
中が生じてしまうのである。
ナバコンデンサの存在に起因するものである。即ち、上
述したように、ターンオフ時にスナバコンデンサCs
(図16)にチャージアップされた電荷は、次回のター
ンオフ迄にこれを完全に放電しておく必要がある。そこ
で、GTO3Pのターンオン時にスナバ抵抗RSを通し
て上記電荷を放電しているが、このため、大きな電力損
失が生じている。この時のスナバ抵抗RSに生じる消費
電力の容量は、PW=1/2*Cs*f(VDD 2+(V
DM−VDD)2)の関係式で表される。ここで、VDDは電
源電圧,VDMはスナバコンデンサCSがターンオフ時に
チャージアップされたときの電圧である。そのため、装
置全体を冷却するための冷却装置を設ける必要性が生じ
る。
ることは、当該スナバ抵抗で生じる電力分だけが、本来
伝達すべき電力の内のロス分となってしまい、効率の低
下をもたらすと共に、上記冷却装置の設置の必要性を生
じさせるので、その点が、装置全体の簡素化,小形化を
すすめる上で大変大きな問題となっていた。
れたものであり、以下の目的を有する。
チング素子に電力損失が局部的に集中することを防止し
て、素子破壊を防止し、以て装置の信頼性向上を図るこ
と。
失の発生を防止ないし格段に低減し、以て装置の小型
化,簡素化,低コスト化,高効率化を図ること。
間電圧の上昇を抑制するための回路を不要として、装置
の小型化、高効率化を図ること。
ング素子のターンオフ方法を提案すること。
ワーデバイス用半導体スイッチング装置は、第1、第2
及び第3電極を有し、前記第3電極に印加されたターン
オン制御電流に応じてオン状態となったときは前記第1
電極に流れ込む主電流を前記第1電極から前記第2電極
へと直接に流す半導体スイッチング素子と、前記第3電
極と前記第2電極との間に接続され、前記ターンオン制
御電流を生成して前記第3電極に印加する駆動制御手段
とを備え、ターンオフ時には、前記主電流の全てを前記
ターンオン制御電流とは逆方向に前記第1電極から前記
第3電極を介して前記駆動制御手段へと転流させたもの
である。
導体スイッチング装置は、請求項1記載のパワーデバイ
ス用半導体スイッチング装置において、前記ターンオフ
時には、前記主電流の絶対値を分子とし、前記ターンオ
ン制御電流とは逆方向に流れる電流の絶対値を分母とす
る比で表されるターンオフゲインを1以下に設定したも
のである。
導体スイッチング装置は、請求項2記載のパワーデバイ
ス用半導体スイッチング装置において、前記第3電極か
ら前記駆動制御手段及び前記第2電極を介して前記第3
電極に至るまでの経路のインダクタンスを前記ターンオ
フゲインを1以下とするために必要な値に設定したもの
である。
導体スイッチング装置は、請求項1ないし請求項3の何
れかに記載のパワーデバイス用半導体スイッチング装置
において、前記ターンオフ時において、上昇する前記第
1電極と前記第2電極間の電圧が所定の電圧値に達した
ときには、前記第1電極と前記第2電極間電圧を前記所
定の電圧値に所定の時間だけ保持するピーク電圧抑制手
段を更に備えたものであり、前記所定の電圧値を、前記
第1電極と前記第2電極間電圧が前記半導体スイッチン
グ素子の電圧阻止能力を越えない範囲内に設定してい
る。
導体スイッチング装置は、請求項4記載のパワーデバイ
ス用半導体スイッチング装置において、前記ピーク電圧
抑制手段を、前記第1電極と前記第2電極との間に並列
に接続された電圧クランプ回路としたものである。
導体スイッチング装置は、請求項1ないし請求項3の何
れかに記載のパワーデバイス用半導体スイッチング装置
において、前記パワーデバイス用半導体スイッチング装
置を駆動するための電源と、前記第1電極と前記第2電
極との間に並列に配設されたバイパス線を更に備えたも
のであり、しかも、前記バイパス線は常に前記電源の電
源電圧で充電された容量素子を備えるようにしたもので
ある。
導体スイッチング装置は、請求項6記載のパワーデバイ
ス用半導体スイッチング装置において、前記容量素子の
一端を抵抗素子を介して直接に前記電源に接続すると共
に、前記バイパス線は前記第1電極と前記容量素子の前
記一端にそのアノードとカソードとがそれぞれ接続され
たダイオードを更に備えたものである。
導体スイッチング装置は、請求項7記載のパワーデバイ
ス用半導体スイッチング装置において、前記容量素子の
容量値を、前記ターンオフ時に生じる前記第1電極と前
記第2電極間のピーク電圧が前記半導体スイッチング素
子の電圧阻止能力を越えないように設定したものであ
る。
導体スイッチング装置は、オン状態にある半導体スイッ
チング素子に流れ込む主電流の全てを、前記半導体スイ
ッチング素子をターンオンさせるために必要なターンオ
ン制御電流を前記半導体スイッチング素子に流れ込ませ
るための配線経路へ転流させることで、前記半導体スイ
ッチング素子をターンオフに制御したものである。
又は半導体スイッチング素子は、車両用電力変換装置
や、UPS(無停電電力システム)や、産業用電力変換
装置等の各種の電力変換装置に用いられる、パワーデバ
イスである。
ング素子の制御方法の核心部は、オン状態にある半導体
スイッチング素子に流れる主電流の全てを、駆動回路へ
転流させ、これにより半導体スイッチング素子をターン
オフ状態とする点にある。
素子として、ゲートターンオフ・サイリスタ(以下、G
TOと称す)を用いた例を示す。この場合には、GTO
の第1,第2及び第3電極は、それぞれアノード電極,
カソード電極及びゲート電極にあたる。尚、上記半導体
スイッチング素子としては、GTOのような4層構造を
もつものに限られるわけではなく、3層構造を有するト
ランジスタを本発明の半導体スイッチング素子として用
いることも可能である。この場合には、NPNトランジ
スタ利用のときは、第1,第2,第3電極は、それぞれ
コレクタ電極,エミッタ電極及びベース電極にあたり、
又、PNPトランジスタ利用のときは、第1,第2及び
第3電極は、それぞれエミッタ電極、コレクタ電極及び
ベース電極に該当する。
グ装置10の回路構成を示す。同図において、各参照符
号は、それぞれ次の回路要素を示す。即ち、3は半導体
スイッチング素子としてのGTOであり、このGTO3
のゲート電極3Gとカソード電極3Kのノード13との
間に、ゲートドライバ4(駆動制御手段)が接続され
る。
(電源電圧VGD(例えば20V))、コンデンサ4b,
インダクタンス4C,トランジスタ4dから成る。尚、
その詳細な構成を、後述する図2で示す。
ンオンさせるためのターンオン制御電流IGを発生し
て、配線経路ないしラインL1を介してこの電流IGを
ゲート電極3Gに印加する。これに応じて、GTO3は
オン状態となる。又、11はノードであり、9は同装置
10を駆動するための電源、即ち同装置10の主回路用
電源(電源電圧VDD)である。
に流れる主電流ないし陽極電流IAの上昇率dIA/dt
を抑制するためのインダクタンスであり、2は、GTO
3がターンオフした時にインダクタンス1に発生するエ
ネルギーを還流させるための還流用ダイオードである。
ソード電極3Kのノード12との間にGTO3に対して
並列に接続されており、かつGTO3がターンオフした
時にアノード・カソード電極間電圧VAKの上昇に伴って
発生するピーク電圧のみを抑制するためのピーク電圧抑
制回路である。同回路5は、後述するように、上記電圧
VAKがターンオフ時にGTO3の電圧阻止能力に応じて
定まる所定の電圧値に所定の時間だけ上記電圧VAKを保
持ないしクランプする機能を有する。
IAより分流してゲートドライバ4側へ流入していたゲ
ート逆電流IGQの変化率ないし上昇率(勾配)dIGQ/
dtの絶対値を出来る限り大きくして(理想的には、|
dIGQ/dt|は∞)、主電流IAの全てをゲート逆電
流IGQとしてゲートドライバ4を介してノード12へ流
すこととする。即ち、主電流IAとゲート逆電流IGQと
の比の絶対値で定まるターンオフゲインG(=|IA/
IGQ|)を1以下(G≦1)に設定することで、主電流
IAの全てを、ターンオン制御電流IGとは逆方向に、ア
ノード電極3Aからゲート電極3Gを介してゲートドラ
イバ4及びノード12側へと転流させ、以てGTO3を
ターンオフさせる。このとき、アノード電極3Aからカ
ソード電極3Kへ向けて直接GTO3内部を流れるカソ
ード電流IKは、直ちに全く流れなくなる。その意味
で、本方式は、主電流IAの分流ではなくて、「主電流
IAの転流」を実現しているのである。
電源)4aの電源電圧値VGDと、ループR1のインダク
タンス値との関係に応じて、上昇率dIGQ/dtの値を
変化させることができるので、両者4(4a),R1の
値を適切に設定することで、上昇率|dIGQ/dt|を
限りなく∞値に近い極めて大きな値に設定してやれば、
極めて短時間で主電流IAを全てゲートドライバ4側へ
転流させることができる。
をゲートドライバ4単独で以て実現することは、当該ド
ライバ4の駆動電源4aがとりうる電源電圧値VGDに限
界があるため容易でないが、その反面、ゲートドライバ
4の駆動電源電圧VGDを設定可能な実用値に設定してお
き、ゲートターンオフゲインGを1以下とするために必
要な上昇率dIGQ/dtの絶対値を実現しうるループR
1の内部インダクタンスの値を設定することは、現実に
可能である。
バ4までのラインL1と、ゲートドライバ4と、ゲート
ドライバ4からノード13を介してカソード電極3Kま
でのラインL2と、ゲート・カソード電極間のGTO3
内部の経路とからなるループないし経路R1内の(浮
遊)内部インダクタンスの値を、ターンオフゲインGを
1以下とするのに必要な値にまで低減させることが求め
られる。
上の値のゲート逆電流IGQを流せるだけのキャパシタン
スを有するように、設定されなければならない。
電源電圧VGDを20Vに設定し、上昇率dIGQ/dtの
絶対値を約8000A/μsに設定する場合には、上記
ループR1のインダクタンス値は2.5nH以下、ゲー
トドライバ4の内部インダクタンス値は1nH以下とす
るのが好ましい。
ドライバ4の具体的な回路図を、図2に示す。同図にお
いて、駆動電源50はゲートドライバ4を駆動するため
の主電源であり、副電源51はターンオンゲート電流用
の電源,副電源52はターンオン用トランジスタTr1,
Tr2を駆動するための駆動回路56用の電源,副電源5
3はターンオフゲート電流用の電源,副電源54はター
ンオフ用トランジスタTr3を駆動するための駆動回路5
7用の電源,副電源55は制御信号62よりターンオン
信号及びターンオフ信号を生成する回路部58を駆動す
るための電源であり、トランジスタTr1は図3に示すタ
ーンオン・ハイゲート電流IG1を供給するためのスイッ
チであり、トランジスタTr2はターンオン・定常ゲート
電流IG2を供給するためのスイッチ,トランジスタTr3
はターンオフゲート電流IGQ(ゲート逆電流)を供給す
るためのスイッチである。尚、上記電流IG1,IG2を総
称したのが、ターンオン制御電流IGである。C1はタ
ーンオンゲート電流IG用のコンデンサであり、C2は
ターンオフゲート電流IGQ用のコンデンサである。
部より制御信号62を与えると、ノイズカット回路59
は制御信号62より制御信号62に含まれるノイズ成分
を取り除き、ノイズ除去された制御信号を受けて、ター
ンオン信号生成回路60,ターンオフ信号生成回路61
は、それぞれターンオン用信号63とターンオフ用信号
64を生成して、各信号63,64を対応する駆動回路
56,57へ供給する。
56,57は、次の通りに動作する。即ち、時刻t01に
おいて、駆動回路56は、トランジスタTr1を駆動でき
るだけの信号を生成し、これをトランジスタTr1のベー
スへと供給する。ここで、両コンデンサC1とC2は、
それぞれ副電源51と副電源53により充電されている
ので、ターンオン・ハイゲート電流IG1がコンデンサC
1からトランジスタTr1を通してGTO3へと流れる。
そして、時刻t02において、駆動回路56は、トランジ
スタTr1のベース電流の供給を止め、今度は、トランジ
スタTr2を駆動できるだけのベース電流を発生して、こ
れをトランジスタTr2のベースへ供給する。これによ
り、トランジスタTr1はオフし、代わってトランジスタ
Tr2がオンし、ターンオン・定常ゲート電流IG2がコン
デンサC1からトランジスタTr2を通してGTO3へと
流れる。
ンジスタTr2のベース電流の供給を止め、駆動回路57
が、信号64に応じて、トランジスタTr3をオンするの
に必要なベース電流を生成して、これをトランジスタT
r3のベースへ供給する。これにより、トランジスタTr2
はオフし、代わってトランジスタTr3がオンする結果、
コンデンサC2に充電されている電荷がトランジスタT
r3を介してGTO3側へと放電されることとなり、従っ
て、ターンオフゲート電流IGQがGTO3からトランジ
スタTr3を通してGTO3のカソード電極3Kのノード
13へ流れることとなる。しかも、この電流IGQは、極
めて短時間の間に主電流IAの絶対値と等しいか、又は
それ以上の値となり、逆に、カソード電流は極めて短時
間の間に0値へ減少する。
下となるような上昇率dIGQ/dtを実現するために
は、ゲートドライバ4内部の配線経路を含むループR1
全体のインダクタンス値を低減することが必要である。
そして、この点は、GTO素子の配線ないしパッケージ
構造という機構部品の改良を以て実現することが望まれ
る。
構造は、図18及び図19で示した様な構造となってい
るため、GTO素子20Pの内部のインダクタンス(リ
ード21P〜リング状ゲート電極34P〜カソード電極
30P〜リード22Pまでの経路のインダクタンス)
は、例えば50nH程度もの大きな値であった。この値
では、到底、約8000A/μsもの上昇率dIGQ/d
tを達成することはできない。従って、このGTO素子
20Pの内部インダクタンス値を、例えば2nH以下と
いうような所望値にまで低減するためには、ゲート側の
連結部23P及びカソード側の連結部24PとGTO素
子20Pのゲート端子25P及びカソード端子26Pと
のそれぞれの結合で生じるロスや,ゲート外部リード2
1P及びカソード外部リード22Pとゲートドライバ4
Pとのそれぞれの結合で生じるロスや,ゲートリード3
8Pのインダクタンス値や、更にはループR1中の全イ
ンダクタンス値の内の90%をも占めるゲート及びカソ
ードの各外部リード線21P,22P自体のインダクタ
ンス値を低減する必要がある。
TO素子のパッケージ構造を検討し、改良を加えること
とし、その結果、つぎの様な構造を有する圧接型半導体
素子を実現したものである。
それを上下方向から加圧するスタック電極27a,27
bとを示す断面図であり、又、図5は、図4に示す矢印
方向D1からGTO素子20を眺めた正面図(スタック
電極27aを除く)である。従って、図5の線SA−S
Bに関する縦断面図が図4にあたる。
の部材を示す。即ち、20は圧接型半導体素子、即ち、
ここではGTO素子の全体を示し、28はGTOの各セ
グメントが形成された半導体基板であり、半導体基板2
8の上側表面の内の外周部側に位置する面上にA1(ア
ルミニウム)のゲート電極29aが形成されており、さ
らにゲート電極29aよりも内側の半導体基板28の上
側表面上には、各セグメントの位置に対応して各カソー
ド電極29bが形成されている。各セグメントの構造な
いしGTO素子のウェハ構造は、図21の断面図に示し
た構造と同様である。
の上側表面上のカソード電極29bの上側表面上に順次
に積載されたカソード歪緩衝板及びカソードポスト電極
であり、他方、32及び33は、それぞれ半導体基板8
の裏面上に形成された図示しないアノード電極の表面
(カソード電極29bと反対側の面)上に順次に積載さ
れたアノード歪緩衝板及びアノードポスト電極であり、
34は半導体基板28のゲート電極29aの上側表面に
接するリング状ゲート電極であり、38は環状金属板か
らなるリング状ゲート端子であって、その内周平面25
がリングゲート電極34と摺動可能に同電極34に対し
て接触・配置されている。35は、環状絶縁体36を介
して、リング状ゲート端子38とともに、リング状ゲー
ト電極34をゲート電極29aに対して押圧するための
皿バネあるいは波バネのような弾性体であり、37は、
リング状ゲート電極34をカソード歪緩衝板30及びカ
ソードポスト電極31から絶縁するための絶縁シート等
からなる絶縁体であり、26は、その一端部分がカソー
ドポスト電極31に固着された第1のフランジであり、
40は、その一端部分がアノードポスト電極33に固着
された第2のフランジであり、41はセラミック等から
なり、リング状ゲート端子38を挟んで上下に分割され
且つ突起部42を有する絶縁筒である。そして、リング
状ゲート端子38の外周側部分23が絶縁筒41の側面
から外部に突出するとともに、その他端38Eよりも内
周側の位置に取り付け穴21が所定の間隔で複数個設け
られている。そして、上側の絶縁筒41の上面より上方
に突出した部分43aが第1のフランジ26の他端部2
6Eと気密に固着され、下側の絶縁筒41の裏面より下
方に突出した部分43bが第2のフランジ40の他端部
と気密に固着されており、これによって圧接型半導体素
子20は、密閉されたパッケージ構造になっている。
尚、この内部は、不活性ガスで置換されている。
を示す平面図であり、図7は、ゲートドライバ4に図
4,図5に示した構造のGTO素子20(スタック電極
27a,27bで加圧されている)を装着した状態を示
す縦断面図である。両図6,7において、参照符号4A
はゲートドライバ本体4Cをカバーするためのケース
を、4Bはゲートドライバ本体4Cの座となるケースを
各々示しており、70はゲートドライバ本体4とGTO
素子20とを電気的に接続するための、回路パターンが
形成された基板全体を示している。同基板70は、丁
度、従来パッケージのゲートリード線21P,22P
(図18)に代わるものであって、GTO素子20の重
量をささえ得るだけの強度を有する。71は、GTO素
子20のカソード電極29bと圧接により接続されるカ
ソード電極であり、スタック電極27aにあたる。21
Aは、ゲートドライバ4の基板70に対応する取り付け
穴21を介してGTO素子20を接続する為の、基板7
0に設けられた取り付け穴であり、ゲートドライバ4と
GTO素子20とを接続する為には、例えば6つ程度の
取り付け穴21Aが必要となる。
した次の2つの回路パターン基板を有する。即ち、同基
板70は、ゲートリード基板72、カソードリード基板
73、両基板72と73とを絶縁するための絶縁体74
とを有している。このような多層基板構造を設けたの
は、ゲートドライバ4側の内部インダクタンスを低減す
るためである。GTO素子本体20は、ネジ75,76
又は溶接、かしめ等により、ゲートドライバ本体4Cと
接続される。
ジは、半導体基板上に形成された内部のゲート電極29
a側からゲートドライバ本体4C側へ向けて延長された
リング状ないし円盤状のゲート電極38を有しており、
しかも当該パッケージ(20)は、上記リング状ゲート
電極38の外周部分を直接ゲートドライバ4の本体4C
より延びた基板70に取り付け穴21Aを介して接続・
固定するだけで、ゲートドライバ4に接続される。その
ため、当該接続にあたっては、ゲートリード線は一切使
用されていない。従って、従来構成における問題点は全
て改善される。即ち、従来、GTO素子の内部ゲートリ
ード部とGTO素子のゲート端子及びカソード端子との
それぞれの結合で発生していた結合ロスというものは、
上述のようにゲートリードの取り出しを円盤状構造とす
ることにより大幅に低減されると共に、従来、外部ゲー
トリード線とゲートドライバとの結合により生じていた
結合ロスに相当する電力ロスは、この発明では円盤状の
ゲートリード部ないしゲート電極38の全体がゲートド
ライバ4のゲート電流通電用基板70に直接に接続され
るため、大幅に低減される。更に、従来、ループR1の
全インダクタンスの90%をも占めていた外部ゲートリ
ード線自体のインダクタンスは、この発明では、それら
自体が使用されないため、存在しない。
ンダクタンスの低減とゲートドライバ4の内部インダク
タンスの低減とを実現することが可能となった。これら
の改善に加えて、更に、GTO素子20とゲートドライ
バ4との接続を既述したように工夫を行うことにより
(図7)、GTO素子3を、ターンオフゲインG≦1と
いう条件で以てターンオフさせることが可能な上昇率d
IGQ/dtの領域を現実に発生させることが可能となっ
た。
板70Aを用いて、対角に位置する2方向、又は4方向
へと取り出すようにしても良く、更にそれ以上の方向へ
とゲート電流を取り出すようにしても良い。
スイッチ装置の動作を、図9と図10に基づき説明す
る。尚、図9は、動作波形を示しており、図10は、G
TO3をPNPトランジスタ80とNPNトランジスタ
81とから成る回路構成に置き換えた場合の等価モデル
を示す。
陽極電流IAが流れている状態の時に(時刻t1)、制御
信号62(図2)に応じてゲートドライバ4がゲート逆
電流IGQを急激な上昇率ないし傾きで以て上昇させる
と、ゲート逆電流IGQは、その絶対値が極めて短時間に
陽極電流IAの絶対値と等しい電流値に達する(IGQ=
−IA)(時刻T2)。この状態で、GTO3のアノード
電極3Aに流れ込む陽極電流IAは全てゲート電極3
G,配線経路L1を介してゲートドライバ4に転流し、
|GTO3の陽極電流IA|≦|ゲート逆電流IGQ|の
関係式が成立し、カソード電流IK=0の状態となる。
これ以降、ゲート逆電流IGQは、GTO3が完全にター
ンオフするまで、|IA|≦|IGQ|の状態を維持し続
ける。
NPNトランジスタ81のリカバリー電流であるものと
考えられる。これは、次のような現象により生ずる。即
ち、図10において、GTO3がターンオンして陽極電
流IAが半導体基板内を流れている状態では、その電流
IAは、GTO3のアノード電極3Aからループ82と
ループ83とに別れてカソード電極3Kへと流れてい
る。この状態からGTO3がターンオフへ移行すると、
陽極電流IAの全ては強烈にゲートドライバ4へと引っ
張られ、ループ84とループ85へと流れていく。この
時、NPNトランジスタ81のベース電流は正方向から
負の方向へ反転し、NPNトランジスタ81は急激にタ
ーンオフしてしまい、その内部キャリアがリカバリ電流
となって重畳的に流れることとなる。このリカバリ電流
の増加分が上述の電流差ΔIGQとなって表われ、この
時、|ゲート逆電流IGQ|>|陽極電流IA|となる。
極電流IA|となって、図10のNPNトランジスタ8
1がターンオフしてしまうと、PNPトランジスタ80
のベース電流は0となり(IB=0)、PNPトランジ
スタ80はターンオフへと移行していく。
回復し始めると(時刻T3)、図9に示すアノード・カ
ソード電極間電圧VAKが上昇し始め、このアノード・カ
ソード電極間電圧VAKが電源電圧VDDと等しい値に達し
た時(時刻T4)、陽極電流IAが減少し始め、GTO3
はターンオフ状態へと移行していく。この時のアノード
・カソード電極間電圧VAKの上昇率dVAK/dtは、G
TO3の電圧阻止機能の回復するスピードのみによって
決定されるものであり、外部接続回路等により決定され
るものではない。この点で、スナバコンデンサCSに依
存してアノード・カソード電極間電圧の上昇率が決定さ
れていた従来技術とは、本発明は明確に異なる。
ジ電圧)VPとは、GTO3がターンオフした時に主回
路(電源9からノード11,GTO3,ノード12を経
て電源9に至るまでのループ)の浮遊インダクタンスL
に起因して発生する起電圧(そのエネルギーはE=1/
2*L*I2で表される)が電源電圧VDDに重畳されて
得られる電圧である。このピーク電圧VPが仮にGTO
3の電圧阻止能力を超えると、GTO3は破壊されてし
まう。そこで、GTO3のターンオフ時に上記ピーク電
圧VPへ向けて上昇し続けるアノード・カソード電極間
電圧VAKを、GTO3の電圧阻止能力を超えないように
抑圧するピーク電圧抑制回路5を、GTO3のノード1
1,12間にGTO3に対して並列に接続しておく必要
がある。図1のピーク電圧抑制回路5は、そのような機
能をもったものであり、例えばツェナーダイオード,バ
リスタ,セレスタ,アレスタ等から成る、電圧クランプ
回路である。同回路5は、GTOのターンオフ時に上昇
し続ける電圧VAKが、GTO3の電圧阻止能力を越えな
い範囲内に設定された所定の電圧値VSPに達した後は、
もし同回路5がなかったならば同電圧VAKがピーク電圧
VPに達し、再び所定の電圧値VSPに戻るまでに要する
時間である所定の時間Δt(図9)だけ、電圧VAKを抑
制後のピーク電圧VSPに保持し続ける。従って、ピーク
電圧VPは発生せず、GTO3素子が破壊されることは
全くない。
に、図11に示す上昇率dIGQ/dtの領域RAにおい
てGTO3を制御することで、GTO3をターンオフさ
せている。同図中、曲線CA上の点PAが、主電流IA
のゲートドライバ4側への転流が生じる転流点であり、
この場合は、前述のリカバリー電流が無いと考えた場合
の理想状態にある。現実的には、転流した主電流にリカ
バリー電流が重畳されるので、ターンオフゲインG<1
の領域内でGTO3のターンオフが実現されている。
及び本発明における主電流IAのターンオフ時の流れを
比較的に示した図である。従来技術、例えば特開平5−
111262号公報(スイス国出願番号9110619
19)や特開平6−188411号公報(ドイツ国出願
番号P4227063)に開示された技術では、図12
に示すとおり、ターンオフ時においても、カソード電流
IKがGTO3P内を流れている。即ち、主電流IAは、
ターンオフ時、カソード電流IKとIGQPとに分流してい
る。しかし、この場合は、個々のセグメントに流れるカ
ソード電流IKは小さな値であっても、それらが一部の
セグメントに集中的に流れ込むこととなるので、GTO
素子の破壊という問題点を内在している。
通り、ターンオフ時、カソード電流IKは全く流れなく
なり、主電流IAは全てゲートドライバ4側の経路へ転
流し、リカバリー電流の発生によってゲート逆電流IGQ
の絶対値は主電流IAの絶対値とリカバリー電流の絶対
値との和となり、|IGQ|≧|IA|の関係式が成立し
ている(従来技術では、|IGQP|<|IA|)。
モード期間中にわたり|陽極電流IA|≦|ゲート逆電
流IGQ|となる、新規のゲート転流方式を採用している
ため、ターンオフ時にはカソード電流IK=0となり、
GTO3Pの内部のカソード面にカソード電流が流れ込
むという状態は全く発生せず、従来ターンオフ失敗の原
因となっていたカソード面への局在的な電流集中は全く
おこり得ない。よって、ターンオフ失敗による素子破壊
のおそれは、この発明では皆無となり、装置の信頼度は
格段に向上する。この効果は、本発明の核心的効果であ
って、上述した各文献に示された技術の組合せを以てし
ても得られない利点であると言える。
AKの上昇を抑制してサージ電圧を抑制する回路5を設け
ているので、スパイク電圧は、同回路5によりカットさ
れて全く発生しない。そのため、従来、ターンオフ時に
蓄積された電荷を放電させるために必要であったスナバ
コンデンサCSを不要とすることができる。即ち、従来
技術では必要不可欠であったスナバ回路を不必要とする
ことができ、これにより装置の小形化,簡素化,低コス
ト化,高効率化を実現することができる。
ング装置の回路構成を示す。同図において、図1中の参
照符号と同一符号のものは、同一のものを示す。そし
て、GTO3のパッケージ構造やゲートドライバ4の機
構も、実施の形態1で述べたものが用いられる。参照符
号6から8のそれぞれは、GTO3がターンオフ状態と
なったときに発生するスパイク電圧やピーク電圧(サー
ジ電圧)による電力ロスを抑制ないし低減する、保護回
路を構成する素子であり、順番にダイオード,抵抗素
子,コンデンサを示す。特に、ここでは、ノード11と
ノード12間にGTO3に対して並列に配設されたバイ
パス線BLに含まれるコンデンサ8(容量素子)の一端
15が、抵抗素子7を含み且つノード14において電源
9と接続された配線経路R4を介して、電源9に接続さ
れている点に特徴点がある。
ないし、GTO3の動作を、実測波形を示す図15を基
に説明する。
の形態1での動作と同等であり、アノード・カソード電
極間電圧VAKのピーク電圧抑制動作のみが実施の形態1
の場合と異なる。図15の実測波形は、IA=1000
(A/d),VAK=1000(V/d),IGQ=120
0(A/d),VGD=20(V/d),t=2(μs/
d)とした場合の例である。同図中、曲線C1,C2,
C3,C4は、それぞれ陽極電流IA,アノード・カソ
ード電極間電圧VAK,ゲート逆電流IGQ,ゲート電圧V
Gの実測波形を示す。
7を通して常に電源電圧VDDに充電されており、ターン
オフ動作時においては、発生するスパイク電圧VDSP及
びピーク電圧VPから電源電圧VDDを超えた電圧部分
(VDSP−VDD,VP−VDD)による電流のみが、ダイオ
ード6を通してコンデンサ8に吸収される。従って、上
記超過した部分だけが、その超過する時間だけ、コンデ
ンサ8に新たに充電されるにすぎない。
アノード・カソード電極間電圧VAKが電源電圧VDDに達
するまでは、コンデンサ8は機能せず、この期間(t2
−t1)の上昇率dVAK/dtはGTO3の能力により
決定される(このとき、全主電流IAはゲートドライバ
4側へ転流している)。そして、アノード・カソード電
極間電圧VAKが電源電圧VDDに達して陽極電流IAが減
少し始めると(時刻t2)、それと同時に、ノード11
に流れ込む主電流はダイオード6を通してコンデンサ8
側へと、即ちバイパス経路BLへと流れ始める。この
時、流れ込むバイパス電流iの上昇率di/dtと、G
TO3とダイオード6とコンデンサ8とから成る閉回路
ないし第1ループR2に浮遊するインダクタンス
(Lf1)とによって起電圧が発生する。これが、図15
に示すスパイク電圧VDSPである(時刻t3)。これ以
後、時刻t5までは、アノード・カソード電極間電圧V
AKのピーク電圧VPと電源電圧VDDとの差はコンデンサ
8に吸収される。その際、コンデンサ8に吸収される過
充電分が、GTO3の電圧阻止能力以下となるように、
コンデンサ8の容量値は適切に決定されている。つま
り、時刻t4から時刻t5までに上昇するアノード・カソ
ード電極間電圧VAKのピーク値VPがGTO3の電圧阻
止能力以下となるように、コンデンサ8の容量値によっ
て決定される。
ク電圧の過充電分は、抵抗素子7を通して、次回ターン
オフまでに電源9側に放電される。一方、GTO3のタ
ーンオン時においてもコンデンサ8に充電された電圧な
いし電荷は、それが放電しようとしてもダイオード6に
阻止されるので、放電することはない。よって、コンデ
ンサ8は、常に電源電圧VDDと等しい電圧に充電されて
いることになる。
VPは、第2ループR3内の浮遊インダクタンス
(LA2)とコンデンサ8の容量値とに起因して生ずる起
電力に基づく。
10Aのピーク電圧抑制回路ないし保護回路のコンデン
サ8に蓄積されるエネルギーについては、従来技術にお
けるスナバコンデンサのようにスナバ抵抗によって0値
に至るまで全てが放電されてしまうのではなくて、その
内の過充電分のみが放電されるに過ぎなく、従来問題と
なっていたスナバ回路の放電損失を格段に低減すること
ができる。しかも、この半導体スイッチング装置10A
では、従来技術のスナバ回路で用いられていた部材をそ
のまま用い、かつスナバ抵抗として用いられていた抵抗
素子の配線を配線経路R4として電源9のノード14に
直接接続するだけで、上記保護回路を簡単に構成できる
ため、即ち、従来のスナバ回路をそのまま利用して放電
損失を十分低減させることが可能となるため、非常に実
現性の高い装置を実現できる利点がある。勿論、同装置
10Aでも、図1の装置10と同様に、ターンオフ時の
GTO3の素子破壊を完全に阻止することができる。
ング装置の回路図である。
である。
る。
である。
平面図である。
である。
ライバとの接続方法を示す断面図である。
ートドライバーを示す平面図である。
ング装置の動作を示す図である。
ターンオフゲインとの関係を示す図である。
流れを示す図である。
れを示す図である。
チング装置の回路図である。
ある。
る。
平面図である。
極、3G ゲート電極、4ゲートドライバ、5 ピーク
電圧抑制回路、R1 経路、IA 主電流、IGターンオ
ン制御電流、IGQ ゲート逆電流。
Claims (9)
- 【請求項1】 第1、第2及び第3電極を有し、前記第
3電極に印加されたターンオン制御電流に応じてオン状
態となったときは前記第1電極に流れ込む主電流を前記
第1電極から前記第2電極へと直接に流す半導体スイッ
チング素子と、 前記第3電極と前記第2電極との間に接続され、前記タ
ーンオン制御電流を生成して前記第3電極に印加する駆
動制御手段とを備え、 ターンオフ時には、前記主電流の全てを前記ターンオン
制御電流とは逆方向に前記第1電極から前記第3電極を
介して前記駆動制御手段へと転流させた、パワーデバイス用 半導体スイッチング装置。 - 【請求項2】 請求項1記載のパワーデバイス用半導体
スイッチング装置において、 前記ターンオフ時には、前記主電流の絶対値を分子と
し、前記ターンオン制御電流とは逆方向に流れる電流の
絶対値を分母とする比で表されるターンオフゲインを1
以下に設定した、パワーデバイス用 半導体スイッチング装置。 - 【請求項3】 請求項2記載のパワーデバイス用半導体
スイッチング装置において、 前記第3電極から前記駆動制御手段及び前記第2電極を
介して前記第3電極に至るまでの経路のインダクタンス
が前記ターンオフゲインを1以下とするために必要な値
に設定されている、パワーデバイス用 半導体スイッチング装置。 - 【請求項4】 請求項1ないし請求項3の何れかに記載
のパワーデバイス用半導体スイッチング装置において、 前記ターンオフ時において、上昇する前記第1電極と前
記第2電極間の電圧が所定の電圧値に達したときには、
前記第1電極と前記第2電極間電圧を前記所定の電圧値
に所定の時間だけ保持するピーク電圧抑制手段を更に備
え、 前記所定の電圧値は、前記第1電極と前記第2電極間電
圧が前記半導体スイッチング素子の電圧阻止能力を越え
ない範囲内に設定されている、パワーデバイス用 半導体スイッチング装置。 - 【請求項5】 請求項4記載のパワーデバイス用半導体
スイッチング装置において、 前記ピーク電圧抑制手段は、前記第1電極と前記第2電
極との間に並列に接続された電圧クランプ回路である、パワーデバイス用 半導体スイッチング装置。 - 【請求項6】 請求項1ないし請求項3の何れかに記載
のパワーデバイス用半導体スイッチング装置において、 前記パワーデバイス用半導体スイッチング装置を駆動す
るための電源と、 前記第1電極と前記第2電極との間に並列に配設された
バイパス線を更に備え、 前記バイパス線は常に前記電源の電源電圧で充電された
容量素子を備える、パワーデバイス用 半導体スイッチング装置。 - 【請求項7】 請求項6記載のパワーデバイス用半導体
スイッチング装置において、 前記容量素子の一端は抵抗素子を介して直接に前記電源
に接続されており、 前記バイパス線は前記第1電極と前記容量素子の前記一
端にそのアノードとカソードとがそれぞれ接続されたダ
イオードを更に備えた、パワーデバイス用 半導体スイッチング装置。 - 【請求項8】 請求項7記載のパワーデバイス用半導体
スイッチング装置において、 前記容量素子の容量値は、前記ターンオフ時に生じる前
記第1電極と前記第2電極間のピーク電圧が前記半導体
スイッチング素子の電圧阻止能力を越えないように設定
されている、パワーデバイス用 半導体スイッチング装置。 - 【請求項9】 オン状態にある半導体スイッチング素子
に流れ込む主電流の全てを、前記半導体スイッチング素
子をターンオンさせるために必要なターンオン制御電流
を前記半導体スイッチング素子に流れ込ませるための配
線経路へ転流させることで、前記半導体スイッチング素
子をターンオフに制御した、パワーデバイス用半導体ス
イッチング装置。
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