JP3188371B2 - MOS drive circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明はＭＯＳ駆動回路に関す
る。より詳しくは、スイッチングレギュレータを構成す
るのに用いられるＭＯＳ型電界効果トランジスタを駆動
するための駆動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS drive circuit. More specifically, the present invention relates to a drive circuit for driving a MOS field-effect transistor used to configure a switching regulator.

【０００２】[0002]

【従来の技術】スイッチングレギュレータとしては、図
４に示すように、ＡＣ入力を整流するブリッジダイオー
ドＢＤ１と、１次側コイルＬ₁，Ｌ₃および２次側コイル
Ｌ₂を有するトランスＴ１と、スイッチングを行うため
のパワーＭＯＳ（電力用ＭＯＳ型電界効果トランジス
タ）１と、このＭＯＳ１を駆動するためのＩＣ（集積回
路）１を備えたものが知られている。ブリッジダイオー
ドＢＤ１の出力端とＧＮＤ（接地）との間にコンデンサ
Ｃ₂₀₀が接続され、これと並列に抵抗Ｒ₂₀₀とツェナーダ
イオードＺＤ₂₀₀が接続されている。2. Description of the Related Art As a switching regulator, as shown in FIG. 4, a bridge diode BD1 for rectifying an AC input, a transformer T1 having a primary coil L _1, L ₃ and the secondary coil L _2, switching And a power MOS (power MOS type field effect transistor) 1 for performing the above-mentioned operation and an IC (integrated circuit) 1 for driving the MOS 1 are known. Connected capacitor C ₂₀₀ is between the output terminal and the GND of the bridge diode BD1 (ground), which in parallel with the resistor R ₂₀₀ and the Zener diode ZD ₂₀₀ is connected.

【０００３】ＩＣ１の出力端子Ｇ_Aは、抵抗Ｒ_Gを介して
ＭＯＳ１のゲートＧに接続されている。また、ＭＯＳ１
のソースＳとＧＮＤ（接地）との間には電流検出用抵抗
Ｒｓが介挿されている。この抵抗Ｒｓには、抵抗
Ｒ₂₀₄，コンデンサＣ₂₀₃が並列に接続され、抵抗Ｒ₂₀₄
とコンデンサＣ₂₀₃との接続点がＩＣ１の入力端子Ｏｃ
に接続されている。[0005] The output terminal G _{A of the} IC 1 is connected to the gate G of the MOS 1 via a resistor _RG . MOS1
A current detecting resistor Rs is interposed between the source S and GND (ground). The resistor Rs, the resistor R _204, capacitor C ₂₀₃ is connected in parallel, the resistance R ₂₀₄
An input terminal of the connection point between the capacitor C ₂₀₃ is IC1 Oc
It is connected to the.

【０００４】ＳＷ電源起動後、トランスＴ１の１次側コ
イルＬ₃、ダイオードＤ₂₀₀、コンデンサＣ₂₀₁は、抵抗
Ｒ₂₀₀とツェナーダイオードＺＤ₂₀₀を介して整流、平滑
された安定電圧を、ＩＣ１の電源入力端子Ｖｃｃに供給
する。Ｖｃｃ電圧が供給されると、ＩＣ１が動作し、Ｍ
ＯＳ１のスイッチング動作が始まる。そして、トランス
Ｔ１を通じて２次側に電力が伝わる。After the SW power supply is started, the primary coil L ₃ , the diode D ₂₀₀ , and the capacitor C ₂₀₁ of the transformer T 1 rectify and smooth the stabilized voltage via the resistor R ₂₀₀ and the Zener diode ZD ₂₀₀ to the power supply of the IC 1. Supply to input terminal Vcc. When the Vcc voltage is supplied, IC1 operates and M1
The switching operation of OS1 starts. Then, electric power is transmitted to the secondary side through the transformer T1.

【０００５】２次側では、ダイオードＤ₂₀₁、コンデン
サＣ₂₀₂により整流、平滑された出力電圧Ｖｏが出力さ
れる。２次側には出力電圧Ｖｏを監視するシャントレギ
ュレータＳＲ１があり、次のようにフィードバックを行
う。On the secondary side, an output voltage Vo rectified and smoothed by a diode D ₂₀₁ and a capacitor C ₂₀₂ is output. A shunt regulator SR1 for monitoring the output voltage Vo is provided on the secondary side, and performs feedback as follows.

【０００６】出力電圧Ｖｏは抵抗Ｒ₂₀₁，Ｒ₂₀₂によって
分圧され、シャントレギュレータＳＲ１のＶｒｅｆ端子
に入力される。シャントレギュレータＳＲ１は、この電
圧が約２．５よりも高いとＩ_Kが大となり、フォトカプ
ラＰＣ１の発光側（発光ダイオード）の光量が大とな
る。光量が大となるとフォトカプラＰＣ１の受光側（フ
ォトトランジスタ）はＩｃが大となって、フィードバッ
ク端子Ｆ_Bの電圧Ｖ_FBはよりロー（低）となる。この結
果、ＭＯＳ１のスイッチングのデューティが小さくな
る。すると、２次側への電力伝達量が低下し、出力電圧
Ｖｏも低下する。The output voltage Vo is divided by the resistors R ₂₀₁ and R ₂₀₂ and is input to the Vref terminal of the shunt regulator SR1. In the shunt regulator SR1, when this voltage is higher than about 2.5, I _K increases, and the light amount on the light emitting side (light emitting diode) of the photocoupler PC1 increases. When the light quantity is large light-receiving side of the photocoupler PC1 (phototransistor) is Ic becomes large, the voltage V _FB of the feedback terminal F _B is more low (low). As a result, the switching duty of the MOS1 is reduced. Then, the amount of power transmitted to the secondary side decreases, and the output voltage Vo also decreases.

【０００７】これに対し、出力電圧Ｖｏが低下してシャ
ントレギュレータＳＲ１のＶｒｅｆ端子の入力が２．５
Ｖよりも低下すると上記と逆の動作が起こる。On the other hand, the output voltage Vo decreases and the input of the Vref terminal of the shunt regulator SR1 becomes 2.5
When the voltage becomes lower than V, the reverse operation occurs.

【０００８】すなわち、Ｖｒｅｆ低下→Ｉ_k小→ＰＣ１
の光量小→Ｖ_FBアップ→ＭＯＳ１のデューティ大→電力
伝達量大→出力電圧Ｖｏ大となる。That is, Vref decreases → _Ik small → PC1
The amount of light becomes large → _VFB increases → the duty of MOS1 increases → the amount of power transmission increases → the output voltage Vo increases.

【０００９】このようにＭＯＳ１のスイッチングのデュ
ーティを調整することにより、出力電圧Ｖｏが一定に保
つことができる（ＰＷＭ（パルス幅変調）方式）。この
結果として、Ｖｒｅｆ端子が２．５Ｖとなるようにフィ
ードバックが行われ、出力電圧ＶｏはＶｏ＝（（Ｒ₂₀₁
＋Ｒ₂₀₂）／Ｒ₂₀₂）×２．５Ｖとなる。By adjusting the switching duty of the MOS 1 in this manner, the output voltage Vo can be kept constant (PWM (pulse width modulation) method). As a result, feedback is performed so that the Vref terminal becomes 2.5 V, and the output voltage Vo becomes Vo = ((R ₂₀₁
+ _R202 ) / _R202 ) x 2.5V.

【００１０】[0010]

【発明が解決しようとする課題】ところで、上記ＭＯＳ
１をスイッチングするために、ＩＣ１のＧ_A端子から
は、図５(a)に示すように、略矩形状の波形を持つ電圧
Ｖ_GAが出力される。この出力Ｖ_GAは抵抗Ｒ_Gを介してＭ
ＯＳ１のゲートへ入力される。このとき、ＭＯＳ１のゲ
ート・ドレイン間容量Ｃ_DG（図示せず）がミラー容量と
して働くので、ゲートドライブ電流がドレイン側へバイ
パスされる。この結果、この期間のゲート電圧Ｖ_Gの変
化は遅くなり、図５(b)に示すように、所定の立ち上が
り時間（電圧が全変化量の１０％から９０％に達する時
間）ｔｒと立ち下がり時間（電圧が全変化量の９０％か
ら１０％に達する時間）ｔｆを持つ波形になる。By the way, the above MOS
For switching 1, from G _A terminal of the IC1, as shown in FIG. 5 (a), the voltage V _GA is output having a substantially rectangular waveform. This output _VGA is connected to M via a resistor _RG.
Input to the gate of OS1. At this time, since the gate-drain capacitance C _DG (not shown) of the MOS 1 functions as a mirror capacitance, the gate drive current is bypassed to the drain side. As a result, change in the gate voltage V _G of this period slows, as shown in FIG. 5 (b), a predetermined rise time (the time the voltage reaches from 10% to 90% of the total variation) tr and fall The waveform has a time (time when the voltage reaches 90% to 10% of the total change amount) tf.

【００１１】ここで、抵抗Ｒ_Gが小さいときは、ｔｒ，
ｔｆが短くなって、スイッチング損失が小さくなるとい
う利点がある。しかし、電流変化率が大きくなるため、
スイッチング時にゲート配線のインダクタンスによる大
きなサージ電圧が発生し、ＭＯＳ１の定格を超えるおそ
れがある。またノイズの発生により、ＩＣ１が誤動作を
起こすおそれがある。逆に、Ｒ_Gが大きいときは、ｔ
ｒ，ｔｆが長くなって、電流変化率は小さくなるため、
サージ電圧は小さくなり、ノイズの発生に起因するＩＣ
１の誤動作も少なくなる。しかし、スイッチング損失は
大きくなる。そこで、従来は、ｔｒ，ｔｆを最適化する
ように抵抗Ｒ_Gの値が設定されて、ＭＯＳ１のスイッチ
ング損失およびサージ電圧を許容範囲内に収めるように
なっている。Here, when the resistance R _G is small, tr,
There is an advantage that the switching loss is reduced by shortening tf. However, since the current change rate becomes large,
At the time of switching, a large surge voltage is generated due to the inductance of the gate wiring, which may exceed the rating of the MOS1. Further, the occurrence of noise may cause the IC 1 to malfunction. Conversely, when R _G is large, t
Since r and tf become longer and the current change rate becomes smaller,
Surge voltage is reduced and ICs caused by noise
1 is less likely to malfunction. However, switching loss increases. Therefore, conventionally, the value of the resistor _RG is set so as to optimize tr and tf, so that the switching loss and the surge voltage of the MOS 1 fall within the allowable ranges.

【００１２】しかしながら、ｔｒ，ｔｆの大小は、単に
抵抗Ｒ_Gの値だけに依存するのではなく、Ｒ_Gの値とＭＯ
Ｓ１のゲート容量とで構成されるＣＲ時定数の大きさに
依存する。このため、ＭＯＳ１の製造工程に起因するゲ
ート容量のバラツキによって、ｔｒ，ｔｆが影響を受け
るという問題がある。However, the magnitudes of tr and tf do not depend solely on the value of the resistor _RG , but rather on the value of _RG and MO.
It depends on the magnitude of the CR time constant composed of the gate capacitance of S1. For this reason, there is a problem in that tr and tf are affected by variations in gate capacitance due to the manufacturing process of the MOS1.

【００１３】また、抵抗Ｒ_GをＩＣ１とＭＯＳ１との間
に外付けしているため、部品数が多くなって、ＩＣ１と
ＭＯＳ１とを１パッケージに収容することが難しいとい
う問題がある。Further, since the resistor _RG is externally provided between the IC1 and the MOS1, there is a problem that the number of parts increases and it is difficult to accommodate the IC1 and the MOS1 in one package.

【００１４】そこで、この発明の目的は、駆動すべきＭ
ＯＳ型電界効果トランジスタとの間の抵抗を省略できる
上、ＭＯＳ型電界効果トランジスタの製造バラツキにか
かわらずｔｒ，ｔｆを最適化することができるＭＯＳ駆
動回路を提供することにある。Therefore, an object of the present invention is to provide an
An object of the present invention is to provide a MOS drive circuit which can omit the resistance between the transistor and the OS field effect transistor and can optimize tr and tf irrespective of manufacturing variations of the MOS field effect transistor.

【００１５】[0015]

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載のＭＯＳ駆動回路は、変圧器の１次
側に設けられたＭＯＳ型電界効果トランジスタをスイッ
チングして、上記変圧器の２次側に一定の出力電圧を出
力するようにしたスイッチングレギュレータに設けら
れ、上記出力電圧の大きさを表すフィードバック信号に
基づいて上記ＭＯＳ型電界効果トランジスタをオン、オ
フさせるＭＯＳ駆動回路であって、電源と上記ＭＯＳ型
電界効果トランジスタのゲートとの間に介挿された、Ｎ
ＰＮ型又はＰＮＰ型のうち一方の型を持つ単数またはダ
ーリントン接続された複数の第１バイポーラトランジス
タと、上記ＭＯＳ型電界効果トランジスタのゲートとグ
ランドとの間に介挿され、ベースが上記第１バイポーラ
トランジスタのべースに接続されたＮＰＮ型又はＰＮＰ
型のうち他方の型を持つ単数または並列接続された複数
の第２バイポーラトランジスタと、上記両バイポーラト
ランジスタのべースとグランドとの間に接続されたコン
デンサと、電源とグランドとの間に、電流ミラー回路を
構成して互いに等しい電流を流すことができる少なくと
も２系統の電流経路を含む定電流回路部とを備え、上記
定電流回路部の一の電流経路には電流調節用の抵抗が介
挿される一方、上記定電流回路部の別の電流経路にはグ
ランド側にスイッチが介挿され、かつこのスイッチの上
記電源側の端子は上記コンデンサのベース側の端子に接
続されており、上記フィードバック信号を受けて、上記
スイッチを、上記フィードバック信号が大きくなるにつ
れてデューティを大きくする一方、上記フィードバック
信号が小さくなるにつれてデューティを小さくしてオ
ン、オフするデューティ設定部を備えたことを特徴とし
ている。According to a first aspect of the present invention, there is provided a MOS driving circuit for switching a MOS type field effect transistor provided on a primary side of a transformer. A MOS drive circuit provided in a switching regulator that outputs a constant output voltage to the secondary side of the MOS field-effect transistor based on a feedback signal indicating the magnitude of the output voltage. And N is inserted between the power supply and the gate of the MOS type field effect transistor.
A single or Darlington-connected plurality of first bipolar transistors having one of the PN type and the PNP type are interposed between a gate of the MOS field effect transistor and a ground, and a base is formed of the first bipolar transistor. NPN or PNP connected to transistor base
A single or a plurality of second bipolar transistors having the other type connected in parallel, a capacitor connected between the base and ground of the bipolar transistors, and a power supply and ground. A constant current circuit section including at least two systems of current paths capable of flowing a current equal to each other by forming a current mirror circuit, wherein one current path of the constant current circuit section includes a current adjusting resistor. On the other hand, a switch is interposed on the ground side in another current path of the constant current circuit unit, and the power supply side terminal of the switch is connected to the base side terminal of the capacitor, and the feedback In response to the signal, the switch increases the duty as the feedback signal increases, while the feedback signal decreases. Brought to ON by reducing the duty, it is characterized by having a duty setting portion for turning off.

【００１６】また、請求項２に記載のＭＯＳ駆動回路
は、請求項１に記載のＭＯＳ駆動回路において、上記定
電流回路部の上記電流調節用の抵抗は複数の部分に区分
され、上記抵抗の各部分に対して並列に、外部からの電
力によって短絡され得る素子が接続されていることを特
徴としている。According to a second aspect of the present invention, there is provided the MOS drive circuit according to the first aspect, wherein the current adjusting resistor of the constant current circuit section is divided into a plurality of portions. An element that can be short-circuited by external power is connected in parallel to each part.

【００１７】[0017]

【作用】請求項１のＭＯＳ駆動回路は次のように動作す
る。説明の便宜上、駆動すべきＭＯＳ型電界効果トラン
ジスタ（以下「ＭＯＳ」と略記する。）はＮチャネル型
であり、これに応じて第１バイポーラトランジスタはＮ
ＰＮ型、第２バイポーラトランジスタはＰＮＰ型である
ものとする。The MOS drive circuit of the first aspect operates as follows. For convenience of description, a MOS field effect transistor to be driven (hereinafter abbreviated as “MOS”) is an N-channel type, and accordingly, the first bipolar transistor is an N-channel type.
The PN type and the second bipolar transistor are PNP type.

【００１８】デューティ設定部が定電流回路部のスイッ
チをオフすると、定電流回路部からコンデンサ側へ一定
の電流、すなわち、定電流回路部の一の電流経路に介挿
された電流調節用の抵抗によって定められた電流値と等
しい大きさの電流が流れて、上記コンデンサはこの電流
値に応じた一定の勾配で充電されるとともに、ＮＰＮ型
第１バイポーラトランジスタのべースに電流が流れ込
む。したがって、このＮＰＮ型第１バイポーラトランジ
スタがオンしてＭＯＳのゲート電圧が立ち上がり、この
結果、ＭＯＳがオンする。このＭＯＳのゲート電圧の立
ち上がり時間は、上記ＮＰＮ型第１バイポーラトランジ
スタのべース電流に依存する。したがって、上記定電流
回路部がコンデンサ側に流す電流に依存し、上記コンデ
ンサと上記電流調節用の抵抗との時定数に依存する。な
お、ＭＯＳのゲート電圧が立ち上がり、高電位にある
間、ＰＮＰ型第２バイポーラトランジスタは、べースが
エミッタよりも高電位に維持され、オフ状態とされる。When the duty setting section turns off the switch of the constant current circuit section, a constant current flows from the constant current circuit section to the capacitor side, that is, a current adjusting resistor inserted in one current path of the constant current circuit section. A current having a magnitude equal to the current value determined by the above-described method flows, the capacitor is charged at a constant gradient corresponding to the current value, and the current flows into the base of the NPN type first bipolar transistor. Therefore, the NPN type first bipolar transistor is turned on and the gate voltage of the MOS rises, and as a result, the MOS is turned on. The rise time of the gate voltage of the MOS depends on the base current of the NPN first bipolar transistor. Therefore, it depends on the current flowing from the constant current circuit section to the capacitor side, and depends on the time constant between the capacitor and the current adjusting resistor. While the gate voltage of the MOS rises and remains at a high potential, the base of the PNP-type second bipolar transistor is maintained at a higher potential than the emitter, and is turned off.

【００１９】一方、上記デューティ設定部が上記定電流
回路部の上記スイッチをオンすると、上記コンデンサに
蓄積された電荷が上記スイッチを通してグランド側へ一
定の電流値で、すなわち、上記定電流回路部の一の電流
経路に介挿された電流調節用の抵抗によって定められた
電流値で流れる。上記コンデンサはこの電流値に応じた
一定の勾配で放電される。このとき、上記ＮＰＮ型第１
バイポーラトランジスタはべースがエミッタよりも低電
位となってオフし、上記ＰＮＰ型第２バイポーラトラン
ジスタはベースがエミッタよりも低電位となってオンす
る。この結果、上記ＭＯＳのゲート電圧は立ち下がり、
ＭＯＳはオフする。このＭＯＳのゲート電圧の立ち下が
り時間は、上記ＰＮＰ型第２バイポーラトランジスタの
ベース電流に依存する。したがって、上記定電流回路部
の上記スイッチを通してグランド側へ流れる電流に依存
し、上記コンデンサと上記電流調節用の抵抗との時定数
に依存する。On the other hand, when the duty setting section turns on the switch of the constant current circuit section, the electric charge accumulated in the capacitor flows to the ground side through the switch at a constant current value, that is, the constant current circuit section of the constant current circuit section. The current flows at a current value determined by a current adjusting resistor inserted in one current path. The capacitor is discharged at a constant gradient according to the current value. At this time, the NPN type first
The bipolar transistor is turned off when the base is at a lower potential than the emitter, and the PNP-type second bipolar transistor is turned on when the base is at a lower potential than the emitter. As a result, the gate voltage of the MOS falls,
The MOS turns off. The fall time of the gate voltage of the MOS depends on the base current of the PNP-type second bipolar transistor. Therefore, it depends on the current flowing to the ground side through the switch of the constant current circuit unit, and depends on the time constant of the capacitor and the current adjusting resistor.

【００２０】このように、このＭＯＳ駆動回路によれ
ば、駆動すべきＭＯＳのゲート電圧の立ち上がり時間、
立ち下がり時間は、上記コンデンサと電流調節用の抵抗
との時定数に依存し、この時定数により調節される。し
たがって、上記ＭＯＳとの間の抵抗（図４中のＲ_G）が
不要となる。つまり、Ｒ_Gが無くとも、サージ電圧を抑
え、ノイズも低減でき、かつスイッチング損失も小さく
できる。また、このようにしてＲ_Gを省略した場合、Ｍ
ＯＳのゲート電圧の立ち上がり時間、立ち下がり時間は
ゲート容量のバラツキの影響を受けなくなり、ほぼ上記
時定数による設定通りの値になる。したがって、ＭＯＳ
の製造バラツキにかかわらず立ち上がり時間、立ち下が
り時間が最適化される。また、Ｒ_Gを省略した場合、こ
のＭＯＳ駆動回路をＩＣ（集積回路）化したものとＭＯ
Ｓとを１パッケージに容易に収容することができる。As described above, according to this MOS drive circuit, the rise time of the gate voltage of the MOS to be driven is
The fall time depends on the time constant of the capacitor and the current adjusting resistor, and is adjusted by the time constant. Therefore, the resistance (R _{G in} FIG. 4) between the MOS and the MOS transistor is not required. That is, even without R _G , the surge voltage can be suppressed, noise can be reduced, and switching loss can be reduced. When R _G is omitted in this manner, M
The rise time and fall time of the gate voltage of the OS are not affected by the variation of the gate capacitance, and are almost as set by the time constant. Therefore, MOS
Rise time and fall time are optimized irrespective of manufacturing variations. When _RG is omitted, the MOS drive circuit is formed into an IC (integrated circuit) and
S can be easily accommodated in one package.

【００２１】なお、デューティ設定部がフィードバック
信号に基づいて上記スイッチのデューティを調節するの
で、ＭＯＳのスイッチングのデューティも調整され、ス
イッチングレギュレータの出力電圧は、従来と同様に一
定に保たれる。Since the duty setting section adjusts the duty of the switch based on the feedback signal, the duty of the MOS switching is also adjusted, and the output voltage of the switching regulator is kept constant as in the prior art.

【００２２】また、駆動すべきＭＯＳがＰチャネル型で
あるときは、これに応じて第１バイポーラトランジスタ
はＰＮＰ型、第２バイポーラトランジスタはＮＰＮ型に
設定される。ＭＯＳ駆動回路の動作は、電流の向き、電
圧の立ち上がり、立ち下がりが逆になる以外は上記と同
様である。When the MOS to be driven is a P-channel type, the first bipolar transistor is set to a PNP type and the second bipolar transistor is set to an NPN type accordingly. The operation of the MOS drive circuit is the same as described above except that the direction of the current and the rise and fall of the voltage are reversed.

【００２３】また、請求項２のＭＯＳ駆動回路では、上
記定電流回路部の上記電流調節用の抵抗は複数の部分に
区分され、上記抵抗の各部分に対して並列に、外部から
の電力によって短絡され得る素子が接続されているの
で、このＭＯＳ駆動回路を作製した後に、上記抵抗の各
部分に対して並列に接続された素子を個々に短絡させて
上記抵抗の値を微調すること（いわゆるトリミング）が
可能となる。したがって、上記ＭＯＳの立ち上がり時
間、立ち下がり時間が容易に調整され得る。Further, in the MOS drive circuit according to the second aspect, the current adjusting resistor of the constant current circuit section is divided into a plurality of portions, and the resistor is controlled in parallel with each of the resistors by external power. Since elements that can be short-circuited are connected, after this MOS drive circuit is manufactured, the elements connected in parallel to the respective parts of the resistor are individually short-circuited to fine-tune the value of the resistance (so-called Trimming) becomes possible. Therefore, the rise time and fall time of the MOS can be easily adjusted.

【００２４】[0024]

【実施例】以下、この発明のＭＯＳ駆動回路を実施例に
より詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The MOS drive circuit according to the present invention will be described below in detail with reference to embodiments.

【００２５】図１は、一実施例のＭＯＳ駆動回路を有す
るＩＣ（集積回路）２と、このＩＣ２によって駆動され
るＭＯＳ２を示している。ＩＣ２の出力端子Ｇ_AはＭＯ
Ｓ２のゲートに接続されている。このＭＯＳ２とＩＣ２
は、図４に示したスイッチングレギュレータにおいて、
ＭＯＳ１とＩＣ１の代わりに用いられ、このスイッチン
グレギュレータの一部を構成するようになっている。な
お、ＭＯＳ２はＭＯＳ１と同一のものである。FIG. 1 shows an IC (integrated circuit) 2 having a MOS drive circuit according to an embodiment, and a MOS 2 driven by the IC 2. IC2 output terminal G _A is MO of
It is connected to the gate of S2. This MOS2 and IC2
Is the switching regulator shown in FIG.
It is used in place of MOS1 and IC1, and constitutes a part of this switching regulator. MOS2 is the same as MOS1.

【００２６】図１に示すように、このＩＣ２は、出力部
１と、定電流回路部２と、デューティ設定部３を備えて
いる。As shown in FIG. 1, the IC 2 includes an output unit 1, a constant current circuit unit 2, and a duty setting unit 3.

【００２７】上記出力部１は、電源Ｖｃｃ（この例では
Ｖｃｃ＝１８Ｖ）とＧ_A端子との間に接続された第１バ
イポーラトランジスタとしてのＮＰＮトランジスタ
Ｔ_N5，Ｔ_N6と、Ｇ_A端子とグランドとの間に接続された
ＮＰＮトランジスタＴ_N7，Ｔ_N9を備えている。ＮＰＮト
ランジスタＴ_N5，Ｔ_N6はダーリントン接続されており、
後段トランジスタＴ_N6のベース、エミッタ間にはバイア
ス設定用抵抗Ｒ₆が接続されている。ＮＰＮトランジス
タＴ_N7，Ｔ_N9もまた、ダーリントン接続されている。前
段トランジスタＴ_N7のベース、エミッタ間にバイアス設
定用抵抗Ｒ₄が接続され、後段トランジスタＴ_N9のベー
ス、エミッタ間に、バイアス設定用抵抗Ｒ₅と、デュー
ティ設定部３の一部を構成するＮＰＮトランジスタＴ_N8
とが接続されている。[0027] The output unit 1 includes a power supply Vcc and the NPN transistor T _N5, T _N6 as a first bipolar transistor connected between the (in this case Vcc = 18V) and G _A terminal, G _A terminal and the ground And NPN transistors T _N7 and T _N9 connected between them. The NPN transistors T _N5 and T _N6 are Darlington connected,
Based rear stage transistor T _N6, bias setting resistor R ₆ is connected between the emitters. The NPN transistors T _N7 and T _N9 are also Darlington connected. A bias setting resistor R ₄ is connected between the base and the emitter of the preceding transistor T _N7 , and a bias setting resistor R ₅ and an NPN constituting a part of the duty setting unit 3 are connected between the base and the emitter of the _subsequent transistor T _N9. Transistor T _N8
And are connected.

【００２８】上記Ｇ_A端子とＮＰＮトランジスタＴ_N9の
べースとの間、上記Ｇ_A端子とＮＰＮトランジスタＴ_N7
のべースとの間に、互いに電流ミラー回路を構成する第
２のバイポーラトランジスタとしてのＰＮＰトランジス
タＴ_P5，Ｔ_P6が接続されている。これらのＰＮＰトラン
ジスタＴ_P5，Ｔ_P6のベースはＮＰＮトランジスタＴ_N5の
べースに接続されている。[0028] between the G _A terminal and NPN transistor T _N9 Nobesu, the G _A terminal and NPN transistor T _N7
And PNP transistors T _P5 and T _P6 as second bipolar transistors that constitute a current mirror circuit with each other. Bases of the PNP transistors T _P5, T _P6 is connected to the NPN transistor T _N5 total over scan.

【００２９】上記ＮＰＮトランジスタＴ_N6，Ｔ_N9のエミ
ッタ面積は、必要ならばＭＯＳ２のゲート容量を瞬時に
充電できるように、十分大きく設定されている。The emitter areas of the NPN transistors T _N6 and T _N9 are set sufficiently large so that the gate capacitance of the MOS 2 can be charged instantaneously if necessary.

【００３０】さらに、ＮＰＮトランジスタＴ_N5およびＰ
ＮＰトランジスタＴ_P5，Ｔ_P6のべースとグランドとの間
にはコンデンサＣ₁が接続されている。Further, NPN transistors T _N5 and P _N5
NP transistor T _P5, T _P6 capacitor C ₁ between the Nobesu and ground are connected.

【００３１】上記定電流回路部２は、電源Ｖｃｃ＃（こ
の例ではＶｃｃ＃＝１３．２Ｖ）とグランドとの間に３
系統の電流経路２Ａ，２Ｂ，２Ｃを含んでいる。The constant current circuit section 2 is connected between the power supply Vcc # (Vcc # = 13.2 V in this example) and the ground.
It includes current paths 2A, 2B and 2C of the system.

【００３２】電流経路２Ａには、ＰＮＰトランジスタＴ
_P1と、ＮＰＮトランジスタＴ_N1と、電流調節用の抵抗Ｒ
３が介挿されている。電流経路２Ｂには、ＰＮＰトラン
ジスタＴ_P2と、ＮＰＮトランジスタＴ_N2が介挿されてい
る。また、電流経路２Ｃには、ＰＮＰトランジスタＴ_P3
と、スイッチとしてのＮＰＮトランジスタＴ_N3が介挿さ
れている。このＮＰＮトランジスタＴ_N3のコレクタ側の
端子はコンデンサＣ₁のベース側の端子に接続されてい
る。The current path 2A includes a PNP transistor T
_P1 , an NPN transistor T _N1, and a current adjusting resistor R
3 is inserted. A PNP transistor _TP2 and an NPN transistor _TN2 are interposed in the current path 2B. In addition, the current path 2C, PNP transistor T _P3
And an NPN transistor T _N3 as a switch is interposed. Collector side terminal of the NPN transistor T _N3 is connected to the base side of the terminal of the capacitor C _1.

【００３３】３つのＰＮＰトランジスタＴ_P1，Ｔ_P2，Ｔ
_P3のベース、エミッタは電流ミラー回路を構成するよう
に互いに共通に接続されており、この結果、電流経路２
Ａ，２Ｂ，２Ｃに互いに等しい電流を流すことができる
ようになっている。なお、ＰＮＰトランジスタＴ_P4は、
各ＰＮＰトランジスタＴ_P1，Ｔ_P2，Ｔ_P3のベース電流を
グランドに逃がすためのものである。Three PNP transistors T _P1 , T _P2 , T
The base and emitter of _P3 are commonly connected to each other so as to form a current mirror circuit.
Currents equal to each other can be made to flow through A, 2B and 2C. Note that the PNP transistor _TP4 is
This is for _releasing the base current of each of the PNP transistors _TP1 , _TP2 , _TP3 to the ground.

【００３４】定電圧源Ｖｓ（この例ではＶｓ＝４Ｖ）と
グランドとの間にバイアス設定用抵抗Ｒ₁，Ｒ₂が直列に
接続されており、この抵抗Ｒ₁，Ｒ₂間に上記ＮＰＮトラ
ンジスタＴ_N1のベースが接続されている。抵抗Ｒ₁，Ｒ₂
およびＲ₃によってＮＰＮトランジスタＴ_N1のバイアス
が設定される。これにより、電流経路２Ａを流れる電流
の大きさが定められ、これに伴って残りの電流経路２
Ｂ，２Ｃを流れる電流の大きさも定められる。The bias setting resistors R ₁ and R ₂ are connected in series between the constant voltage source Vs (Vs = 4 V in this example) and the ground, and the NPN transistor is connected between the resistors R ₁ and R _2. The base of T _N1 is connected. Resistance R ₁ , R ₂
Bias of the NPN transistor T _N1 is set by and R _3. Thereby, the magnitude of the current flowing through the current path 2A is determined, and accordingly, the remaining current path 2A
The magnitude of the current flowing through B and 2C is also determined.

【００３５】さらに、電流経路２Ｂ，２ＣのＮＰＮトラ
ンジスタＴ_N2，Ｔ_N3のべース、エミッタは電流ミラー回
路を構成するように互いに共通に接続されている。この
結果、電流経路２ＣからコンデンサＣ₁側へ電流が分岐
して流れ、またはコンデンサＣ₁側から電流経路２Ｃに
電流が流れ込んだとしても、電流経路２Ｂ，２Ｃには略
同じ大きさの電流が流れるようになっている。なお、Ｎ
ＰＮトランジスタＴ_N2のコレクタ、べース間は、ベース
電流を得るために短絡されている。また、ＮＰＮトラン
ジスタＴ_N2，Ｔ_N3のベース、エミッタ間に、デューティ
設定部３の一部を構成するＮＰＮトランジスタＴ_N4が接
続されている。Further, the bases and emitters of the NPN transistors T _N2 and T _{N3 of} the current paths 2B and 2C are commonly connected to each other so as to form a current mirror circuit. As a result, the flow branches current from the current path 2C to the capacitor C ₁ side, or even flowing current to the current path 2C from the capacitor C ₁ side, a current path 2B, is substantially equal to the current to 2C It is flowing. Note that N
The collector and the base of the PN transistor T _N2 are short-circuited to obtain a base current. An NPN transistor T _N4, which forms a part of the duty setting unit 3, is connected between the base and the emitter of the NPN transistors T _N2 and T _N3 .

【００３６】上記デューティ設定部３は、発振器ＯＳＣ
１と、コンパレータＣＭＰ１と、ＮＰＮトランジスタＴ
_N8，Ｔ_N4とからなっている。発振器ＯＳＣ１は一定周期
の三角波形の信号Ｖｏｓｃを出力する。コンパレータＣ
ＭＰ１は、発振器ＯＳＣ₁の出力電圧Ｖｏｓｃと、フィ
ードバック端子Ｆ_Bに入力される電圧Ｖ_FBとを受けて、
ＶｏｓｃがＶ_FBよりも低いときＨ（高）レベル、Ｖｏｓ
ｃがＶ_FBよりも高いときＬ（低）レベルをとる矩形波形
の信号Ｖｃを出力する。この矩形波形の信号Ｖｃは、Ｈ
レベルにあるときＭＯＳ２をオンすべきことを表し、Ｌ
レベルにあるときＭＯＳ２をオフすべきことを表す。発
振器ＯＳＣ１の出力Ｖｏｓｃが三角波形であるから、こ
の矩形波形の信号Ｖｃは、フィードバック電圧Ｖ_FBが大
きくなるにつれてデューティが大きくなる一方、フィー
ドバック電圧Ｖ_FBが小さくなるにつれてデューティが小
さくなる。ＮＰＮトランジスタＴ_N8，Ｔ_N4はコンパレー
タＣＭＰ１の出力に応じてオン、オフする。The duty setting section 3 includes an oscillator OSC
1, a comparator CMP1, and an NPN transistor T
_N8 and T _N4 . The oscillator OSC1 outputs a triangular waveform signal Vosc having a constant period. Comparator C
MP1 receives an output voltage Vosc of the oscillator OSC _1, and a voltage V _FB inputted to the feedback terminal F _B,
When Vosc is lower than _VFB, H (high) level, Vos
When c is higher than V _FB, a signal Vc having a rectangular waveform that takes an L (low) level is output. The signal Vc of this rectangular waveform is H
Level indicates that MOS2 should be turned on.
When it is at the level, it indicates that MOS2 should be turned off. Since the output Vosc of the oscillator OSC1 is triangular waveform, signal Vc of the rectangular waveform, while the duty increases as the feedback voltage V _FB becomes greater, the duty becomes smaller as the feedback voltage V _FB becomes smaller. The NPN transistors T _N8 and T _N4 turn on and off according to the output of the comparator CMP1.

【００３７】このＭＯＳ駆動回路は全体として次のよう
に動作する。The MOS drive circuit operates as follows as a whole.

【００３８】デューティ設定部３のコンパレータＣＭＰ
１が出力する矩形波形の信号ＶｃがＨレベルにあると
き、ＮＰＮトランジスタＴ_N4がオンして、定電流回路部
２のＮＰＮトランジスタＴ_N3がオフする。これにより、
定電流回路部２からコンデンサＣ₁側へ一定の電流、す
なわち、定電流回路部２の電流経路２Ａに介挿された抵
抗Ｒ₃によって定められた電流値と等しい大きさの電流
が流れて、上記コンデンサＣ₁はこの電流値に応じた一
定の勾配で充電されるとともに、ＮＰＮトランジスタＴ
_N5，Ｔ_N6のべースに電流が流れ込む。したがって、この
ＮＰＮトランジスタＴ_N5，Ｔ_N6がオンして、図２に示す
ようにＭＯＳ２のゲート電圧Ｖ_GAが立ち上がる。このＭ
ＯＳ２のゲート電圧Ｖ_GAの立ち上がり時間ｔｒは、上記
ＮＰＮトランジスタＴ_N5，Ｔ_N6のべース電流に依存す
る。したがって、電流経路２ＡがコンデンサＣ₁側に流
す電流に依存し、上記コンデンサＣ₁と抵抗Ｒ₃との時定
数に依存する。なお、ＭＯＳ２のゲート電圧が立ち上が
り、高電位にある間、ＰＮＰトランジスタＴ_P5，Ｔ
_P6は、べースがエミッタよりも高電位に維持され、オフ
状態とされる。The comparator CMP of the duty setting unit 3
When the signal Vc of the rectangular waveform output from the H. 1 is at the H level, the NPN transistor T _N4 turns on and the NPN transistor T _N3 of the constant current circuit section 2 turns off. This allows
Constant current from the constant current circuit unit 2 to the capacitor C ₁ side, i.e., the current value equal to the magnitude of the current defined flow by the resistance R ₃ interposed in the current path 2A of the constant current circuit 2, The capacitor C ₁ is charged at a constant gradient according to the current value, and the NPN transistor T
Current flows into the _{bases of N5} and T _N6 . Therefore, the NPN transistor T _N5, T _N6 is turned on, the gate voltage V _GA of MOS2 as shown in FIG. 2 rises. This M
Rise time tr of the gate voltage V _GA of OS2 is dependent on the NPN transistor T _N5, T _N6 Nobesu current. Thus, a current path 2A is dependent on the current flowing in the capacitor C ₁ side, depending on the time constant of the said capacitor C ₁ and resistor R _3. Note that while the gate voltage of the MOS2 rises and remains at a high potential, the PNP transistors T _P5 and T _{P5
The base of P6} is maintained at a higher potential than the emitter, and is turned off.

【００３９】一方、デューティ設定部３の矩形波形の信
号ＶｃがＬレベルにあるとき、ＮＰＮトランジスタＴ_N4
がオフして、定電流回路部２のＮＰＮトランジスタＴ_N3
がオンする。これにより、コンデンサＣ₁に蓄積された
電荷がＮＰＮトランジスタＴ_N3を通してグランド側へ一
定の電流値で、すなわち、上記定電流回路部２の電流経
路２Ａに介挿された抵抗Ｒ₃によって定められた電流値
で流れる。コンデンサＣ₁はこの電流値に応じた一定の
勾配で放電される。このとき、ＮＰＮトランジスタ
Ｔ_N5，Ｔ_N6はべースがエミッタよりも低電位となってオ
フし、ＰＮＰトランジスタＴ_P5，Ｔ_P6はベースがエミッ
タよりも低電位となってオンする。この結果、図２に示
すようにＭＯＳ２のゲート電圧Ｖ_GAは立ち下がる。この
ＭＯＳ２のゲート電圧Ｖ_GAの立ち下がり時間ｔｆは、上
記ＰＮＰトランジスタＴ_P5，Ｔ_P6のベース電流に依存す
る。したがって、電流経路２Ａの上記ＮＰＮトランジス
タＴ_N3を通してグランド側へ流れる電流に依存し、上記
コンデンサＣ₁と抵抗Ｒ₃との時定数に依存する。On the other hand, when the rectangular waveform signal Vc of the duty setting unit 3 is at L level, the NPN transistor T _N4
Is turned off, and the NPN transistor T _N3 of the constant current circuit section 2 is turned off.
Turns on. Thus, a constant current value to the ground side through the electric charge stored in the capacitor C ₁ is an NPN transistor T _N3, i.e., defined by the resistance R ₃ interposed in the current path 2A of the constant current circuit part 2 Flows at the current value. Capacitor C ₁ is discharged at a constant gradient corresponding to this current value. At this time, the bases of the NPN transistors T _N5 and T _N6 are turned off because the base has a lower potential than the emitter, and the bases of the PNP transistors T _P5 and T _P6 are turned on because the base has a lower potential than the emitter. As a result, the gate voltage V _GA of MOS2 as shown in FIG. 2 falls. Fall time tf of the gate voltage V _GA of MOS2 is dependent on the base current of the PNP transistor T _P5, T _P6. Therefore, depending through the NPN transistor T _N3 current path 2A to the current flowing to the ground side, dependent on the time constant of the said capacitor C ₁ and resistor R _3.

【００４０】このように、このＭＯＳ駆動回路によれ
ば、駆動すべきＭＯＳ２のゲート電圧の立ち上がり時間
ｔｒ、立ち下がり時間ｔｆは、コンデンサＣ₁と抵抗Ｒ₃
との時定数に依存し、この時定数により調節される。し
たがって、Ｇ_A端子とＭＯＳ２との間の抵抗（図４中の
Ｒ_G）が不要となる。つまり、Ｒ_Gが無くとも、サージ電
圧を抑え、ノイズも低減でき、かつスイッチング損失も
小さくできる。また、上記ＮＰＮトランジスタＴ_N6，Ｔ
_N9のエミッタ面積は十分大きく設定されているので、こ
のようにしてＲ_Gを省略した場合、ＭＯＳ２のゲートが
実質的に電圧制御になる。つまり、ＭＯＳ２のゲート電
圧の立ち上がり時間ｔｒ、立ち下がり時間ｔｆはゲート
容量のバラツキの影響を受けなくなり、ほぼ上記時定数
による設定通りの値になる。したがって、ＭＯＳ２の製
造バラツキにかかわらず立ち上がり時間ｔｒ、立ち下が
り時間ｔｆを最適化することができる。また、このよう
にしてＲ_Gを省略した場合、このＭＯＳ駆動回路を含む
ＩＣ２とＭＯＳ２とを１パッケージに容易に収容するこ
とができる。[0040] Thus, according to the MOS driver circuit, the rise time tr, fall time tf of the gate voltage of MOS2 to be driven, the capacitor C ₁ and a resistor R ₃
And is adjusted by this time constant. Therefore, the resistance between the G _A terminal and MOS2 (R _G in FIG. 4) is unnecessary. That is, even without R _G , the surge voltage can be suppressed, noise can be reduced, and switching loss can be reduced. The NPN transistors T _N6 , T _N6
Since the emitter area of _N9 is set to be sufficiently large, when _RG is omitted in this manner, the gate of MOS2 is substantially controlled by voltage. That is, the rise time tr and the fall time tf of the gate voltage of the MOS 2 are not affected by the variation of the gate capacitance, and are almost as set by the time constant. Therefore, the rise time tr and the fall time tf can be optimized regardless of the manufacturing variation of the MOS2. Further, when _RG is omitted in this manner, IC2 and MOS2 including this MOS drive circuit can be easily accommodated in one package.

【００４１】また、図３に示すように、上記定電流回路
部２の抵抗Ｒ₃を複数の部分Ｒ_3a，Ｒ_3b，Ｒ_3c，Ｒ_3dに
区分し、上記抵抗Ｒ₃の各部分に対して、外部からの電
力によって短絡され得る素子を接続しても良い。この例
ではＲ_3b，Ｒ_3c，Ｒ_3d部分に対して並列に、ツェナーダ
イオードＺＤ１，ＺＤ２，ＺＤ３を接続している。各ツ
ェナーダイオードＺＤ１，ＺＤ２，ＺＤ３の両端には電
極パッドＰＡＤ１，ＰＡＤ２，ＰＡＤ３，ＰＡＤ４を設
けておく。このようにした場合、外部から隣り合う電極
パッドＰ_AD1，Ｐ_AD2，Ｐ_AD3，Ｐ_AD4を通して電力を印加
することにより、ツェナーダイオードＺ_D1，Ｚ_D2，Ｚ_D3
を個々に短絡させて上記抵抗Ｒ₃の値を微調すること
（いわゆるトリミング）ができる。したがって、上記Ｍ
ＯＳ２の立ち上がり時間ｔｒ、立ち下がり時間ｔｆを容
易に調整することができる。Further, as shown in FIG. 3, the constant current circuit portion 2 of the resistor R ₃ a plurality of portions _{R 3a, R 3b, R 3c} , divided into R _3d, relative to each portion of the resistor R ₃ Alternatively, an element that can be short-circuited by external power may be connected. R _3b In this example, R _3c, in parallel with R _3d moiety connects the Zener diode ZD1, ZD2, ZD3. Electrode pads PAD1, PAD2, PAD3, PAD4 are provided at both ends of each Zener diode ZD1, ZD2, ZD3. In this case, by applying power from the outside through the adjacent electrode pads P _AD1 , P _AD2 , P _AD3 , P _AD4 , the Zener diodes Z _D1 , Z _D2 , Z _D3 are applied.
It is the individually be shorted to finely tune the values of the resistor R ₃ (so-called trimming). Therefore, the above M
The rise time tr and the fall time tf of the OS2 can be easily adjusted.

【００４２】[0042]

【発明の効果】以上より明らかなように、請求項１のＭ
ＯＳ駆動回路によれば、駆動すべきＭＯＳのゲート電圧
の立ち上がり時間、立ち下がり時間は、出力部の両バイ
ポーラトランジスタのベースとグランドとの間に接続さ
れたコンデンサと、定電流回路部の電流調節用の抵抗と
の時定数に依存し、この時定数により調節される。した
がって、上記ＭＯＳとの間の抵抗（図４中のＲ_G）を省
略することができる。つまり、Ｒ_Gが無くとも、サージ
電圧を抑え、ノイズも低減でき、かつスイッチング損失
も小さくできる。このようにしてＲ_Gを省略した場合、
ＭＯＳのゲート電圧の立ち上がり時間、立ち下がり時間
はゲート容量のバラツキの影響を受けなくなり、ほぼ上
記時定数による設定通りの値になる。したがって、ＭＯ
Ｓの製造バラツキにかかわらず立ち上がり時間、立ち下
がり時間を最適化することができる。また、Ｒ_Gを省略
した場合、このＭＯＳ駆動回路をＩＣ（集積回路）化し
たものとＭＯＳとを１パッケージに容易に収容すること
ができる。As is apparent from the above description, M of claim 1
According to the OS drive circuit, the rise time and the fall time of the gate voltage of the MOS to be driven are controlled by the capacitor connected between the bases of both bipolar transistors in the output section and the ground and the current adjustment of the constant current circuit section. And is adjusted by this time constant. Accordingly, the resistance (R _{G in} FIG. 4) between the MOS and the MOS transistor can be omitted. That is, even without R _G , the surge voltage can be suppressed, noise can be reduced, and switching loss can be reduced. If R _G is omitted in this way,
The rise time and the fall time of the gate voltage of the MOS are not affected by the variation of the gate capacitance, and are almost the values set by the time constant. Therefore, MO
The rise time and the fall time can be optimized regardless of the manufacturing variation of S. If _RG is omitted, the MOS drive circuit formed as an IC (integrated circuit) and the MOS can be easily accommodated in one package.

【００４３】また、請求項２のＭＯＳ駆動回路では、上
記定電流回路部の上記電流調節用の抵抗は複数の部分に
区分され、上記抵抗の各部分に対して並列に、外部から
の電力によって短絡され得る素子が接続されているの
で、このＭＯＳ駆動回路を作製した後に、上記抵抗の各
部分に対して並列に接続された素子を個々に短絡させて
上記抵抗の値を微調すること（いわゆるトリミング）が
できる。したがって、上記ＭＯＳの立ち上がり時間、立
ち下がり時間を容易に調整することができる。Further, in the MOS drive circuit according to the second aspect, the current adjusting resistor of the constant current circuit section is divided into a plurality of portions, and the resistor is controlled in parallel with each of the resistors by external power. Since elements that can be short-circuited are connected, after this MOS drive circuit is manufactured, the elements connected in parallel to the respective parts of the resistor are individually short-circuited to fine-tune the value of the resistance (so-called Trimming). Therefore, the rise time and fall time of the MOS can be easily adjusted.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の一実施例のＭＯＳ駆動回路を有す
るＩＣと、このＩＣによって駆動されるべきＭＯＳとを
示す回路図である。FIG. 1 is a circuit diagram showing an IC having a MOS drive circuit according to an embodiment of the present invention and a MOS to be driven by the IC.

【図２】 上記ＭＯＳのゲート電圧の波形を示す図であ
る。FIG. 2 is a diagram showing a waveform of a gate voltage of the MOS.

【図３】 電流調節用の抵抗の構成を示す図である。FIG. 3 is a diagram showing a configuration of a current adjusting resistor.

【図４】 スイッチングレギュレータの回路構成を示す
図である。FIG. 4 is a diagram showing a circuit configuration of a switching regulator.

【図５】 ＩＣとＭＯＳとの間に設けられた抵抗Ｒ_Gの
両端の電圧波形を比較して示す図である。FIG. 5 is a diagram showing a comparison between voltage waveforms at both ends of a resistor _RG provided between an IC and a MOS.

【符号の説明】[Explanation of symbols]

１ 出力部 ２ 定電流回路部 ３ デューティ設定部 Ｆ_B フィードバック端子 Ｇ_A ＩＣの出力端子First output portion 2 constant current circuit unit 3 duty setting section F _B feedback terminal G _A IC output terminals

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０３Ｋ 17/567 Ｈ０３Ｋ 17/56 Ｄ (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 3/28 H02M 1/08 H02M 7/537 H03K 17/04 H03K 17/14 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁷ identification code FI H03K 17/567 H03K 17/56 D (58) Investigated field (Int.Cl. ⁷ , DB name) H02M 3/28 H02M 1 / 08 H02M 7/537 H03K 17/04 H03K 17/14

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 変圧器の１次側に設けられたＭＯＳ型電
界効果トランジスタ（ＭＯＳ２）をスイッチングして、
上記変圧器の２次側に一定の出力電圧を出力するように
したスイッチングレギュレータに設けられ、上記出力電
圧の大きさを表すフィードバック信号（Ｆ_B）に基づい
て上記ＭＯＳ型電界効果トランジスタ（ＭＯＳ２）をオ
ン、オフさせるＭＯＳ駆動回路（ＩＣ２）であって、 電源（Ｖｃｃ）と上記ＭＯＳ型電界効果トランジスタ
（ＭＯＳ２）のゲートとの間に介挿された、ＮＰＮ型又
はＰＮＰ型のうち一方の型を持つ単数またはダーリント
ン接続された複数の第１バイポーラトランジスタ
（Ｔ_N5，Ｔ_N6）と、 上記ＭＯＳ型電界効果トランジスタ（ＭＯＳ２）のゲー
トとグランドとの間に介挿され、ベースが上記第１バイ
ポーラトランジスタ（Ｔ_N5，Ｔ_N6）のべースに接続され
たＮＰＮ型又はＰＮＰ型のうち他方の型を持つ単数また
は並列接続された複数の第２バイポーラトランジスタ
（Ｔ_P5，Ｔ_P6）と、 上記両バイポーラトランジスタ（Ｔ_N5，Ｔ_N6，Ｔ_P5，Ｔ
_P6）のべースとグランドとの間に接続されたコンデンサ
（Ｃ₁）と、 電源（Ｖｃｃ＃）とグランドとの間に、電流ミラー回路
を構成して互いに等しい電流を流すことができる少なく
とも２系統の電流経路（２Ａ，２Ｂ，２Ｃ）を含む定電
流回路部（２）とを備え、 上記定電流回路部（２）の一の電流経路（２Ａ）には電
流調節用の抵抗（Ｒ₃）が介挿される一方、上記定電流
回路部（２）の別の電流経路（２Ｃ）にはグランド側に
スイッチ（Ｔ_N3）が介挿され、かつこのスイッチ
（Ｔ_N3）の上記電源側の端子は上記コンデンサ（Ｃ₁）
のベース側の端子に接続されており、 上記フィードバック信号（Ｆ_B）を受けて、上記スイッ
チ（Ｔ_N3）を、上記フィードバック信号（Ｆ_B）が大き
くなるにつれてデューティを大きくする一方、上記フィ
ードバック信号（Ｆ_B）が小さくなるにつれてデューテ
ィを小さくしてオン、オフするデューティ設定部（３）
を備えたことを特徴とするＭＯＳ駆動回路。1. A MOS type field effect transistor (MOS2) provided on a primary side of a transformer is switched,
Provided to the switching regulator which is adapted to output a constant output voltage on the secondary side of the transformer, a feedback signal representative of the magnitude of the output voltage (F _B) the MOS-type field-effect transistor based on (MOS2) Drive circuit (IC2) for turning on and off a transistor, and one of an NPN type or a PNP type interposed between a power supply (Vcc) and a gate of the MOS type field effect transistor (MOS2). And a plurality of first bipolar transistors (T _N5 , T _N6 ) connected in Darlington connection or a plurality of transistors, and the first bipolar transistor (T _N5 , T _N6 ) is interposed between the gate of the MOS type field effect transistor (MOS2) and the ground, and the base is the first bipolar transistor transistor (T _N5, T _N6) s parallel with the other types of the NPN or PNP type is connected to a total of over scan And a plurality of connected second bipolar transistor (T _P5, T _P6), the both bipolar transistors _{(T N5, T N6, T} P5, T
_P6 ) A capacitor (C ₁ ) connected between the base and the ground, and a current mirror circuit between the power supply (Vcc #) and the ground to allow at least the same current to flow. A constant current circuit section (2) including two current paths (2A, 2B, 2C); a current adjusting resistor (R) is provided in one current path (2A) of the constant current circuit section (2); _{while 3)} is interposed, it said in another current path of the constant current circuit section (2) (2C) switch (T _N3) is interposed to the ground side, and the power source side of the switch (T _N3) Is the capacitor (C ₁ )
Of which is connected to the base side of the terminal, receiving the feedback signal (F _B), the switch (T _N3), while increasing the duty as the feedback signal (F _B) is large, the feedback signal (F _B) by decreasing the duty as decreases on the duty setting unit to turn off (3)
A MOS drive circuit comprising: 【請求項２】 請求項１に記載のＭＯＳ駆動回路におい
て、 上記定電流回路部（２）の上記電流調節用の抵抗
（Ｒ₃）は複数の部分（Ｒ_3a，Ｒ_3b，Ｒ_3c，Ｒ_3d）に区
分され、 上記抵抗（Ｒ₃）の各部分（Ｒ_3b，Ｒ_3c，Ｒ_3d）に対し
て並列に、外部からの電力によって短絡され得る素子
（Ｚ_D1，Ｚ_D2，Ｚ_D3）が接続されていることを特徴とす
るＭＯＳ駆動回路。2. The MOS drive circuit according to claim 1, wherein said current adjusting resistor (R ₃ ) of said constant current circuit section (2) has a plurality of portions (R _3a , R _3b , R _3c , R ₃ ). is divided into _3d), each portion of the resistor _{(R 3) (R 3b,} R 3c, in parallel with R _3d), elements which can be short-circuited by the power from the outside _{(Z D1, Z D2, Z} D3) Is connected to the MOS drive circuit.