JP3187739B2 - 半導体集積回路及びそのテスト方法 - Google Patents
半導体集積回路及びそのテスト方法Info
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- JP3187739B2 JP3187739B2 JP05793197A JP5793197A JP3187739B2 JP 3187739 B2 JP3187739 B2 JP 3187739B2 JP 05793197 A JP05793197 A JP 05793197A JP 5793197 A JP5793197 A JP 5793197A JP 3187739 B2 JP3187739 B2 JP 3187739B2
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318566—Comparators; Diagnosing the device under test
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、外部信号等に従っ
て回路構成を変更し得るリコンフィギュラブル回路を有
する半導体集積回路、及びそのテスト方法に関する。
て回路構成を変更し得るリコンフィギュラブル回路を有
する半導体集積回路、及びそのテスト方法に関する。
【0002】
【従来の技術】近年、外部信号等に従って回路構成を変
更し得るリコンフィギュラブル回路がその利用法の柔軟
性から需要が伸びている。
更し得るリコンフィギュラブル回路がその利用法の柔軟
性から需要が伸びている。
【0003】しかし、このようなリコンフィギュラブル
回路においては、構成が可変であること、内部にプ
ローブパッドを配置するとチップコストが上昇してしま
う、といったことから、テストを行うのが困難であると
いう点が指摘されている。
回路においては、構成が可変であること、内部にプ
ローブパッドを配置するとチップコストが上昇してしま
う、といったことから、テストを行うのが困難であると
いう点が指摘されている。
【0004】図5は、従来のリコンフィギュラブル回路
のテスト方式を示す図である。
のテスト方式を示す図である。
【0005】テスト時には、まず、リコンフィギュラブ
ル回路110を外部からのデータSOに従い、並列乗算
器等のRFU(リコンフィギュラブル・ファンクション
・ユニット)111に構成する。そして、このRFU1
11の入力側に例えば掛け算のデータX,Yを入力し、
出力Zを得てテスターにより正誤を判断する。
ル回路110を外部からのデータSOに従い、並列乗算
器等のRFU(リコンフィギュラブル・ファンクション
・ユニット)111に構成する。そして、このRFU1
11の入力側に例えば掛け算のデータX,Yを入力し、
出力Zを得てテスターにより正誤を判断する。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来のテスト方式では、入力ベクトルX,Yの組み合わせ
が膨大となるばかりか、出力Zを検証するための出力ピ
ン数が増大し、さらには出力データを検証するために内
部動作周波数に応じた高速なテスタが必要となり、回路
テストが複雑になっていた。
来のテスト方式では、入力ベクトルX,Yの組み合わせ
が膨大となるばかりか、出力Zを検証するための出力ピ
ン数が増大し、さらには出力データを検証するために内
部動作周波数に応じた高速なテスタが必要となり、回路
テストが複雑になっていた。
【0007】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、リコンフィギ
ュラブル回路のテスト作業を容易化することができる半
導体集積回路及びそのテスト方法を提供することであ
る。またその他の目的は、リコンフィギュラブル回路の
テスト作業を容易化し、且つ不良ブロックを使用禁止に
することが可能な半導体集積回路及びそのテスト方法を
提供することである。
するためになされたもので、その目的は、リコンフィギ
ュラブル回路のテスト作業を容易化することができる半
導体集積回路及びそのテスト方法を提供することであ
る。またその他の目的は、リコンフィギュラブル回路の
テスト作業を容易化し、且つ不良ブロックを使用禁止に
することが可能な半導体集積回路及びそのテスト方法を
提供することである。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、第1の発明である半導体集積回路の特徴は、回路構
成を変更し得るリコンフィギュラブル回路を備えた半導
体集積回路において、前記リコンフィギュラブル回路を
等価な3個以上の演算回路ブロックに再構成し、テスト
時には前記各演算回路ブロックに同一データを入力し得
るように構成したことにある。
に、第1の発明である半導体集積回路の特徴は、回路構
成を変更し得るリコンフィギュラブル回路を備えた半導
体集積回路において、前記リコンフィギュラブル回路を
等価な3個以上の演算回路ブロックに再構成し、テスト
時には前記各演算回路ブロックに同一データを入力し得
るように構成したことにある。
【0009】この第1の発明によれば、リコンフィギュ
ラブル回路を等価な3個以上の演算回路ブロックに再構
成し、テスト時には、その再構成された各演算回路ブロ
ックに同一データを入力する。そして、各演算回路ブロ
ックの演算結果によりテスト結果を得る。
ラブル回路を等価な3個以上の演算回路ブロックに再構
成し、テスト時には、その再構成された各演算回路ブロ
ックに同一データを入力する。そして、各演算回路ブロ
ックの演算結果によりテスト結果を得る。
【0010】第2の発明である半導体集積回路の特徴
は、上記第1の発明において、前記各演算回路ブロック
の演算結果を相互比較し、その比較結果を出力する比較
手段を設けたことにある。
は、上記第1の発明において、前記各演算回路ブロック
の演算結果を相互比較し、その比較結果を出力する比較
手段を設けたことにある。
【0011】この第2の発明によれば、リコンフィギュ
ラブル回路を等価な3個以上の演算回路ブロックに再構
成し、テスト時には、その再構成された各演算回路ブロ
ックに同一データを入力する。そして、比較手段は、各
演算回路ブロックの演算結果を相互に比較し、その比較
結果を出力する。
ラブル回路を等価な3個以上の演算回路ブロックに再構
成し、テスト時には、その再構成された各演算回路ブロ
ックに同一データを入力する。そして、比較手段は、各
演算回路ブロックの演算結果を相互に比較し、その比較
結果を出力する。
【0012】第3の発明である半導体集積回路の特徴
は、上記第1または第2の発明において、乱数を発生す
る乱数発生回路を設け、前記各演算回路ブロックに入力
される同一データは、前記乱数発生回路の出力データと
したことにある。
は、上記第1または第2の発明において、乱数を発生す
る乱数発生回路を設け、前記各演算回路ブロックに入力
される同一データは、前記乱数発生回路の出力データと
したことにある。
【0013】この第3の発明によれば、テスト時には、
乱数発生回路により乱数を発生させて自動的に入力ベク
トルを作成し、同一データを各演算回路ブロックに供給
する。そして、比較手段は、各演算回路ブロックの演算
結果を相互に比較し、その比較結果を出力する。
乱数発生回路により乱数を発生させて自動的に入力ベク
トルを作成し、同一データを各演算回路ブロックに供給
する。そして、比較手段は、各演算回路ブロックの演算
結果を相互に比較し、その比較結果を出力する。
【0014】第4の発明である半導体集積回路の特徴
は、上記第2または第3の発明において、前記比較手段
は、多数決によって各演算回路ブロックの演算結果を比
較する構成にし、前記比較手段の比較結果により誤りと
判定された演算回路ブロックの情報を記憶する記憶手段
を設けたことにある。
は、上記第2または第3の発明において、前記比較手段
は、多数決によって各演算回路ブロックの演算結果を比
較する構成にし、前記比較手段の比較結果により誤りと
判定された演算回路ブロックの情報を記憶する記憶手段
を設けたことにある。
【0015】この第4の発明によれば、比較手段の比較
結果により誤りと判定された演算回路ブロックの情報は
記憶手段に記憶されるので、この記憶手段の内容を利用
して不良な演算回路ブロックを禁止することも可能にな
る。
結果により誤りと判定された演算回路ブロックの情報は
記憶手段に記憶されるので、この記憶手段の内容を利用
して不良な演算回路ブロックを禁止することも可能にな
る。
【0016】第5の発明である半導体集積回路のテスト
方法の特徴は、回路構成を変更し得るリコンフィギュラ
ブル回路を備えた半導体集積回路に対し、前記リコンフ
ィギュラブル回路を等価な3個以上の演算回路ブロック
に再構成し、前記各演算回路ブロックに同一データを入
力してテストを行うようにしたものである。
方法の特徴は、回路構成を変更し得るリコンフィギュラ
ブル回路を備えた半導体集積回路に対し、前記リコンフ
ィギュラブル回路を等価な3個以上の演算回路ブロック
に再構成し、前記各演算回路ブロックに同一データを入
力してテストを行うようにしたものである。
【0017】この第5の発明によれば、第1の発明と同
等の作用を呈する。
等の作用を呈する。
【0018】第6の発明である半導体集積回路のテスト
方法の特徴は、上記第5の発明において、前記各演算回
路ブロックに同一データを入力した後、前記各演算回路
ブロックの演算結果を相互比較してテストを行うように
したものである。
方法の特徴は、上記第5の発明において、前記各演算回
路ブロックに同一データを入力した後、前記各演算回路
ブロックの演算結果を相互比較してテストを行うように
したものである。
【0019】この第6の発明によれば、第2の発明と同
等の作用を呈する。
等の作用を呈する。
【0020】第7の発明である半導体集積回路のテスト
方法の特徴は、上記第5または第6の発明において、前
記各演算回路ブロックに入力される同一データは、乱数
発生回路から出力される疑似乱数データとしたものであ
る。
方法の特徴は、上記第5または第6の発明において、前
記各演算回路ブロックに入力される同一データは、乱数
発生回路から出力される疑似乱数データとしたものであ
る。
【0021】この第7の発明によれば、第3の発明と同
等の作用を呈する。
等の作用を呈する。
【0022】第8の発明である半導体集積回路のテスト
方法の特徴は、上記第6または第7の発明において、前
記各演算回路ブロックに同一データを入力した後、多数
決によって各演算回路ブロックの演算結果を比較し、そ
の比較結果により誤りと判定された演算回路ブロックの
情報を記憶するようにしたものである。
方法の特徴は、上記第6または第7の発明において、前
記各演算回路ブロックに同一データを入力した後、多数
決によって各演算回路ブロックの演算結果を比較し、そ
の比較結果により誤りと判定された演算回路ブロックの
情報を記憶するようにしたものである。
【0023】この第8の発明によれば、第4の発明と同
等の作用を呈する。第9の発明である半導体集積回路の
特徴は、上記第1の発明において、前記演算回路ブロッ
クのそれぞれは、3入力のルックアップテーブルを複数
段接続して構成されているようにしたものである。 第1
0の発明である半導体集積回路の特徴は、上記第2の発
明において、前記比較回路は、多数決回路であるように
したものである。
等の作用を呈する。第9の発明である半導体集積回路の
特徴は、上記第1の発明において、前記演算回路ブロッ
クのそれぞれは、3入力のルックアップテーブルを複数
段接続して構成されているようにしたものである。 第1
0の発明である半導体集積回路の特徴は、上記第2の発
明において、前記比較回路は、多数決回路であるように
したものである。
【0024】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図1は、本発明の第1実施形態に係
る半導体集積回路のテスト方法を示す図である。
基づいて説明する。図1は、本発明の第1実施形態に係
る半導体集積回路のテスト方法を示す図である。
【0025】このリコンフィギュラブル回路10は、例
えば、プロセッサのファンクション・ユニット(FU)
の一つとして所定の演算機能(並列乗算器等)を実現す
るリコンフィギュラブル・ファンクション・ユニット
(以下、RFUと記す)として再構成されるものとす
る。
えば、プロセッサのファンクション・ユニット(FU)
の一つとして所定の演算機能(並列乗算器等)を実現す
るリコンフィギュラブル・ファンクション・ユニット
(以下、RFUと記す)として再構成されるものとす
る。
【0026】図2は、リコンフィギュラブル回路10の
構成法の一例を示す図である。
構成法の一例を示す図である。
【0027】このリコンフィギュラブル回路10は、各
3入力のルックアッブテーブル(LUT)を複数段接続
して構成されている。3入力ルックアッブテーブル2
1,22,23は、EEPROMあるいはSRAMで構
成されており、3入力の特定の組み合わせでのみ“1”
が立つようになっている。ここで、どの入力ベクトルに
対し“1”が立つかはテーブルへの書き込みデータによ
ってリコンフィギュラブルとなっている。これらを複数
段接続すると多入力回路が構成される。ここで、多段接
続の接続線21a,22aはプログラマブルに可変とし
ている。
3入力のルックアッブテーブル(LUT)を複数段接続
して構成されている。3入力ルックアッブテーブル2
1,22,23は、EEPROMあるいはSRAMで構
成されており、3入力の特定の組み合わせでのみ“1”
が立つようになっている。ここで、どの入力ベクトルに
対し“1”が立つかはテーブルへの書き込みデータによ
ってリコンフィギュラブルとなっている。これらを複数
段接続すると多入力回路が構成される。ここで、多段接
続の接続線21a,22aはプログラマブルに可変とし
ている。
【0028】なお、リコンフィギュラブル回路10の構
成法は、上述したようなメモリを用いたルックアップテ
ーブル方式のほか、マルチプレクサ(MUX)を用いた
方式等であってもよい。
成法は、上述したようなメモリを用いたルックアップテ
ーブル方式のほか、マルチプレクサ(MUX)を用いた
方式等であってもよい。
【0029】このリコンフィギュラブル回路10をテス
トするには、まず、外部信号SOに従ってリコンフィギ
ュラブル回路10を3つの等価な回路、すなわちRFU
(0)11とRFU(1)12とRFU(2)13に分
割構成する。なお、本実施形態では、リコンフィギュラ
ブル回路10を3つのRFUに分割したが、これは最小
の分割数であり、RFUは3つ以上分割構成されてもよ
い。また、これらのRFU11,12,13の出力結果
を比較する多数決回路14もリコンフィギュラブル回路
10の一部を用いて構成する。
トするには、まず、外部信号SOに従ってリコンフィギ
ュラブル回路10を3つの等価な回路、すなわちRFU
(0)11とRFU(1)12とRFU(2)13に分
割構成する。なお、本実施形態では、リコンフィギュラ
ブル回路10を3つのRFUに分割したが、これは最小
の分割数であり、RFUは3つ以上分割構成されてもよ
い。また、これらのRFU11,12,13の出力結果
を比較する多数決回路14もリコンフィギュラブル回路
10の一部を用いて構成する。
【0030】このように再構成したリコンフィギュラブ
ル回路10のRFU11,12,13に、入力信号線1
0aを通して同じデータを供給する。そして、この入力
データをRFU11〜13で演算し、その演算結果を多
数決回路14で比較して全て一致していない場合に、ど
の演算器のデータが異なっているかをフラグFGとして
多数決回路14の出力端から出力する。ここで、異なっ
たデータがあった場合は、不良品として廃却するか、ま
たは不良回路ブロックを使用禁止とする。
ル回路10のRFU11,12,13に、入力信号線1
0aを通して同じデータを供給する。そして、この入力
データをRFU11〜13で演算し、その演算結果を多
数決回路14で比較して全て一致していない場合に、ど
の演算器のデータが異なっているかをフラグFGとして
多数決回路14の出力端から出力する。ここで、異なっ
たデータがあった場合は、不良品として廃却するか、ま
たは不良回路ブロックを使用禁止とする。
【0031】本実施形態のテスト方式によれば、テスタ
回路が不要になるだけでなく、リコンフィギュラブル回
路10がRFU11,12,13に分割されているた
め、入力ベクトルを小さく(入力ベクトルの次元が低
く)することができ、従来の方式と比較してテスト作業
を大幅に容易化することが可能になる。
回路が不要になるだけでなく、リコンフィギュラブル回
路10がRFU11,12,13に分割されているた
め、入力ベクトルを小さく(入力ベクトルの次元が低
く)することができ、従来の方式と比較してテスト作業
を大幅に容易化することが可能になる。
【0032】次に、本発明の第2実施形態を説明する。
【0033】この第2実施形態は、テスト時には、乱数
発生回路により疑似乱数を発生させて自動的に入力ベク
トルを作成するようにした例である。
発生回路により疑似乱数を発生させて自動的に入力ベク
トルを作成するようにした例である。
【0034】図3は、本発明の第2実施形態に係る半導
体集積回路のテスト方法を示す図であり、上記第1実施
形態に共通する要素には同一の符号を付し、その説明を
省略する。
体集積回路のテスト方法を示す図であり、上記第1実施
形態に共通する要素には同一の符号を付し、その説明を
省略する。
【0035】本実施形態は、初期値Inに対応して疑似
乱数を発生する乱数発生回路31を設けた点が、上記第
1実施形態と異なる。
乱数を発生する乱数発生回路31を設けた点が、上記第
1実施形態と異なる。
【0036】本実施形態によれば、テスト時には、リコ
ンフィギュラブル回路10を分割してRFU11,1
2,13を構成するほか、多数決回路14及び乱数発生
回路31もリコンフィギュラブル回路10の一部で構成
する。なお、リコンフィギュラブル回路10を3つに分
割したのは最小の分割数であり、3つ以上の分割でもよ
い。
ンフィギュラブル回路10を分割してRFU11,1
2,13を構成するほか、多数決回路14及び乱数発生
回路31もリコンフィギュラブル回路10の一部で構成
する。なお、リコンフィギュラブル回路10を3つに分
割したのは最小の分割数であり、3つ以上の分割でもよ
い。
【0037】そして、乱数発生回路31により乱数を発
生させて、自動的に入力ベクトルを作成し、同一データ
を各RFU11〜13に供給する。そして、上記第1実
施形態と同様に、多数決回路14は、各RFU11〜1
3の演算結果を相互に比較し、フラグFGとして出力端
から出力する。
生させて、自動的に入力ベクトルを作成し、同一データ
を各RFU11〜13に供給する。そして、上記第1実
施形態と同様に、多数決回路14は、各RFU11〜1
3の演算結果を相互に比較し、フラグFGとして出力端
から出力する。
【0038】このように、本実施形態では、疑似乱数を
発生する乱数発生回路31を設け、各RFU11〜31
に入力される同一データは乱数発生回路31の出力デー
タとしたので、各RFU11〜31に供給する入力ベク
トルの組み合わせを自動的に行うことができ、テスタ回
路も不要になり、大幅にテスト作業を簡素化することが
可能になる。
発生する乱数発生回路31を設け、各RFU11〜31
に入力される同一データは乱数発生回路31の出力デー
タとしたので、各RFU11〜31に供給する入力ベク
トルの組み合わせを自動的に行うことができ、テスタ回
路も不要になり、大幅にテスト作業を簡素化することが
可能になる。
【0039】次に、本発明の第3実施形態を説明する。
【0040】この第3実施形態は、多数決回路14の比
較結果により誤りと判定されたRFUの情報を記憶する
ようにしたものである。
較結果により誤りと判定されたRFUの情報を記憶する
ようにしたものである。
【0041】図4は、本発明の第3実施形態に係る半導
体集積回路のテスト方法を示す図である。
体集積回路のテスト方法を示す図である。
【0042】本実施形態では、標準的なマイクロプロセ
ッサ(MPU)40とリコンフィギュラブル回路50を
混載した構成となっている。
ッサ(MPU)40とリコンフィギュラブル回路50を
混載した構成となっている。
【0043】テスト時には、RFU部分51を等価な少
なくとも3個以上のRFU(0)〜RFU(n)(n>
3)に再構成し、これらに同じデータINをMPU40
から供給する。また、これらの各RFU(0)〜RFU
(n)の演算結果を比較する多数決回路52もリコンフ
ィギュラブル回路50の一部で構成する。誤りが起こっ
たRFUを表わすフラグをMPU40で管理されるメモ
リ回路41に記憶し、そのRFUの使用を禁止する。
なくとも3個以上のRFU(0)〜RFU(n)(n>
3)に再構成し、これらに同じデータINをMPU40
から供給する。また、これらの各RFU(0)〜RFU
(n)の演算結果を比較する多数決回路52もリコンフ
ィギュラブル回路50の一部で構成する。誤りが起こっ
たRFUを表わすフラグをMPU40で管理されるメモ
リ回路41に記憶し、そのRFUの使用を禁止する。
【0044】この実施形態においては、テスタ回路も不
要になり、テスト作業を簡素化することが可能になるほ
か、不良RFUを使用禁止にすることで、不良RFUを
含んだ回路でも使用することできるようになり、歩留ま
りを高くしコストを下げることが可能になる。
要になり、テスト作業を簡素化することが可能になるほ
か、不良RFUを使用禁止にすることで、不良RFUを
含んだ回路でも使用することできるようになり、歩留ま
りを高くしコストを下げることが可能になる。
【0045】
【発明の効果】以上詳細に説明したように、第1の発明
である半導体集積回路によれば、リコンフィギュラブル
回路を等価な3個以上の演算回路ブロックに再構成し、
テスト時には各演算回路ブロックに同一データを入力し
得るように構成したので、テスト時には、リコンフィギ
ュラブル回路を分割した分、入力ベクトルの組み合わせ
を小さくすることができ、テスト作業を容易化すること
が可能になる。
である半導体集積回路によれば、リコンフィギュラブル
回路を等価な3個以上の演算回路ブロックに再構成し、
テスト時には各演算回路ブロックに同一データを入力し
得るように構成したので、テスト時には、リコンフィギ
ュラブル回路を分割した分、入力ベクトルの組み合わせ
を小さくすることができ、テスト作業を容易化すること
が可能になる。
【0046】第2の発明である半導体集積回路によれ
ば、上記第1の発明において、各演算回路ブロックの演
算結果を相互比較し、その比較結果を出力する比較手段
を設けたので、入力ベクトルの組み合わせを小さくする
ことができるだけでなく、テスタ回路も不要になり、よ
り一層テスト作業を容易化することが可能になる。
ば、上記第1の発明において、各演算回路ブロックの演
算結果を相互比較し、その比較結果を出力する比較手段
を設けたので、入力ベクトルの組み合わせを小さくする
ことができるだけでなく、テスタ回路も不要になり、よ
り一層テスト作業を容易化することが可能になる。
【0047】第3の発明である半導体集積回路によれ
ば、上記第1または第2の発明において、乱数を発生す
る乱数発生回路を設け、各演算回路ブロックに入力され
る同一データは乱数発生回路の出力データとしたので、
上記第1または第2の発明と同等の効果を得ることがで
きるだけでなく、各ブロックに供給する入力ベクトルの
組み合わせを自動的に行うことができ、テスタ回路も不
要になり、大幅にテスト作業を簡素化することが可能に
なる。
ば、上記第1または第2の発明において、乱数を発生す
る乱数発生回路を設け、各演算回路ブロックに入力され
る同一データは乱数発生回路の出力データとしたので、
上記第1または第2の発明と同等の効果を得ることがで
きるだけでなく、各ブロックに供給する入力ベクトルの
組み合わせを自動的に行うことができ、テスタ回路も不
要になり、大幅にテスト作業を簡素化することが可能に
なる。
【0048】第4の発明である半導体集積回路によれ
ば、上記第2または第3の発明において、比較手段は、
多数決によって各演算回路ブロックの演算結果を比較す
る構成にし、比較手段の比較結果により誤りと判定され
た演算回路ブロックの情報を記憶する記憶手段を設けた
ので、上記第2または第3の発明と同等の効果を得るこ
とができるだけでなく、不良ブロックを使用禁止にする
ことにより、不良ブロックを含んだ回路を使用すること
が可能になり、歩留まりを高くしてコストを下げること
ができる。
ば、上記第2または第3の発明において、比較手段は、
多数決によって各演算回路ブロックの演算結果を比較す
る構成にし、比較手段の比較結果により誤りと判定され
た演算回路ブロックの情報を記憶する記憶手段を設けた
ので、上記第2または第3の発明と同等の効果を得るこ
とができるだけでなく、不良ブロックを使用禁止にする
ことにより、不良ブロックを含んだ回路を使用すること
が可能になり、歩留まりを高くしてコストを下げること
ができる。
【0049】第5の発明である半導体集積回路のテスト
方法によれば、回路構成を変更し得るリコンフィギュラ
ブル回路を備えた半導体集積回路に対し、前記リコンフ
ィギュラブル回路を等価な3個以上の演算回路ブロック
に分割し、前記各演算回路ブロックに同一データを入力
してテストを行うようにしたので、上記第1の発明と同
等の効果を得ることができる。
方法によれば、回路構成を変更し得るリコンフィギュラ
ブル回路を備えた半導体集積回路に対し、前記リコンフ
ィギュラブル回路を等価な3個以上の演算回路ブロック
に分割し、前記各演算回路ブロックに同一データを入力
してテストを行うようにしたので、上記第1の発明と同
等の効果を得ることができる。
【0050】第6の発明である半導体集積回路のテスト
方法によれば、上記第5の発明において、前記各演算回
路ブロックに同一データを入力した後、前記各演算回路
ブロックの演算結果を相互比較してテストを行うように
したので、上記第2の発明と同等の効果を得ることがで
きる。
方法によれば、上記第5の発明において、前記各演算回
路ブロックに同一データを入力した後、前記各演算回路
ブロックの演算結果を相互比較してテストを行うように
したので、上記第2の発明と同等の効果を得ることがで
きる。
【0051】第7の発明である半導体集積回路のテスト
方法によれば、上記第5または第6の発明において、前
記各演算回路ブロックに入力される同一データは、乱数
発生回路から出力される疑似乱数データとしたので、上
記第3の発明と同等の効果を得ることができる。
方法によれば、上記第5または第6の発明において、前
記各演算回路ブロックに入力される同一データは、乱数
発生回路から出力される疑似乱数データとしたので、上
記第3の発明と同等の効果を得ることができる。
【0052】第8の発明である半導体集積回路のテスト
方法によれば、上記第6または第7の発明において、前
記各演算回路ブロックに同一データを入力した後、多数
決によって各演算回路ブロックの演算結果を比較し、そ
の比較結果により誤りと判定された演算回路ブロックの
情報を記憶するようにしたので、上記第4の発明と同等
の効果を得ることができる。
方法によれば、上記第6または第7の発明において、前
記各演算回路ブロックに同一データを入力した後、多数
決によって各演算回路ブロックの演算結果を比較し、そ
の比較結果により誤りと判定された演算回路ブロックの
情報を記憶するようにしたので、上記第4の発明と同等
の効果を得ることができる。
【図1】本発明の第1実施形態に係る半導体集積回路の
テスト方法を示す図である。
テスト方法を示す図である。
【図2】リコンフィギュラブル回路10の構成法の一例
を示す図である。
を示す図である。
【図3】本発明の第2実施形態に係る半導体集積回路の
テスト方法を示す図である。
テスト方法を示す図である。
【図4】本発明の第3実施形態に係る半導体集積回路の
テスト方法を示す図である。
テスト方法を示す図である。
【図5】従来のリコンフィギュラブル回路のテスト方式
を示す図である。
を示す図である。
10 リコンフィギュラブル回路 11,12,13 RFU 14 多数決回路 31 乱数発生回路 40 マイクロプロセッサ(MPU) 41 メモリ回路 50 リコンフィギュラブル回路 51 RFU部分 52 比較する多数決回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平9−222464(JP,A) 特開 平1−107176(JP,A) 特開 平4−208880(JP,A) 特開 平1−277938(JP,A) 特開 平3−6747(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 11/22 - 11/277 G01R 31/28 - 31/30 CSDB(日本国特許庁)
Claims (6)
- 【請求項1】 回路構成を変更し得るリコンフィギュラ
ブル回路を備えた半導体集積回路において、 前記リコンフィギュラブル回路は、そのテスト時に同一
データが入力される等価な3個以上の演算回路ブロック
に再構成されていることを特徴とする半導体集積回路。 - 【請求項2】 前記リコンフィギュラブル回路は、前記
演算回路ブロックの各演算結果を相互比較し、前記演算
回路ブロックのうちのいずれが特異であるかを示す情報
を出力する比較回路を更に有するように再構成されてい
ることを特徴とする請求項1記載の半導体集積回路。 - 【請求項3】 前記リコンフィギュラブル回路は、前記
同一データとしての乱数を発生する乱数発生回路を更に
有するように再構成されていることを特徴とする請求項
1または請求項2記載の半導体集積回路。 - 【請求項4】 前記比較回路により特異であると判定さ
れた演算回路ブロックの情報を記憶する記憶手段を更に
備えたことを特徴とする請求項2または請求項3記載の
半導体集積回路。 - 【請求項5】 回路構成を変更し得るリコンフィギュラ
ブル回路を備えた半導体集積回路のテスト方法におい
て、 前記リコンフィギュラブル回路を等価な3個以上の演算
回路ブロックに再構成し、 前記演算回路ブロックのそれぞれに同一データを入力し
てテストを行うことを特徴とする半導体集積回路のテス
ト方法。 - 【請求項6】 前記演算回路ブロックのそれぞれに同一
データを入力した後、更に、前記演算回路ブロックの各
演算結果を相互比較し、前記演算回路ブロックのうちの
いずれが特異であるかを示す情報を出力することを特徴
とする請求項5記載の半導体集積回路のテスト方法。
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- 1998-03-11 US US09/038,373 patent/US6112163A/en not_active Expired - Fee Related
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