JP3187739B2 - 半導体集積回路及びそのテスト方法 - Google Patents
半導体集積回路及びそのテスト方法Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318566—Comparators; Diagnosing the device under test
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、外部信号等に従っ
て回路構成を変更し得るリコンフィギュラブル回路を有
する半導体集積回路、及びそのテスト方法に関する。
て回路構成を変更し得るリコンフィギュラブル回路を有
する半導体集積回路、及びそのテスト方法に関する。
【０００２】
【従来の技術】近年、外部信号等に従って回路構成を変
更し得るリコンフィギュラブル回路がその利用法の柔軟
性から需要が伸びている。
更し得るリコンフィギュラブル回路がその利用法の柔軟
性から需要が伸びている。
【０００３】しかし、このようなリコンフィギュラブル
回路においては、構成が可変であること、内部にプ
ローブパッドを配置するとチップコストが上昇してしま
う、といったことから、テストを行うのが困難であると
いう点が指摘されている。
回路においては、構成が可変であること、内部にプ
ローブパッドを配置するとチップコストが上昇してしま
う、といったことから、テストを行うのが困難であると
いう点が指摘されている。
【０００４】図５は、従来のリコンフィギュラブル回路
のテスト方式を示す図である。
のテスト方式を示す図である。
【０００５】テスト時には、まず、リコンフィギュラブ
ル回路１１０を外部からのデータＳＯに従い、並列乗算
器等のＲＦＵ（リコンフィギュラブル・ファンクション
・ユニット）１１１に構成する。そして、このＲＦＵ１
１１の入力側に例えば掛け算のデータＸ，Ｙを入力し、
出力Ｚを得てテスターにより正誤を判断する。
ル回路１１０を外部からのデータＳＯに従い、並列乗算
器等のＲＦＵ（リコンフィギュラブル・ファンクション
・ユニット）１１１に構成する。そして、このＲＦＵ１
１１の入力側に例えば掛け算のデータＸ，Ｙを入力し、
出力Ｚを得てテスターにより正誤を判断する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のテスト方式では、入力ベクトルＸ，Ｙの組み合わせ
が膨大となるばかりか、出力Ｚを検証するための出力ピ
ン数が増大し、さらには出力データを検証するために内
部動作周波数に応じた高速なテスタが必要となり、回路
テストが複雑になっていた。
来のテスト方式では、入力ベクトルＸ，Ｙの組み合わせ
が膨大となるばかりか、出力Ｚを検証するための出力ピ
ン数が増大し、さらには出力データを検証するために内
部動作周波数に応じた高速なテスタが必要となり、回路
テストが複雑になっていた。
【０００７】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、リコンフィギ
ュラブル回路のテスト作業を容易化することができる半
導体集積回路及びそのテスト方法を提供することであ
る。またその他の目的は、リコンフィギュラブル回路の
テスト作業を容易化し、且つ不良ブロックを使用禁止に
することが可能な半導体集積回路及びそのテスト方法を
提供することである。
するためになされたもので、その目的は、リコンフィギ
ュラブル回路のテスト作業を容易化することができる半
導体集積回路及びそのテスト方法を提供することであ
る。またその他の目的は、リコンフィギュラブル回路の
テスト作業を容易化し、且つ不良ブロックを使用禁止に
することが可能な半導体集積回路及びそのテスト方法を
提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明である半導体集積回路の特徴は、回路構
成を変更し得るリコンフィギュラブル回路を備えた半導
体集積回路において、前記リコンフィギュラブル回路を
等価な３個以上の演算回路ブロックに再構成し、テスト
時には前記各演算回路ブロックに同一データを入力し得
るように構成したことにある。
に、第１の発明である半導体集積回路の特徴は、回路構
成を変更し得るリコンフィギュラブル回路を備えた半導
体集積回路において、前記リコンフィギュラブル回路を
等価な３個以上の演算回路ブロックに再構成し、テスト
時には前記各演算回路ブロックに同一データを入力し得
るように構成したことにある。
【０００９】この第１の発明によれば、リコンフィギュ
ラブル回路を等価な３個以上の演算回路ブロックに再構
成し、テスト時には、その再構成された各演算回路ブロ
ックに同一データを入力する。そして、各演算回路ブロ
ックの演算結果によりテスト結果を得る。
ラブル回路を等価な３個以上の演算回路ブロックに再構
成し、テスト時には、その再構成された各演算回路ブロ
ックに同一データを入力する。そして、各演算回路ブロ
ックの演算結果によりテスト結果を得る。
【００１０】第２の発明である半導体集積回路の特徴
は、上記第１の発明において、前記各演算回路ブロック
の演算結果を相互比較し、その比較結果を出力する比較
手段を設けたことにある。
は、上記第１の発明において、前記各演算回路ブロック
の演算結果を相互比較し、その比較結果を出力する比較
手段を設けたことにある。
【００１１】この第２の発明によれば、リコンフィギュ
ラブル回路を等価な３個以上の演算回路ブロックに再構
成し、テスト時には、その再構成された各演算回路ブロ
ックに同一データを入力する。そして、比較手段は、各
演算回路ブロックの演算結果を相互に比較し、その比較
結果を出力する。
ラブル回路を等価な３個以上の演算回路ブロックに再構
成し、テスト時には、その再構成された各演算回路ブロ
ックに同一データを入力する。そして、比較手段は、各
演算回路ブロックの演算結果を相互に比較し、その比較
結果を出力する。
【００１２】第３の発明である半導体集積回路の特徴
は、上記第１または第２の発明において、乱数を発生す
る乱数発生回路を設け、前記各演算回路ブロックに入力
される同一データは、前記乱数発生回路の出力データと
したことにある。
は、上記第１または第２の発明において、乱数を発生す
る乱数発生回路を設け、前記各演算回路ブロックに入力
される同一データは、前記乱数発生回路の出力データと
したことにある。
【００１３】この第３の発明によれば、テスト時には、
乱数発生回路により乱数を発生させて自動的に入力ベク
トルを作成し、同一データを各演算回路ブロックに供給
する。そして、比較手段は、各演算回路ブロックの演算
結果を相互に比較し、その比較結果を出力する。
乱数発生回路により乱数を発生させて自動的に入力ベク
トルを作成し、同一データを各演算回路ブロックに供給
する。そして、比較手段は、各演算回路ブロックの演算
結果を相互に比較し、その比較結果を出力する。
【００１４】第４の発明である半導体集積回路の特徴
は、上記第２または第３の発明において、前記比較手段
は、多数決によって各演算回路ブロックの演算結果を比
較する構成にし、前記比較手段の比較結果により誤りと
判定された演算回路ブロックの情報を記憶する記憶手段
を設けたことにある。
は、上記第２または第３の発明において、前記比較手段
は、多数決によって各演算回路ブロックの演算結果を比
較する構成にし、前記比較手段の比較結果により誤りと
判定された演算回路ブロックの情報を記憶する記憶手段
を設けたことにある。
【００１５】この第４の発明によれば、比較手段の比較
結果により誤りと判定された演算回路ブロックの情報は
記憶手段に記憶されるので、この記憶手段の内容を利用
して不良な演算回路ブロックを禁止することも可能にな
る。
結果により誤りと判定された演算回路ブロックの情報は
記憶手段に記憶されるので、この記憶手段の内容を利用
して不良な演算回路ブロックを禁止することも可能にな
る。
【００１６】第５の発明である半導体集積回路のテスト
方法の特徴は、回路構成を変更し得るリコンフィギュラ
ブル回路を備えた半導体集積回路に対し、前記リコンフ
ィギュラブル回路を等価な３個以上の演算回路ブロック
に再構成し、前記各演算回路ブロックに同一データを入
力してテストを行うようにしたものである。
方法の特徴は、回路構成を変更し得るリコンフィギュラ
ブル回路を備えた半導体集積回路に対し、前記リコンフ
ィギュラブル回路を等価な３個以上の演算回路ブロック
に再構成し、前記各演算回路ブロックに同一データを入
力してテストを行うようにしたものである。
【００１７】この第５の発明によれば、第１の発明と同
等の作用を呈する。
等の作用を呈する。
【００１８】第６の発明である半導体集積回路のテスト
方法の特徴は、上記第５の発明において、前記各演算回
路ブロックに同一データを入力した後、前記各演算回路
ブロックの演算結果を相互比較してテストを行うように
したものである。
方法の特徴は、上記第５の発明において、前記各演算回
路ブロックに同一データを入力した後、前記各演算回路
ブロックの演算結果を相互比較してテストを行うように
したものである。
【００１９】この第６の発明によれば、第２の発明と同
等の作用を呈する。
等の作用を呈する。
【００２０】第７の発明である半導体集積回路のテスト
方法の特徴は、上記第５または第６の発明において、前
記各演算回路ブロックに入力される同一データは、乱数
発生回路から出力される疑似乱数データとしたものであ
る。
方法の特徴は、上記第５または第６の発明において、前
記各演算回路ブロックに入力される同一データは、乱数
発生回路から出力される疑似乱数データとしたものであ
る。
【００２１】この第７の発明によれば、第３の発明と同
等の作用を呈する。
等の作用を呈する。
【００２２】第８の発明である半導体集積回路のテスト
方法の特徴は、上記第６または第７の発明において、前
記各演算回路ブロックに同一データを入力した後、多数
決によって各演算回路ブロックの演算結果を比較し、そ
の比較結果により誤りと判定された演算回路ブロックの
情報を記憶するようにしたものである。
方法の特徴は、上記第６または第７の発明において、前
記各演算回路ブロックに同一データを入力した後、多数
決によって各演算回路ブロックの演算結果を比較し、そ
の比較結果により誤りと判定された演算回路ブロックの
情報を記憶するようにしたものである。
【００２３】この第８の発明によれば、第４の発明と同
等の作用を呈する。第９の発明である半導体集積回路の
特徴は、上記第１の発明において、前記演算回路ブロッ
クのそれぞれは、３入力のルックアップテーブルを複数
段接続して構成されているようにしたものである。 第１
０の発明である半導体集積回路の特徴は、上記第２の発
明において、前記比較回路は、多数決回路であるように
したものである。
等の作用を呈する。第９の発明である半導体集積回路の
特徴は、上記第１の発明において、前記演算回路ブロッ
クのそれぞれは、３入力のルックアップテーブルを複数
段接続して構成されているようにしたものである。 第１
０の発明である半導体集積回路の特徴は、上記第２の発
明において、前記比較回路は、多数決回路であるように
したものである。
【００２４】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
る半導体集積回路のテスト方法を示す図である。
基づいて説明する。図１は、本発明の第１実施形態に係
る半導体集積回路のテスト方法を示す図である。
【００２５】このリコンフィギュラブル回路１０は、例
えば、プロセッサのファンクション・ユニット（ＦＵ）
の一つとして所定の演算機能（並列乗算器等）を実現す
るリコンフィギュラブル・ファンクション・ユニット
（以下、ＲＦＵと記す）として再構成されるものとす
る。
えば、プロセッサのファンクション・ユニット（ＦＵ）
の一つとして所定の演算機能（並列乗算器等）を実現す
るリコンフィギュラブル・ファンクション・ユニット
（以下、ＲＦＵと記す）として再構成されるものとす
る。
【００２６】図２は、リコンフィギュラブル回路１０の
構成法の一例を示す図である。
構成法の一例を示す図である。
【００２７】このリコンフィギュラブル回路１０は、各
３入力のルックアッブテーブル（ＬＵＴ）を複数段接続
して構成されている。３入力ルックアッブテーブル２
１，２２，２３は、ＥＥＰＲＯＭあるいはＳＲＡＭで構
成されており、３入力の特定の組み合わせでのみ“１”
が立つようになっている。ここで、どの入力ベクトルに
対し“１”が立つかはテーブルへの書き込みデータによ
ってリコンフィギュラブルとなっている。これらを複数
段接続すると多入力回路が構成される。ここで、多段接
続の接続線２１ａ，２２ａはプログラマブルに可変とし
ている。
３入力のルックアッブテーブル（ＬＵＴ）を複数段接続
して構成されている。３入力ルックアッブテーブル２
１，２２，２３は、ＥＥＰＲＯＭあるいはＳＲＡＭで構
成されており、３入力の特定の組み合わせでのみ“１”
が立つようになっている。ここで、どの入力ベクトルに
対し“１”が立つかはテーブルへの書き込みデータによ
ってリコンフィギュラブルとなっている。これらを複数
段接続すると多入力回路が構成される。ここで、多段接
続の接続線２１ａ，２２ａはプログラマブルに可変とし
ている。
【００２８】なお、リコンフィギュラブル回路１０の構
成法は、上述したようなメモリを用いたルックアップテ
ーブル方式のほか、マルチプレクサ（ＭＵＸ）を用いた
方式等であってもよい。
成法は、上述したようなメモリを用いたルックアップテ
ーブル方式のほか、マルチプレクサ（ＭＵＸ）を用いた
方式等であってもよい。
【００２９】このリコンフィギュラブル回路１０をテス
トするには、まず、外部信号ＳＯに従ってリコンフィギ
ュラブル回路１０を３つの等価な回路、すなわちＲＦＵ
（０）１１とＲＦＵ（１）１２とＲＦＵ（２）１３に分
割構成する。なお、本実施形態では、リコンフィギュラ
ブル回路１０を３つのＲＦＵに分割したが、これは最小
の分割数であり、ＲＦＵは３つ以上分割構成されてもよ
い。また、これらのＲＦＵ１１，１２，１３の出力結果
を比較する多数決回路１４もリコンフィギュラブル回路
１０の一部を用いて構成する。
トするには、まず、外部信号ＳＯに従ってリコンフィギ
ュラブル回路１０を３つの等価な回路、すなわちＲＦＵ
（０）１１とＲＦＵ（１）１２とＲＦＵ（２）１３に分
割構成する。なお、本実施形態では、リコンフィギュラ
ブル回路１０を３つのＲＦＵに分割したが、これは最小
の分割数であり、ＲＦＵは３つ以上分割構成されてもよ
い。また、これらのＲＦＵ１１，１２，１３の出力結果
を比較する多数決回路１４もリコンフィギュラブル回路
１０の一部を用いて構成する。
【００３０】このように再構成したリコンフィギュラブ
ル回路１０のＲＦＵ１１，１２，１３に、入力信号線１
０ａを通して同じデータを供給する。そして、この入力
データをＲＦＵ１１〜１３で演算し、その演算結果を多
数決回路１４で比較して全て一致していない場合に、ど
の演算器のデータが異なっているかをフラグＦＧとして
多数決回路１４の出力端から出力する。ここで、異なっ
たデータがあった場合は、不良品として廃却するか、ま
たは不良回路ブロックを使用禁止とする。
ル回路１０のＲＦＵ１１，１２，１３に、入力信号線１
０ａを通して同じデータを供給する。そして、この入力
データをＲＦＵ１１〜１３で演算し、その演算結果を多
数決回路１４で比較して全て一致していない場合に、ど
の演算器のデータが異なっているかをフラグＦＧとして
多数決回路１４の出力端から出力する。ここで、異なっ
たデータがあった場合は、不良品として廃却するか、ま
たは不良回路ブロックを使用禁止とする。
【００３１】本実施形態のテスト方式によれば、テスタ
回路が不要になるだけでなく、リコンフィギュラブル回
路１０がＲＦＵ１１，１２，１３に分割されているた
め、入力ベクトルを小さく（入力ベクトルの次元が低
く）することができ、従来の方式と比較してテスト作業
を大幅に容易化することが可能になる。
回路が不要になるだけでなく、リコンフィギュラブル回
路１０がＲＦＵ１１，１２，１３に分割されているた
め、入力ベクトルを小さく（入力ベクトルの次元が低
く）することができ、従来の方式と比較してテスト作業
を大幅に容易化することが可能になる。
【００３２】次に、本発明の第２実施形態を説明する。
【００３３】この第２実施形態は、テスト時には、乱数
発生回路により疑似乱数を発生させて自動的に入力ベク
トルを作成するようにした例である。
発生回路により疑似乱数を発生させて自動的に入力ベク
トルを作成するようにした例である。
【００３４】図３は、本発明の第２実施形態に係る半導
体集積回路のテスト方法を示す図であり、上記第１実施
形態に共通する要素には同一の符号を付し、その説明を
省略する。
体集積回路のテスト方法を示す図であり、上記第１実施
形態に共通する要素には同一の符号を付し、その説明を
省略する。
【００３５】本実施形態は、初期値Ｉｎに対応して疑似
乱数を発生する乱数発生回路３１を設けた点が、上記第
１実施形態と異なる。
乱数を発生する乱数発生回路３１を設けた点が、上記第
１実施形態と異なる。
【００３６】本実施形態によれば、テスト時には、リコ
ンフィギュラブル回路１０を分割してＲＦＵ１１，１
２，１３を構成するほか、多数決回路１４及び乱数発生
回路３１もリコンフィギュラブル回路１０の一部で構成
する。なお、リコンフィギュラブル回路１０を３つに分
割したのは最小の分割数であり、３つ以上の分割でもよ
い。
ンフィギュラブル回路１０を分割してＲＦＵ１１，１
２，１３を構成するほか、多数決回路１４及び乱数発生
回路３１もリコンフィギュラブル回路１０の一部で構成
する。なお、リコンフィギュラブル回路１０を３つに分
割したのは最小の分割数であり、３つ以上の分割でもよ
い。
【００３７】そして、乱数発生回路３１により乱数を発
生させて、自動的に入力ベクトルを作成し、同一データ
を各ＲＦＵ１１〜１３に供給する。そして、上記第１実
施形態と同様に、多数決回路１４は、各ＲＦＵ１１〜１
３の演算結果を相互に比較し、フラグＦＧとして出力端
から出力する。
生させて、自動的に入力ベクトルを作成し、同一データ
を各ＲＦＵ１１〜１３に供給する。そして、上記第１実
施形態と同様に、多数決回路１４は、各ＲＦＵ１１〜１
３の演算結果を相互に比較し、フラグＦＧとして出力端
から出力する。
【００３８】このように、本実施形態では、疑似乱数を
発生する乱数発生回路３１を設け、各ＲＦＵ１１〜３１
に入力される同一データは乱数発生回路３１の出力デー
タとしたので、各ＲＦＵ１１〜３１に供給する入力ベク
トルの組み合わせを自動的に行うことができ、テスタ回
路も不要になり、大幅にテスト作業を簡素化することが
可能になる。
発生する乱数発生回路３１を設け、各ＲＦＵ１１〜３１
に入力される同一データは乱数発生回路３１の出力デー
タとしたので、各ＲＦＵ１１〜３１に供給する入力ベク
トルの組み合わせを自動的に行うことができ、テスタ回
路も不要になり、大幅にテスト作業を簡素化することが
可能になる。
【００３９】次に、本発明の第３実施形態を説明する。
【００４０】この第３実施形態は、多数決回路１４の比
較結果により誤りと判定されたＲＦＵの情報を記憶する
ようにしたものである。
較結果により誤りと判定されたＲＦＵの情報を記憶する
ようにしたものである。
【００４１】図４は、本発明の第３実施形態に係る半導
体集積回路のテスト方法を示す図である。
体集積回路のテスト方法を示す図である。
【００４２】本実施形態では、標準的なマイクロプロセ
ッサ（ＭＰＵ）４０とリコンフィギュラブル回路５０を
混載した構成となっている。
ッサ（ＭＰＵ）４０とリコンフィギュラブル回路５０を
混載した構成となっている。
【００４３】テスト時には、ＲＦＵ部分５１を等価な少
なくとも３個以上のＲＦＵ（０）〜ＲＦＵ（ｎ）（ｎ＞
３）に再構成し、これらに同じデータＩＮをＭＰＵ４０
から供給する。また、これらの各ＲＦＵ（０）〜ＲＦＵ
（ｎ）の演算結果を比較する多数決回路５２もリコンフ
ィギュラブル回路５０の一部で構成する。誤りが起こっ
たＲＦＵを表わすフラグをＭＰＵ４０で管理されるメモ
リ回路４１に記憶し、そのＲＦＵの使用を禁止する。
なくとも３個以上のＲＦＵ（０）〜ＲＦＵ（ｎ）（ｎ＞
３）に再構成し、これらに同じデータＩＮをＭＰＵ４０
から供給する。また、これらの各ＲＦＵ（０）〜ＲＦＵ
（ｎ）の演算結果を比較する多数決回路５２もリコンフ
ィギュラブル回路５０の一部で構成する。誤りが起こっ
たＲＦＵを表わすフラグをＭＰＵ４０で管理されるメモ
リ回路４１に記憶し、そのＲＦＵの使用を禁止する。
【００４４】この実施形態においては、テスタ回路も不
要になり、テスト作業を簡素化することが可能になるほ
か、不良ＲＦＵを使用禁止にすることで、不良ＲＦＵを
含んだ回路でも使用することできるようになり、歩留ま
りを高くしコストを下げることが可能になる。
要になり、テスト作業を簡素化することが可能になるほ
か、不良ＲＦＵを使用禁止にすることで、不良ＲＦＵを
含んだ回路でも使用することできるようになり、歩留ま
りを高くしコストを下げることが可能になる。
【００４５】
【発明の効果】以上詳細に説明したように、第１の発明
である半導体集積回路によれば、リコンフィギュラブル
回路を等価な３個以上の演算回路ブロックに再構成し、
テスト時には各演算回路ブロックに同一データを入力し
得るように構成したので、テスト時には、リコンフィギ
ュラブル回路を分割した分、入力ベクトルの組み合わせ
を小さくすることができ、テスト作業を容易化すること
が可能になる。
である半導体集積回路によれば、リコンフィギュラブル
回路を等価な３個以上の演算回路ブロックに再構成し、
テスト時には各演算回路ブロックに同一データを入力し
得るように構成したので、テスト時には、リコンフィギ
ュラブル回路を分割した分、入力ベクトルの組み合わせ
を小さくすることができ、テスト作業を容易化すること
が可能になる。
【００４６】第２の発明である半導体集積回路によれ
ば、上記第１の発明において、各演算回路ブロックの演
算結果を相互比較し、その比較結果を出力する比較手段
を設けたので、入力ベクトルの組み合わせを小さくする
ことができるだけでなく、テスタ回路も不要になり、よ
り一層テスト作業を容易化することが可能になる。
ば、上記第１の発明において、各演算回路ブロックの演
算結果を相互比較し、その比較結果を出力する比較手段
を設けたので、入力ベクトルの組み合わせを小さくする
ことができるだけでなく、テスタ回路も不要になり、よ
り一層テスト作業を容易化することが可能になる。
【００４７】第３の発明である半導体集積回路によれ
ば、上記第１または第２の発明において、乱数を発生す
る乱数発生回路を設け、各演算回路ブロックに入力され
る同一データは乱数発生回路の出力データとしたので、
上記第１または第２の発明と同等の効果を得ることがで
きるだけでなく、各ブロックに供給する入力ベクトルの
組み合わせを自動的に行うことができ、テスタ回路も不
要になり、大幅にテスト作業を簡素化することが可能に
なる。
ば、上記第１または第２の発明において、乱数を発生す
る乱数発生回路を設け、各演算回路ブロックに入力され
る同一データは乱数発生回路の出力データとしたので、
上記第１または第２の発明と同等の効果を得ることがで
きるだけでなく、各ブロックに供給する入力ベクトルの
組み合わせを自動的に行うことができ、テスタ回路も不
要になり、大幅にテスト作業を簡素化することが可能に
なる。
【００４８】第４の発明である半導体集積回路によれ
ば、上記第２または第３の発明において、比較手段は、
多数決によって各演算回路ブロックの演算結果を比較す
る構成にし、比較手段の比較結果により誤りと判定され
た演算回路ブロックの情報を記憶する記憶手段を設けた
ので、上記第２または第３の発明と同等の効果を得るこ
とができるだけでなく、不良ブロックを使用禁止にする
ことにより、不良ブロックを含んだ回路を使用すること
が可能になり、歩留まりを高くしてコストを下げること
ができる。
ば、上記第２または第３の発明において、比較手段は、
多数決によって各演算回路ブロックの演算結果を比較す
る構成にし、比較手段の比較結果により誤りと判定され
た演算回路ブロックの情報を記憶する記憶手段を設けた
ので、上記第２または第３の発明と同等の効果を得るこ
とができるだけでなく、不良ブロックを使用禁止にする
ことにより、不良ブロックを含んだ回路を使用すること
が可能になり、歩留まりを高くしてコストを下げること
ができる。
【００４９】第５の発明である半導体集積回路のテスト
方法によれば、回路構成を変更し得るリコンフィギュラ
ブル回路を備えた半導体集積回路に対し、前記リコンフ
ィギュラブル回路を等価な３個以上の演算回路ブロック
に分割し、前記各演算回路ブロックに同一データを入力
してテストを行うようにしたので、上記第１の発明と同
等の効果を得ることができる。
方法によれば、回路構成を変更し得るリコンフィギュラ
ブル回路を備えた半導体集積回路に対し、前記リコンフ
ィギュラブル回路を等価な３個以上の演算回路ブロック
に分割し、前記各演算回路ブロックに同一データを入力
してテストを行うようにしたので、上記第１の発明と同
等の効果を得ることができる。
【００５０】第６の発明である半導体集積回路のテスト
方法によれば、上記第５の発明において、前記各演算回
路ブロックに同一データを入力した後、前記各演算回路
ブロックの演算結果を相互比較してテストを行うように
したので、上記第２の発明と同等の効果を得ることがで
きる。
方法によれば、上記第５の発明において、前記各演算回
路ブロックに同一データを入力した後、前記各演算回路
ブロックの演算結果を相互比較してテストを行うように
したので、上記第２の発明と同等の効果を得ることがで
きる。
【００５１】第７の発明である半導体集積回路のテスト
方法によれば、上記第５または第６の発明において、前
記各演算回路ブロックに入力される同一データは、乱数
発生回路から出力される疑似乱数データとしたので、上
記第３の発明と同等の効果を得ることができる。
方法によれば、上記第５または第６の発明において、前
記各演算回路ブロックに入力される同一データは、乱数
発生回路から出力される疑似乱数データとしたので、上
記第３の発明と同等の効果を得ることができる。
【００５２】第８の発明である半導体集積回路のテスト
方法によれば、上記第６または第７の発明において、前
記各演算回路ブロックに同一データを入力した後、多数
決によって各演算回路ブロックの演算結果を比較し、そ
の比較結果により誤りと判定された演算回路ブロックの
情報を記憶するようにしたので、上記第４の発明と同等
の効果を得ることができる。
方法によれば、上記第６または第７の発明において、前
記各演算回路ブロックに同一データを入力した後、多数
決によって各演算回路ブロックの演算結果を比較し、そ
の比較結果により誤りと判定された演算回路ブロックの
情報を記憶するようにしたので、上記第４の発明と同等
の効果を得ることができる。
【図１】本発明の第１実施形態に係る半導体集積回路の
テスト方法を示す図である。
テスト方法を示す図である。
【図２】リコンフィギュラブル回路１０の構成法の一例
を示す図である。
を示す図である。
【図３】本発明の第２実施形態に係る半導体集積回路の
テスト方法を示す図である。
テスト方法を示す図である。
【図４】本発明の第３実施形態に係る半導体集積回路の
テスト方法を示す図である。
テスト方法を示す図である。
【図５】従来のリコンフィギュラブル回路のテスト方式
を示す図である。
を示す図である。
１０ リコンフィギュラブル回路 １１，１２，１３ ＲＦＵ １４ 多数決回路 ３１ 乱数発生回路 ４０ マイクロプロセッサ（ＭＰＵ） ４１ メモリ回路 ５０ リコンフィギュラブル回路 ５１ ＲＦＵ部分 ５２ 比較する多数決回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−222464（ＪＰ，Ａ) 特開 平１−107176（ＪＰ，Ａ) 特開 平４−208880（ＪＰ，Ａ) 特開 平１−277938（ＪＰ，Ａ) 特開 平３−6747（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/277 G01R 31/28 - 31/30 ＣＳＤＢ（日本国特許庁)
Claims (6)
- 【請求項１】 回路構成を変更し得るリコンフィギュラ
ブル回路を備えた半導体集積回路において、 前記リコンフィギュラブル回路は、そのテスト時に同一
データが入力される等価な３個以上の演算回路ブロック
に再構成されていることを特徴とする半導体集積回路。 - 【請求項２】 前記リコンフィギュラブル回路は、前記
演算回路ブロックの各演算結果を相互比較し、前記演算
回路ブロックのうちのいずれが特異であるかを示す情報
を出力する比較回路を更に有するように再構成されてい
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記リコンフィギュラブル回路は、前記
同一データとしての乱数を発生する乱数発生回路を更に
有するように再構成されていることを特徴とする請求項
１または請求項２記載の半導体集積回路。 - 【請求項４】 前記比較回路により特異であると判定さ
れた演算回路ブロックの情報を記憶する記憶手段を更に
備えたことを特徴とする請求項２または請求項３記載の
半導体集積回路。 - 【請求項５】 回路構成を変更し得るリコンフィギュラ
ブル回路を備えた半導体集積回路のテスト方法におい
て、 前記リコンフィギュラブル回路を等価な３個以上の演算
回路ブロックに再構成し、 前記演算回路ブロックのそれぞれに同一データを入力し
てテストを行うことを特徴とする半導体集積回路のテス
ト方法。 - 【請求項６】 前記演算回路ブロックのそれぞれに同一
データを入力した後、更に、前記演算回路ブロックの各
演算結果を相互比較し、前記演算回路ブロックのうちの
いずれが特異であるかを示す情報を出力することを特徴
とする請求項５記載の半導体集積回路のテスト方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05793197A JP3187739B2 (ja) | 1997-03-12 | 1997-03-12 | 半導体集積回路及びそのテスト方法 |
| US09/038,373 US6112163A (en) | 1997-03-12 | 1998-03-11 | Semiconductor integrated circuit and test method therefor |
| TW087103573A TW369636B (en) | 1997-03-12 | 1998-03-11 | Semiconductor integrated circuit and its testing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05793197A JP3187739B2 (ja) | 1997-03-12 | 1997-03-12 | 半導体集積回路及びそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10254724A JPH10254724A (ja) | 1998-09-25 |
| JP3187739B2 true JP3187739B2 (ja) | 2001-07-11 |
Family
ID=13069768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05793197A Expired - Fee Related JP3187739B2 (ja) | 1997-03-12 | 1997-03-12 | 半導体集積回路及びそのテスト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6112163A (ja) |
| JP (1) | JP3187739B2 (ja) |
| TW (1) | TW369636B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7350108B1 (en) * | 1999-09-10 | 2008-03-25 | International Business Machines Corporation | Test system for integrated circuits |
| US6487514B1 (en) * | 1999-12-22 | 2002-11-26 | Koninklijke Philips Electronics N.V. | System and method for computer controlled interaction with integrated circuits |
| JP2006200983A (ja) * | 2005-01-19 | 2006-08-03 | Denso Corp | 半導体集積回路装置およびその試験方法 |
| JP4869879B2 (ja) * | 2006-11-20 | 2012-02-08 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| TWI511053B (zh) * | 2013-05-28 | 2015-12-01 | Univ Nat Taiwan Science Tech | 顯示系統及其方法 |
| JP2020145356A (ja) * | 2019-03-07 | 2020-09-10 | 株式会社東芝 | 集積回路装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3636443A (en) * | 1970-10-29 | 1972-01-18 | Ibm | Method of testing devices using untested devices as a reference standard |
| US3826909A (en) * | 1973-03-29 | 1974-07-30 | Ncr | Dynamic comparison tester for go-no-go testing of digital circuit packages in normal environment |
| US4122995A (en) * | 1977-08-02 | 1978-10-31 | Burroughs Corporation | Asynchronous digital circuit testing system |
| US4188670A (en) * | 1978-01-11 | 1980-02-12 | Mcdonnell Douglas Corporation | Associative interconnection circuit |
| US4291386A (en) * | 1978-11-30 | 1981-09-22 | Sperry Corporation | Pseudorandom number generator |
| US4340857A (en) * | 1980-04-11 | 1982-07-20 | Siemens Corporation | Device for testing digital circuits using built-in logic block observers (BILBO's) |
| US4816757A (en) * | 1985-03-07 | 1989-03-28 | Texas Instruments Incorporated | Reconfigurable integrated circuit for enhanced testing in a manufacturing environment |
| US5123059A (en) * | 1987-09-28 | 1992-06-16 | Dainippon Screen Mfg. Co., Ltd. | Gradation converting circuit employing lookup table |
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| JP3229070B2 (ja) * | 1993-06-01 | 2001-11-12 | 三菱電機株式会社 | 多数決回路及び制御ユニット及び多数決用半導体集積回路 |
| US5784636A (en) * | 1996-05-28 | 1998-07-21 | National Semiconductor Corporation | Reconfigurable computer architecture for use in signal processing applications |
| US5831996A (en) * | 1996-10-10 | 1998-11-03 | Lucent Technologies Inc. | Digital circuit test generator |
-
1997
- 1997-03-12 JP JP05793197A patent/JP3187739B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-11 TW TW087103573A patent/TW369636B/zh not_active IP Right Cessation
- 1998-03-11 US US09/038,373 patent/US6112163A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6112163A (en) | 2000-08-29 |
| JPH10254724A (ja) | 1998-09-25 |
| TW369636B (en) | 1999-09-11 |
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