JP3186714B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、トレンチ分離領域および素
子領域のそれぞれにゲートが形成された構造を有する半
導体装置およびその製造方法に関する。
その製造方法に関し、特に、トレンチ分離領域および素
子領域のそれぞれにゲートが形成された構造を有する半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】図３は従来の半導体装置（ＤＲＡＭ）の
製造過程における２つの構成を示す。図３の（ａ）に示
すように、Ｐ型シリコン基板に形成されたトレンチ分離
領域１上にはゲート２が設けられている。トレンチ分離
領域１に隣接させて素子領域３が形成されており、この
素子領域３上にはゲート４が設けられている。ゲート２
および４は、同一の構造であり、最下層にゲート酸化膜
層５ａ，５ｂが設けられ、このゲート酸化膜層５ａ，５
ｂ上にゲート電極６ａ，６ｂが設けられ、その周囲にサ
イドウォール７ａ，７ｂが形成されている。ゲート４の
直下から素子領域３とトレンチ分離領域１の境界１０に
至る素子領域３の上部には、ＳＤ（シリサイド）拡散層
８が形成されている。さらに、図３の（ｂ）に示すよう
に、ゲート２，４のゲート電極６ａ，６ｂの上部がＣｏ
（コバルト）でシリサイド化され、シリサイド層９ａ，
９ｂが形成されている。このシリサイド層９ａ，９ｂと
同時に、ＳＤ拡散層８上にもシリサイド層９ｃが形成さ
れる。ここで、トレンチ分離領域１上のゲート２は配線
として用いられ、素子領域３上のゲート４がトランジス
タとして用いられる。
製造過程における２つの構成を示す。図３の（ａ）に示
すように、Ｐ型シリコン基板に形成されたトレンチ分離
領域１上にはゲート２が設けられている。トレンチ分離
領域１に隣接させて素子領域３が形成されており、この
素子領域３上にはゲート４が設けられている。ゲート２
および４は、同一の構造であり、最下層にゲート酸化膜
層５ａ，５ｂが設けられ、このゲート酸化膜層５ａ，５
ｂ上にゲート電極６ａ，６ｂが設けられ、その周囲にサ
イドウォール７ａ，７ｂが形成されている。ゲート４の
直下から素子領域３とトレンチ分離領域１の境界１０に
至る素子領域３の上部には、ＳＤ（シリサイド）拡散層
８が形成されている。さらに、図３の（ｂ）に示すよう
に、ゲート２，４のゲート電極６ａ，６ｂの上部がＣｏ
（コバルト）でシリサイド化され、シリサイド層９ａ，
９ｂが形成されている。このシリサイド層９ａ，９ｂと
同時に、ＳＤ拡散層８上にもシリサイド層９ｃが形成さ
れる。ここで、トレンチ分離領域１上のゲート２は配線
として用いられ、素子領域３上のゲート４がトランジス
タとして用いられる。
【０００３】
【発明が解決しようとする課題】しかし、従来の半導体
装置によると、トレンチ分離領域１上の位置を特別に規
定しないでゲート２を設けているため、トレンチにより
分離された素子領域３をＣｏシリサイド化した場合、ト
レンチ分離領域１の側壁に沿ってＣｏが拡散され易くな
り、図３に示すように、Ｃｏの拡散部２０が形成され、
リーク電流を増大させる。この結果、ＤＶＲＡＭではホ
ールド不良が生じる。
装置によると、トレンチ分離領域１上の位置を特別に規
定しないでゲート２を設けているため、トレンチにより
分離された素子領域３をＣｏシリサイド化した場合、ト
レンチ分離領域１の側壁に沿ってＣｏが拡散され易くな
り、図３に示すように、Ｃｏの拡散部２０が形成され、
リーク電流を増大させる。この結果、ＤＶＲＡＭではホ
ールド不良が生じる。
【０００４】したがって、本発明の目的は、トレンチ側
壁に沿ったＣｏの拡散の発生を防止できるようにした半
導体装置およびその製造方法を提供することにある。
壁に沿ったＣｏの拡散の発生を防止できるようにした半
導体装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、第１の特徴として、シリコン基板上にト
レンチ分離領域、および前記トレンチ分離領域で囲まれ
た素子領域が形成され、前記トレンチ分離領域上に第１
のサイドウォールと第１のゲート電極を含む配線用ゲー
トが設けられると共に、前記素子領域上に第２のサイド
ウォールと第２のゲート電極を含むトランジスタ用ゲー
トが設けられ、前記配線用ゲートと前記トランジスタ用
ゲートとの間にシリサイド拡散層が設けられ、前記第１
のサイドウォールは、前記トレンチ分離領域と前記素子
領域の境界上に設けられていることを特徴とする半導体
装置を提供する。
達成するため、第１の特徴として、シリコン基板上にト
レンチ分離領域、および前記トレンチ分離領域で囲まれ
た素子領域が形成され、前記トレンチ分離領域上に第１
のサイドウォールと第１のゲート電極を含む配線用ゲー
トが設けられると共に、前記素子領域上に第２のサイド
ウォールと第２のゲート電極を含むトランジスタ用ゲー
トが設けられ、前記配線用ゲートと前記トランジスタ用
ゲートとの間にシリサイド拡散層が設けられ、前記第１
のサイドウォールは、前記トレンチ分離領域と前記素子
領域の境界上に設けられていることを特徴とする半導体
装置を提供する。
【０００６】この構成によれば、トレンチ分離領域と素
子領域の境界上に設けられた配線用ゲートのサイドウォ
ールがＣｏシリサイド化に際し、マスクとして機能する
ため、トレンチ側壁に沿ったＣｏの拡散の発生が防止さ
れる。したがって、リーク電流の増大が防止される。
子領域の境界上に設けられた配線用ゲートのサイドウォ
ールがＣｏシリサイド化に際し、マスクとして機能する
ため、トレンチ側壁に沿ったＣｏの拡散の発生が防止さ
れる。したがって、リーク電流の増大が防止される。
【０００７】また、本発明は、第２の特徴として、トレ
ンチ分離領域および前記トレンチ分離領域で囲まれた素
子領域をシリコン基板上に形成し、全面に絶縁膜を形成
し、前記絶縁膜上に、かつ、前記トレンチ分離領域およ
び素子領域上の所定の位置に配線用ゲート用およびトラ
ンジスタ用ゲートのゲート電極をそれぞれ形成し、前記
トランジスタ用ゲートおよび前記配線用ゲートのサイド
ウォールのそれぞれを前記ゲート電極の側壁に、かつ、
前記配線用ゲートの前記サイドウォールを前記トレンチ
分離領域と前記素子領域の境界上に形成し、前記トラン
ジスタ用ゲートに隣接した前記素子領域上にシリサイド
拡散層を形成し、全面にコバルトを堆積させ、所定の温
度でアニールして前記シリサイド拡散層および前記ゲー
ト電極上をシリサイド化してシリサイド層を形成するこ
とを特徴とする半導体装置の製造方法を提供する。
ンチ分離領域および前記トレンチ分離領域で囲まれた素
子領域をシリコン基板上に形成し、全面に絶縁膜を形成
し、前記絶縁膜上に、かつ、前記トレンチ分離領域およ
び素子領域上の所定の位置に配線用ゲート用およびトラ
ンジスタ用ゲートのゲート電極をそれぞれ形成し、前記
トランジスタ用ゲートおよび前記配線用ゲートのサイド
ウォールのそれぞれを前記ゲート電極の側壁に、かつ、
前記配線用ゲートの前記サイドウォールを前記トレンチ
分離領域と前記素子領域の境界上に形成し、前記トラン
ジスタ用ゲートに隣接した前記素子領域上にシリサイド
拡散層を形成し、全面にコバルトを堆積させ、所定の温
度でアニールして前記シリサイド拡散層および前記ゲー
ト電極上をシリサイド化してシリサイド層を形成するこ
とを特徴とする半導体装置の製造方法を提供する。
【０００８】この方法によれば、配線用ゲートのサイド
ウォールが、トレンチ分離領域と素子領域の境界上にな
るように配線用ゲートがレイアウトされる。したがっ
て、Ｃｏシリサイド化に際し、マスクとして機能するた
め、トレンチ側壁に沿ったＣｏの拡散の発生が防止され
るので、リーク電流の増大が防止される。
ウォールが、トレンチ分離領域と素子領域の境界上にな
るように配線用ゲートがレイアウトされる。したがっ
て、Ｃｏシリサイド化に際し、マスクとして機能するた
め、トレンチ側壁に沿ったＣｏの拡散の発生が防止され
るので、リーク電流の増大が防止される。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面をもとに説明する。図１は本発明による半導体装
置（ＤＲＡＭ）の製造過程における２つの構成を示す。
図１の（ａ）に示すように、トレンチ分離領域１１と、
このトレンチ分離領域１１により分離された素子領域１
２とがＰ型のシリコン基板上に形成されている。トレン
チ分離領域１１は、トレンチ内にシリコン酸化膜を充填
することにより形成される。トレンチ分離領域１１およ
び素子領域１２上には、ゲート酸化膜１３ａ，１３ｂが
形成され、このゲート酸化膜１３ａ，１３ｂ上には、台
形のゲート電極１４ａ，１４ｂと、上端が円弧状のサイ
ドウォール１５ａ，１５ｂとが形成されている。ゲート
酸化膜１３ａ、ゲート電極１４ａ、およびサイドウォー
ル１５ａによりゲート１６ａが構成され、同様に、ゲー
ト酸化膜１３ａ、ゲート電極１４ｂ、およびサイドウォ
ール１５ｂによりゲート１６ｂが構成されている。ゲー
ト１６ａは、サイドウォール１５ａの一部がトレンチ分
離領域１１と素子領域１２との境界１７の上部に位置す
るようにレイアウトされている。更に、シリサイド（Ｓ
Ｄ）拡散層１８が、トレンチ分離領域１１と素子領域１
２の間の表層部に形成されている。
て図面をもとに説明する。図１は本発明による半導体装
置（ＤＲＡＭ）の製造過程における２つの構成を示す。
図１の（ａ）に示すように、トレンチ分離領域１１と、
このトレンチ分離領域１１により分離された素子領域１
２とがＰ型のシリコン基板上に形成されている。トレン
チ分離領域１１は、トレンチ内にシリコン酸化膜を充填
することにより形成される。トレンチ分離領域１１およ
び素子領域１２上には、ゲート酸化膜１３ａ，１３ｂが
形成され、このゲート酸化膜１３ａ，１３ｂ上には、台
形のゲート電極１４ａ，１４ｂと、上端が円弧状のサイ
ドウォール１５ａ，１５ｂとが形成されている。ゲート
酸化膜１３ａ、ゲート電極１４ａ、およびサイドウォー
ル１５ａによりゲート１６ａが構成され、同様に、ゲー
ト酸化膜１３ａ、ゲート電極１４ｂ、およびサイドウォ
ール１５ｂによりゲート１６ｂが構成されている。ゲー
ト１６ａは、サイドウォール１５ａの一部がトレンチ分
離領域１１と素子領域１２との境界１７の上部に位置す
るようにレイアウトされている。更に、シリサイド（Ｓ
Ｄ）拡散層１８が、トレンチ分離領域１１と素子領域１
２の間の表層部に形成されている。
【００１０】図１の（ｂ）は図１の（ａ）の後の工程に
おける構成を示し、本図に示すように、ゲート電極１４
ａ，１４ｂの上面およびシリサイド拡散層１８の上面に
は、シリサイド層１９ａ，１９ｂ，１９ｃが形成されて
いる。シリサイド層１９ａ，１９ｂ，１９ｃの形成は、
Ｃｏを堆積させた後、アニール処理を行うことによって
達成される。
おける構成を示し、本図に示すように、ゲート電極１４
ａ，１４ｂの上面およびシリサイド拡散層１８の上面に
は、シリサイド層１９ａ，１９ｂ，１９ｃが形成されて
いる。シリサイド層１９ａ，１９ｂ，１９ｃの形成は、
Ｃｏを堆積させた後、アニール処理を行うことによって
達成される。
【００１１】ここで、トレンチ分離領域１１上のゲート
１６ａは配線として用いられ、素子領域１２上のゲート
１６ｂがトランジスタとして用いられる。このため、ゲ
ート１６ａはトレンチ分離領域１１上に存在するように
配置され、ゲート１６ｂは素子領域１２上に存在するよ
うに配置される。
１６ａは配線として用いられ、素子領域１２上のゲート
１６ｂがトランジスタとして用いられる。このため、ゲ
ート１６ａはトレンチ分離領域１１上に存在するように
配置され、ゲート１６ｂは素子領域１２上に存在するよ
うに配置される。
【００１２】図１のように、ゲート１６ａのサイドウォ
ール１５ａが境界１７上に位置しているため、拡散層１
８がシリサイド化される時、サイドウォール１５ａはマ
スクとして機能し、トレンチ側壁に沿ったＣｏ（コバル
ト）の拡散を抑えることができる。この結果、リーク電
流の増大が防止される。
ール１５ａが境界１７上に位置しているため、拡散層１
８がシリサイド化される時、サイドウォール１５ａはマ
スクとして機能し、トレンチ側壁に沿ったＣｏ（コバル
ト）の拡散を抑えることができる。この結果、リーク電
流の増大が防止される。
【００１３】次に、図１の構成による半導体装置の製造
方法について説明する。まず、Ｐ型のシリコン基板上
に、トレンチ分離領域１１で囲まれた素子領域１２を形
成する。続いて、７００〜９００℃程度の温度で酸化を
行い、トレンチ分離領域１１および素子領域１２の表面
にゲート酸化膜１３ａ，１３ｂを４０〜２００Å程度の
厚みに形成する。次に、この全面にポリシリコンを１０
００〜１５００Å程度に堆積する。続いて、不純物拡散
を行って、ポリシリコンに不純物をドープする。このと
き、ポリシリコンと不純物拡散を行う処理に代えて、不
純物をドープしたドープポリシリコンを堆積する処理の
みでも良い。次に、ゲート１６ａ，１６ｂをパターニン
グしてゲート電極１４ａ，１４ｂを形成する。なお、パ
ターニングしてゲート電極１４ａ，１４ｂを形成する前
に、ポリシリコン上にシリサイドを堆積しても良い。こ
のシリサイドを堆積しない場合、素子領域１２のシリサ
イド工程において、ゲート電極１４ａ，１４ｂ上部もシ
リサイド拡散層１８上と同様にシリサイド化し、シリサ
イド層１９ａ，１９ｂを形成する。このとき、トレンチ
分離領域１２の上部に形成されるサイドウォール１５ａ
の一部が、境界１７の上部に位置するように、すなわ
ち、境界１７の上部がサイドウォール１５ａの一部によ
ってマスクされるようにゲート１６ａをレイアウトす
る。
方法について説明する。まず、Ｐ型のシリコン基板上
に、トレンチ分離領域１１で囲まれた素子領域１２を形
成する。続いて、７００〜９００℃程度の温度で酸化を
行い、トレンチ分離領域１１および素子領域１２の表面
にゲート酸化膜１３ａ，１３ｂを４０〜２００Å程度の
厚みに形成する。次に、この全面にポリシリコンを１０
００〜１５００Å程度に堆積する。続いて、不純物拡散
を行って、ポリシリコンに不純物をドープする。このと
き、ポリシリコンと不純物拡散を行う処理に代えて、不
純物をドープしたドープポリシリコンを堆積する処理の
みでも良い。次に、ゲート１６ａ，１６ｂをパターニン
グしてゲート電極１４ａ，１４ｂを形成する。なお、パ
ターニングしてゲート電極１４ａ，１４ｂを形成する前
に、ポリシリコン上にシリサイドを堆積しても良い。こ
のシリサイドを堆積しない場合、素子領域１２のシリサ
イド工程において、ゲート電極１４ａ，１４ｂ上部もシ
リサイド拡散層１８上と同様にシリサイド化し、シリサ
イド層１９ａ，１９ｂを形成する。このとき、トレンチ
分離領域１２の上部に形成されるサイドウォール１５ａ
の一部が、境界１７の上部に位置するように、すなわ
ち、境界１７の上部がサイドウォール１５ａの一部によ
ってマスクされるようにゲート１６ａをレイアウトす
る。
【００１４】ついで、Ｐ（リン）もしくはＡｓ（砒素）
を注入してＬＤＤ（Lightly DopedDrain)エクステンシ
ョンを形成する。ＬＤＤは、不純物の濃度分布を緩やか
にして電界集中を防止するために施される。次に、全面
に５００〜２０００Å程度の絶縁膜を堆積させ、続い
て、異方性エッチングにより絶縁膜のエッチバックを行
ってサイドウォール１５ａ，１５ｂを形成する。次に、
ＰもしくはＡｓを注入してシリサイド拡散層１８を形成
する。更に、全面にＣｏを堆積した後、６００℃で２分
間のアニールを行う。続いて、Ｓｉと未反応のＣｏを除
去する。更に、８５０℃で１分間のアニールを行う。こ
れにより、素子領域１１のＳＤ拡散層１８上とゲート電
極１４ａ，１４ｂ上が同時にシリサイド化され、シリサ
イド層１９ａ，１９ｂ，１９ｃが形成される。
を注入してＬＤＤ（Lightly DopedDrain)エクステンシ
ョンを形成する。ＬＤＤは、不純物の濃度分布を緩やか
にして電界集中を防止するために施される。次に、全面
に５００〜２０００Å程度の絶縁膜を堆積させ、続い
て、異方性エッチングにより絶縁膜のエッチバックを行
ってサイドウォール１５ａ，１５ｂを形成する。次に、
ＰもしくはＡｓを注入してシリサイド拡散層１８を形成
する。更に、全面にＣｏを堆積した後、６００℃で２分
間のアニールを行う。続いて、Ｓｉと未反応のＣｏを除
去する。更に、８５０℃で１分間のアニールを行う。こ
れにより、素子領域１１のＳＤ拡散層１８上とゲート電
極１４ａ，１４ｂ上が同時にシリサイド化され、シリサ
イド層１９ａ，１９ｂ，１９ｃが形成される。
【００１５】図２は本発明の半導体装置の他の実施の形
態を示す。本実施の形態は、前記実施の形態がゲート電
極１４ａの位置が境界１７上に位置するようにゲート１
６ａのレイアウトを行ったのに対し、ゲート電極１４ａ
の寸法を変化させ、サイドウォール１５ａが境界１７上
に存在するようにしたものである。
態を示す。本実施の形態は、前記実施の形態がゲート電
極１４ａの位置が境界１７上に位置するようにゲート１
６ａのレイアウトを行ったのに対し、ゲート電極１４ａ
の寸法を変化させ、サイドウォール１５ａが境界１７上
に存在するようにしたものである。
【００１６】本実施の形態における製造方法は、サイド
ウォール１５ａ，１５ｂを形成する工程までは、前記実
施の形態の方法と同じである。本実施の形態の場合、サ
イドウォール１５ａ，１５ｂをシリサイド化するに際
し、トレンチ分離領域１１の上部に形成されるサイドウ
ォール１５ａの一部が、トレンチ分離領域１１と素子領
域１２との境界１７の上部に位置するようにゲート電極
１４ａの寸法を変化させる。次に、ＰもしくはＡｓを注
入してＬＤＤエクステンションを形成する。更に、全面
に絶縁膜を５００〜２０００Å程度に堆積する。つい
で、異方性エッチングにより上記絶縁膜のエッチバック
を行ってサイドウォール１５ａ，１５ｂを形成する。次
に、ＰもしくはＡｓを注入してＳＤ拡散層１８を形成す
る。次に、全面にＣｏを堆積した後、６００℃で２分間
のアニールを行う。ついで、Ｓｉと未反応のＣｏを除去
する。更に、８５０℃で１分間のアニールを行う。これ
により、素子領域１２のシリサイド拡散層１８上とゲー
ト電極１４ａ，１４ｂ上が同時にシリサイド化され、シ
リサイド層１９ａ，１９ｂ，１９ｃが形成される。
ウォール１５ａ，１５ｂを形成する工程までは、前記実
施の形態の方法と同じである。本実施の形態の場合、サ
イドウォール１５ａ，１５ｂをシリサイド化するに際
し、トレンチ分離領域１１の上部に形成されるサイドウ
ォール１５ａの一部が、トレンチ分離領域１１と素子領
域１２との境界１７の上部に位置するようにゲート電極
１４ａの寸法を変化させる。次に、ＰもしくはＡｓを注
入してＬＤＤエクステンションを形成する。更に、全面
に絶縁膜を５００〜２０００Å程度に堆積する。つい
で、異方性エッチングにより上記絶縁膜のエッチバック
を行ってサイドウォール１５ａ，１５ｂを形成する。次
に、ＰもしくはＡｓを注入してＳＤ拡散層１８を形成す
る。次に、全面にＣｏを堆積した後、６００℃で２分間
のアニールを行う。ついで、Ｓｉと未反応のＣｏを除去
する。更に、８５０℃で１分間のアニールを行う。これ
により、素子領域１２のシリサイド拡散層１８上とゲー
ト電極１４ａ，１４ｂ上が同時にシリサイド化され、シ
リサイド層１９ａ，１９ｂ，１９ｃが形成される。
【００１７】
【発明の効果】以上説明したように、本発明の半導体装
置およびその製造方法によれば、トレンチ分離領域と素
子領域の境界上にゲートのサイドウォールの位置を設定
し、このサイドウォールで境界部分をマスクするように
したため、境界に沿ったＣｏの拡散が抑えられ、リーク
電流の増大を防止することができる。
置およびその製造方法によれば、トレンチ分離領域と素
子領域の境界上にゲートのサイドウォールの位置を設定
し、このサイドウォールで境界部分をマスクするように
したため、境界に沿ったＣｏの拡散が抑えられ、リーク
電流の増大を防止することができる。
【図１】本発明による半導体装置の製造過程における２
つの構成を示す断面図である。
つの構成を示す断面図である。
【図２】本発明の半導体装置の他の実施の形態の製造過
程を示す断面図である。
程を示す断面図である。
【図３】従来の半導体装置の製造過程における２つの構
成を示す断面図である。
成を示す断面図である。
１，１２ 素子領域 ２，４，１６ａ，１６ｂ ゲート ３，１１ トレンチ分離領域 ５，１３ａ，１３ｂ ゲート酸化膜 ６ａ，６ｂ，１４ａ，１４ｂ ゲート電極 ７ａ，７ｂ，１５ａ，１５ｂ サイドウォール ８，１８ シリサイド（ＳＤ）拡散層 ９，１９ａ，１９ｂ，１９ｃ シリサイド層 １０，１７ 境界
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/28 H01L 21/76 H01L 21/8242 H01L 29/78
Claims (4)
- 【請求項１】 シリコン基板上にトレンチ分離領域、お
よび前記トレンチ分離領域で囲まれた素子領域が形成さ
れ、前記トレンチ分離領域上に第１のサイドウォールと
第１のゲート電極を含む配線用ゲートが設けられると共
に、前記素子領域上に第２のサイドウォールと第２のゲ
ート電極を含むトランジスタ用ゲートが設けられ、前記
配線用ゲートと前記トランジスタ用ゲートとの間にシリ
サイド拡散層が設けられ、 前記第１のサイドウォールは、前記トレンチ分離領域と
前記素子領域の境界上に設けられていることを特徴とす
る半導体装置。 - 【請求項２】 トレンチ分離領域および前記トレンチ分
離領域で囲まれた素子領域をシリコン基板上に形成し、 全面に絶縁膜を形成し、 前記絶縁膜上に、かつ、前記トレンチ分離領域および素
子領域上の所定の位置に配線用ゲート用およびトランジ
スタ用ゲートのゲート電極をそれぞれ形成し、 前記トランジスタ用ゲートおよび前記配線用ゲートのサ
イドウォールのそれぞれを前記ゲート電極の側壁に、か
つ、前記配線用ゲートの前記サイドウォールを前記トレ
ンチ分離領域と前記素子領域の境界上に形成し、 前記トランジスタ用ゲートに隣接した前記素子領域上に
シリサイド拡散層を形成し、 全面にコバルトを堆積させ、 所定の温度でアニールして前記シリサイド拡散層および
前記ゲート電極上をシリサイド化してシリサイド層を形
成することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記配線用ゲートは、前記サイドウォー
ルが前記トレンチ分離領域と前記素子領域の境界上に配
置され、かつ、他の部分がトレンチ分離領域上に配置さ
れるようにレイアウトされることを特徴とする請求項２
記載の半導体装置の製造方法。 - 【請求項４】 前記配線用ゲートのゲート電極の寸法
は、前記サイドウォールが前記トレンチ分離領域と前記
素子領域の境界上に位置するように設定されることを特
徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30663798A JP3186714B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30663798A JP3186714B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000133787A JP2000133787A (ja) | 2000-05-12 |
| JP3186714B2 true JP3186714B2 (ja) | 2001-07-11 |
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ID=17959503
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30663798A Expired - Fee Related JP3186714B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体装置およびその製造方法 |
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1998
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