JP3186320B2 - Access control circuit for storage device - Google Patents
Access control circuit for storage deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は記憶装置のアクセス制御
回路に係り、特にシリアル入出力形の記憶装置のアクセ
ス制御回路に関する。The present invention relates to an access control circuit for a storage device, and more particularly to an access control circuit for a serial input / output type storage device.
【０００２】[0002]
【従来の技術】データをシリアルに入出力する記憶装置
は、少ない入出力ポートで構成できスペース的にも有利
である為、ＥＥＰＲＯＭ等の比較的小容量の記憶装置を
中心に使用されている。このような記憶装置へのアクセ
ス制御は、ＭＰＵにより従来以下のように行われてい
る。 （イ）例えば、ＥＥＰＲＯＭへのデータの書き込み、又
はデータの読み出し制御を行う場合、ＭＰＵとＥＥＰＲ
ＯＭ間にラッチとバッファで構成される入出力ポートを
介在させ、ＭＰＵがＥＥＰＲＯＭのアクセスに必要なＣ
Ｓ信号（チップセレクト信号）、ＳＫ信号（シリアルデ
ータクロック信号）を作成し、さらにアドレスデータ及
び実データをパラレルデータからシリアルデータに変換
し、ＳＫ信号と供に１ビットずつＥＥＰＲＯＭへ出力す
る。アドレスデータ及び実データが入力したＥＥＰＲＯ
Ｍは、アドレスデータの指定するエリアに実データを書
き込む。一方、ＥＥＰＲＯＭから実データを読み出す時
も、バッファを介して１ビットずつ実データをＭＰＵへ
読み出す。したがって、ＭＰＵはシリアルに入力した実
データを内部でパラレルデータに変換する。 （ロ）また、ＥＥＰＲＯＭとＭＰＵ間にＣＳ信号、ＳＫ
信号を作成するハード回路、及びシフトレジスタを介在
させ、ハード回路でＣＳ信号、ＳＫ信号を作成すると供
に、シフトレジスタでアドレスデータ及び実データをシ
リアルデータに変換し、アドレスデータの指定するＥＥ
ＰＲＯＭのエリアに実データを書き込む装置も提案され
ている。尚、この場合には、ＥＥＰＲＯＭから読み出さ
れたシリアルデータはシフトレジスタによりパラレルデ
ータに変換され、ＭＰＵへ供給される。2. Description of the Related Art A storage device for serially inputting / outputting data is mainly used for a storage device having a relatively small capacity such as an EEPROM because it can be constructed with a small number of input / output ports and is advantageous in terms of space. Such control of access to the storage device is conventionally performed by the MPU as follows. (A) For example, when writing data to an EEPROM or controlling data reading, an MPU and an EEPROM
An input / output port composed of a latch and a buffer is interposed between the OM and the MPU controls the C necessary for accessing the EEPROM.
An S signal (chip select signal) and an SK signal (serial data clock signal) are created, the address data and the actual data are converted from parallel data to serial data, and output to the EEPROM one bit at a time along with the SK signal. EEPRO input with address data and actual data
M writes actual data to the area specified by the address data. On the other hand, when reading actual data from the EEPROM, the actual data is read to the MPU one bit at a time via the buffer. Therefore, the MPU internally converts serially input real data into parallel data. (B) CS signal, SK between EEPROM and MPU
A hardware circuit for creating signals and a shift register intervene to create the CS signal and the SK signal with the hardware circuit, and the shift register converts the address data and actual data into serial data and specifies the address data.
A device for writing actual data in an area of a PROM has also been proposed. In this case, the serial data read from the EEPROM is converted into parallel data by the shift register and supplied to the MPU.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記
（イ）の装置では、ＭＰＵがＣＳ信号、ＳＫ信号を作成
し、またアドレスデータ及び実データをシリアルデータ
に変換し、さらにこのシリアルデータをＣＳ信号やＳＫ
信号に同期させて１ビットずつＥＥＰＲＯＭへ出力しな
ければならず、長い処理時間を必要とする。However, in the above device (a), the MPU generates the CS signal and the SK signal, converts the address data and the actual data into serial data, and further converts the serial data into the CS signal. And SK
The data must be output to the EEPROM one bit at a time in synchronization with the signal, which requires a long processing time.
【０００４】また、上記（ロ）の装置では、ＣＳ信号や
ＳＫ信号の作成にハード回路を使用し、シフトレジスタ
でシリアルデータを作成しなければならない為、記憶容
量の大きい上位機器への移行が難しい。すなわち、１Ｋ
バイト、２Ｋバイト、３Ｋバイト等の複数品種が存在す
る記憶装置（ＥＥＰＲＯＭ）では、データをアクセスす
る為のアドレスデータが増加するので、端子配置やＡＣ
特性が一致する程度（同じハード回路）では同じハード
回路を用いてアクセス制御を行うことができない。In the device (b), a hardware circuit is used to generate the CS signal and the SK signal, and serial data must be generated by a shift register. difficult. That is, 1K
In a storage device (EEPROM) having a plurality of types such as a byte, a 2K byte, and a 3K byte, since address data for accessing data increases, the terminal arrangement and AC
To the extent that the characteristics match (the same hardware circuit), access control cannot be performed using the same hardware circuit.
【０００５】本発明は、上記従来の実情に鑑みてなされ
たものであり、その目的とするところは、記憶装置への
アクセス時間が短く、記憶容量の異なる記憶装置にも対
応できる記憶装置のアクセス制御回路を提供することで
ある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned conventional circumstances, and has as its object to shorten the access time to a storage device and to access the storage device capable of coping with storage devices having different storage capacities. It is to provide a control circuit.
【０００６】[0006]
【課題を解決するための手段】本発明の記憶装置のアク
セス制御回路は、少なくともアクセスする記憶領域を指
定するアドレスデータを含むアクセス指定信号と、前記
アクセス指定信号の開始点を示す開始点信号を同期信号
に同期してシリアル信号として出力する出力端子と、前
記開始点信号の入力以後発生する同期信号の数に応じて
前記シリアル信号の内容を識別する識別手段を備え、該
出力手段から出力された信号に応じて指定された記憶領
域にデータのアクセスを行う記憶装置のアクセス制御回
路に関するものであり、前記同期信号を生成する同期信
号生成手段と、前記記憶装置の記憶容量を指定する指定
手段と、該指定手段で指定された記憶容量に応じてビッ
ト数の異なる前記開始点情報を生成するスタートビット
信号生成手段と、アクセスする記憶領域に応じたアドレ
ス信号を生成するアドレス信号生成手段と、有し少なく
とも前記スタートビット信号、及びアドレス信号を含む
前記アクセス指定信号をシリアル信号として前記入力端
子へ入力させる信号入力手段とを有するものである。An access control circuit of a storage device according to the present invention comprises: an access designating signal including at least address data designating a storage area to be accessed; and a start point signal indicating a start point of the access designating signal. An output terminal that outputs a serial signal in synchronization with the synchronization signal; and an identification unit that identifies the content of the serial signal according to the number of synchronization signals generated after the input of the start point signal. And a synchronizing signal generating means for generating the synchronizing signal, and a specifying means for specifying a storage capacity of the storage device. And a start bit signal generating means for generating the start point information having a different number of bits according to the storage capacity specified by the specifying means; Address signal generating means for generating an address signal corresponding to a storage area to be accessed, and signal input means having at least the start bit signal and the access designation signal including an address signal as a serial signal to the input terminal. Have
【０００７】[0007]
【作用】本発明の記憶装置のアクセス制御回路は、記憶
容量の大きな記憶装置をアクセスする場合、アドレス信
号生成手段が作成するアドレスデータのビット数は多く
必要とし、記憶容量の少さな記憶装置をアクセスする場
合、アドレスデータのビット数は少なくてすむ。この
為、そのままでは送信データのデータ長が異なるので、
記憶容量の大きい記憶装置をアクセスする場合少ないビ
ット数から成るスタートビット信号とし、記憶容量の少
さい記憶装置をアクセスする場合、大きいビット数から
成るスタートビット信号を挿入することによって、送信
データのビット長を一定とし、記憶容量の異なる複数種
の記憶装置に対しても共通の回路でアクセスすることを
可能とするものである。According to the access control circuit of the storage device of the present invention, when accessing a storage device having a large storage capacity, a large number of bits of address data generated by the address signal generating means is required, and the storage device having a small storage capacity is required. , The number of bits of the address data is small. For this reason, the data length of the transmission data is different as it is,
When accessing a storage device having a large storage capacity, a start bit signal consisting of a small number of bits is used. When accessing a storage device having a small storage capacity, a start bit signal consisting of a large number of bits is inserted, whereby the bit of the transmission data is inserted. The length is fixed, and a plurality of types of storage devices having different storage capacities can be accessed by a common circuit.
【０００８】[0008]
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。図１は本実施例の記憶装置のアク
セス制御回路の回路ブロック図である。尚、本実施例で
はＥＥＰＲＯＭを記憶装置として使用する。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit block diagram of an access control circuit of the storage device of the present embodiment. In this embodiment, an EEPROM is used as a storage device.
【０００９】同図において、ＥＥＰＲＯＭ７のアクセス
制御回路は、制御データラッチ１、制御回路２、送信デ
ータラッチ３、送信シフトレジスタ４、受信データラッ
チ５、受信シフトレジスタ６で構成されている。制御デ
ータラッチ１は後述する送信データの一部のビット（Ｄ
２７〜Ｄ３１）をラッチする回路で、データバスを介し
て不図示のＭＰＵに接続されている。また、送信データ
ラッチ３はＭＰＵから出力されるアドレスデータと実デ
ータ、スタートビット、及びオペコードを含む送信デー
タをパラレルデータの状態でラッチする回路で、同じく
データバスを介してＭＰＵに接続されている。さらに、
受信データラッチ５はＥＥＰＲＯＭ７から出力される実
データをパラレルデータの状態でラッチする回路で、同
じくＭＰＵに接続されている。尚、ＭＰＵはスタートビ
ット信号生成手段、及びアドレス信号生成手段として機
能し、後述する送信データを作成する他に、ライト信号
やリード信号、スタート信号の出力等、システム全体の
制御を行う。Referring to FIG. 1, an access control circuit of the EEPROM 7 includes a control data latch 1, a control circuit 2, a transmission data latch 3, a transmission shift register 4, a reception data latch 5, and a reception shift register 6. The control data latch 1 stores some bits (D
27 to D31), and is connected to an MPU (not shown) via a data bus. The transmission data latch 3 is a circuit for latching transmission data including address data and actual data output from the MPU, a start bit, and an operation code in a parallel data state, and is also connected to the MPU via a data bus. . further,
The reception data latch 5 is a circuit for latching actual data output from the EEPROM 7 in a state of parallel data, and is also connected to the MPU. The MPU functions as a start bit signal generation unit and an address signal generation unit, and controls the entire system such as output of a write signal, a read signal, and a start signal, in addition to generating transmission data described later.
【００１０】また、制御データラッチ１及び送信データ
ラッチ３には、ＭＰＵから所定のタイミングでライト信
号（ＷＲＩＴ）が出力され、後述する送信データを制御
データラッチ１、及び送信データラッチ３にラッチす
る。制御データラッチ１にラッチされた送信データ（送
信データの一部（Ｄ２７〜Ｄ３１））は、制御回路２へ
出力される。同期信号生成手段としての制御回路２には
ＭＰＵからスタート信号（ＳＴＡＲＴ信号）も入力し、
制御回路２はこのスタート信号と送信データからＣＳ信
号、ＳＫ信号、ＬＤ信号を作成する。ＣＳ信号はＥＥＰ
ＲＯＭ７をアクティブに設定する信号であり、ＥＥＰＲ
ＯＭ７へ出力される。また、ＳＫ信号は送信データの書
き込み、又は読み出し等の制御を行う際のクロック信号
であり、受信シフトレジスタ６及びＥＥＰＲＯＭ７へ出
力される。また、ＬＤ信号は送信データの読み出し制御
信号であり、送信シフトレジスタ４へ出力される。A write signal (WRIT) is output from the MPU to the control data latch 1 and the transmission data latch 3 at a predetermined timing, and transmission data to be described later is latched by the control data latch 1 and the transmission data latch 3. . The transmission data (part of the transmission data (D27 to D31)) latched by the control data latch 1 is output to the control circuit 2. A start signal (START signal) is also input from the MPU to the control circuit 2 as a synchronizing signal generating means.
The control circuit 2 creates a CS signal, an SK signal, and an LD signal from the start signal and the transmission data. CS signal is EEP
This signal sets the ROM 7 to be active.
Output to OM7. The SK signal is a clock signal for controlling writing or reading of transmission data, and is output to the reception shift register 6 and the EEPROM 7. The LD signal is a transmission data read control signal and is output to the transmission shift register 4.
【００１１】一方、前述の送信データラッチ３に入力し
た送信データは、上述のライト信号の出力に同期して送
信シフトレジスタ４へ出力される。信号入力手段として
の送信シフトレジスタ４は、パラレルＩＮ−シリアルＯ
ＵＴタイプのパラレル／シリアルシフトレジスタであ
る。したがって、この送信シフトレジスタ４に入力した
パラレルデータはシリアルデータに変換され、このシリ
アルデータは上述のＬＤ信号入力後、ＳＫ信号に同期し
てＥＥＰＲＯＭ７へ出力される。On the other hand, the transmission data input to the transmission data latch 3 is output to the transmission shift register 4 in synchronization with the output of the write signal. The transmission shift register 4 as a signal input means includes a parallel IN-serial O
This is a UT type parallel / serial shift register. Therefore, the parallel data input to the transmission shift register 4 is converted into serial data, and the serial data is output to the EEPROM 7 in synchronization with the SK signal after the input of the LD signal.
【００１２】不揮発性記憶装置としてのＥＥＰＲＯＭ７
には、ＣＳ端子、ＳＫ端子、ＤＩ端子、ＤＯ端子が設け
られており、ＣＳ端子には上述のＣＳ信号が供給され
る。また、ＳＫ端子には上述のＳＫ信号が入力する。ま
た、入力端子としてのＤＩ端子には上述の送信シフトレ
ジスタ４から出力されるシリアルデータが入力する。ま
た、ＥＥＰＲＯＭ７のＤＯ端子からはＥＥＰＲＯＭ７の
実データが出力され、受信シフトレジスタ６へ供給され
る。受信シフトレジスタ６はシリアルＩＮ−パラレルＯ
ＵＴタイプのシリアル／パラレルシフトレジスタであ
り、ＥＥＰＲＯＭ７のＤＯ端子から出力された実データ
は、この受信シフトレジスタ６によりパラレルデータに
変換され、前述の受信データラッチ５へ出力される。EEPROM 7 as nonvolatile storage device
Are provided with a CS terminal, an SK terminal, a DI terminal, and a DO terminal, and the CS signal is supplied to the CS terminal. The SK signal is input to the SK terminal. The serial data output from the transmission shift register 4 is input to the DI terminal as an input terminal. Further, the actual data of the EEPROM 7 is output from the DO terminal of the EEPROM 7 and supplied to the reception shift register 6. The reception shift register 6 has a serial IN-parallel O
This is a UT type serial / parallel shift register. Actual data output from the DO terminal of the EEPROM 7 is converted into parallel data by the reception shift register 6 and output to the reception data latch 5 described above.
【００１３】上述の構成の記憶装置のアクセス制御回路
において、その具体的な動作を説明する。図２は、不図
示のＭＰＵから制御データラッチ１及び送信データラッ
チ３へ出力される送信データのフォーマットを示す。こ
の送信データは、同図に示すように、１６ビット構成の
送信データ、６ビット構成のアドレスデータ、２ビット
構成のオペコード、３ビット構成のスタートビット、５
ビット構成の送受信ビット数エリアで構成される３２ビ
ットのデータである。１６ビット構成の送信データ（Ｄ
０〜Ｄ１５）は、実際にＥＥＰＲＯＭ１に書き込まれる
実データであり、例えば指定条件データである。また、
アクセス指定信号としての６ビット構成のアドレスデー
タ（Ｄ１６〜Ｄ２１）は、上述の指定条件データをＥＥ
ＰＲＯＭ７に書き込む時のアドレスを指定するデータで
ある。また、２ビット構成のオペコード（Ｄ２２、Ｄ２
３）は、書き込み、読み出し、又はデータ消去を指定す
るコードであり、例えばオペコード（０、１）が書き込
み、オペコード（１、０）が読み出し、オペコード
（１、１）がデータ消去であるとする。さらに、開始点
信号としての３ビット構成のスタートビット（Ｄ２４〜
Ｄ２６）は、送信データの出力を指示するコマンドであ
り、このスタートビットのデータが“０”から“１”に
変わる時送信データの出力が実行される。また、５ビッ
ト構成の送受信ビットは、この送信データの総ビット数
を示す。The specific operation of the access control circuit of the storage device having the above configuration will be described. FIG. 2 shows a format of transmission data output from the MPU (not shown) to the control data latch 1 and the transmission data latch 3. As shown in this figure, the transmission data includes 16-bit transmission data, 6-bit address data, 2-bit operation code, 3-bit start bit,
This is 32-bit data composed of a transmission / reception bit number area having a bit configuration. 16-bit transmission data (D
0 to D15) are actual data actually written in the EEPROM 1, for example, designated condition data. Also,
The address data (D16 to D21) having a 6-bit configuration as the access designating signal includes the above-described designation condition data as EE.
This data specifies an address when writing to the PROM 7. In addition, a 2-bit operation code (D22, D2
3) is a code for designating writing, reading, or data erasing. For example, it is assumed that the operation code (0, 1) is writing, the operation code (1, 0) is reading, and the operation code (1, 1) is data erasing. . Furthermore, a start bit (D24 to D24) having a 3-bit configuration as a start point signal
D26) is a command for instructing output of transmission data. When the data of the start bit changes from "0" to "1", the output of transmission data is executed. The transmission / reception bits having a 5-bit configuration indicate the total number of bits of the transmission data.
【００１４】上述の構成の送信データは、データバスを
介して制御データラッチ１、及び送信データラッチ３へ
出力される。すなわち、送信データの中の上位Ｄ０〜Ｄ
２６の２７ビットのデータが、送信データラッチ３へ出
力され、送信データの中の下位Ｄ２７〜Ｄ３１の５ビッ
トのデータが制御データラッチ１へ出力される。制御デ
ータラッチ１では上述の送信データの中のＤ２７〜Ｄ３
１の５ビットのデータをラッチし、次のライト信号の出
力に同期して制御回路２へ出力する。また、送信データ
の中の下位Ｄ０〜Ｄ２６の２７ビットのデータは、送信
データラッチ３へ出力され、送信データラッチ３は次の
ライト信号に同期して送信シフトレジスタ４へ出力され
る。パラレルデータとして入力した送信データは、送信
シフトレジスタ４でシリアルデータに変換された後、Ｓ
Ｋ信号に同期してＥＥＰＲＯＭ７へ出力される。送信デ
ータが入力したＥＥＰＲＯＭ７では、上述の送信データ
の中のアドレスデータに従って実データを書き込むべき
エリアを指定し、そのエリアに実データを記憶する。The transmission data having the above configuration is output to the control data latch 1 and the transmission data latch 3 via the data bus. That is, upper D0 to D0 in the transmission data
The 26 27-bit data is output to the transmission data latch 3, and the lower 5 bits D 27 to D 31 of the transmission data are output to the control data latch 1. In the control data latch 1, D27 to D3 in the transmission data described above are used.
One 5-bit data is latched and output to the control circuit 2 in synchronization with the output of the next write signal. The 27-bit data of lower D0 to D26 in the transmission data is output to the transmission data latch 3, and the transmission data latch 3 is output to the transmission shift register 4 in synchronization with the next write signal. The transmission data input as parallel data is converted into serial data by the transmission shift register 4 and then converted into serial data.
The data is output to the EEPROM 7 in synchronization with the K signal. In the EEPROM 7 to which the transmission data has been input, an area in which the actual data is to be written is specified in accordance with the address data in the above-described transmission data, and the actual data is stored in that area.
【００１５】尚、ＥＥＰＲＯＭ７に書き込まれた実デー
タを読み出す時は、図２に示す送信データの中で実デー
タに対応する１６ビット（Ｄ０〜Ｄ１５）を、例えばデ
ータ“０”とし、オペコード（Ｄ２２、Ｄ２３）をデー
タ“１、０”としてＥＥＰＲＯＭ７へ出力する。ＥＥＰ
ＲＯＭ７は上述の送信データが入力すると、アドレスデ
ータで指定されたエリアから実データを読み出し、受信
シフトレジスタ６へ出力し、受信シフトレジスタ６でパ
ラレルデータに変換されたデータを受信データラッチ５
を介してＭＰＵへ出力する。When reading the actual data written in the EEPROM 7, 16 bits (D0 to D15) corresponding to the actual data in the transmission data shown in FIG. 2 are set to, for example, data "0" and the operation code (D22). , D23) are output to the EEPROM 7 as data "1, 0". EEP
When the above-described transmission data is input, the ROM 7 reads the actual data from the area designated by the address data, outputs the read data to the reception shift register 6, and converts the data converted by the reception shift register 6 into parallel data into the reception data latch 5.
To the MPU via
【００１６】上述のようにＥＥＰＲＯＭ７はアドレスデ
ータとして、７ビット構成のデータで指定できるＥＥＰ
ＲＯＭ７の記憶容量を有するが、例えばさらに大きな記
憶容量を有するＥＥＰＲＯＭ７′を本実施例のアクセス
制御回路に接続した場合にも同じ構成の送信データを送
出することでＥＥＰＲＯＭ７′をアクセスすることがで
きる。図３に示す送信データは、上述のＥＥＰＲＯＭ７
より大きなメモリ容量を有するＥＥＰＲＯＭ７′の場合
の送信データのフォーマットを示す。前述の図２の送信
データと異なるのは、ＥＥＰＲＯＭ７′の記憶容量が大
きい為アドレスデータの領域が１ビット増加し、アドレ
スデータが７ビットで構成されていることである。この
為、スタートビットを２ビットで構成し、全体の送信デ
ータのビット数は３２ビットである。すなわち、送信デ
ータの全体ビット数は図２の送信データと同じであり、
アドレスデータのビット数が増加する分スタートビット
のビット数を１ビット減らし調整するものである。As described above, the EEPROM 7 has an EEPROM which can be designated by address data as 7-bit data.
Even when an EEPROM 7 'having the storage capacity of the ROM 7 but having a larger storage capacity is connected to the access control circuit of the present embodiment, the EEPROM 7' can be accessed by transmitting the transmission data having the same configuration. The transmission data shown in FIG.
The format of the transmission data in the case of the EEPROM 7 'having a larger memory capacity is shown. The difference from the transmission data shown in FIG. 2 is that the address data area is increased by one bit because the storage capacity of the EEPROM 7 'is large, and the address data is composed of 7 bits. Therefore, the start bit is composed of two bits, and the total number of transmission data bits is 32 bits. That is, the total number of bits of the transmission data is the same as the transmission data of FIG.
The number of bits of the start bit is reduced and adjusted by one bit as the number of bits of the address data increases.
【００１７】このように送信データを構成しても送信デ
ータの出力はスタートビットが“０”から“１”に変わ
った時点であり、問題はない。すなわち、アドレスデー
タのデータエリアを１ビット大きくする変わりに、スタ
ートビットのエリアを１ビット少なくしたものであり、
このように構成することでＥＥＰＲＯＭのメモリ容量が
増加しても、同じ３２ビット構成の送信データを出力す
ることでＥＥＰＲＯＭ７′に実データを書き込むことが
できる。Even if the transmission data is configured in this manner, the transmission data is output when the start bit changes from "0" to "1", and there is no problem. That is, instead of increasing the data area of the address data by one bit, the area of the start bit is reduced by one bit.
With this configuration, even if the memory capacity of the EEPROM is increased, actual data can be written to the EEPROM 7 'by outputting the same 32-bit transmission data.
【００１８】したがって、さらにＥＥＰＲＯＭのメモリ
容量が大きくアドレスデータのビットが大きい送信デー
タを必要とする場合でも、図４に示す如くアドレスデー
タをもう１ビット増加し８ビット構成とすることもでき
る。この場合スタートビットは１ビットで構成し、ＥＥ
ＰＲＯＭを同様にアクセスすることができる。Therefore, even when the memory capacity of the EEPROM is large and transmission data having a large address data bit is required, as shown in FIG. 4, the address data can be further increased by one bit to form an 8-bit configuration. In this case, the start bit is composed of one bit and EE
The PROM can be accessed as well.
【００１９】尚、上述の実施例ではアドレスデータエリ
アを６〜８ビットの間で説明したが、他のアドレスデー
タエリアで構成しても良い。すなわち、適用するＥＥＰ
ＲＯＭのメモリ容量が大きくなることに伴って送信デー
タのアドレスデータエリアを大きくする必要があるが、
本実施例のアクセス制御回路は送信データのスタートビ
ットのエリアを減少させることで、容易に対応できるも
のである。In the above-described embodiment, the address data area is described with 6 to 8 bits. However, the address data area may be constituted by another address data area. That is, the applicable EEP
As the memory capacity of the ROM increases, the address data area of the transmission data needs to be increased.
The access control circuit of the present embodiment can easily cope with this by reducing the area of the start bit of the transmission data.
【００２０】また、上述の実施例では記憶装置としてＥ
ＥＰＲＯＭの例を説明したが、ＥＥＰＲＯＭに限らず他
の記憶装置でも同様に実施できる。In the above embodiment, the storage device is E
Although the example of the EPROM has been described, the present invention is not limited to the EEPROM and can be similarly implemented in other storage devices.
【００２１】[0021]
【発明の効果】以上詳細に説明したように、本発明によ
れば記憶容量の異なる記憶装置でもスタートビットのビ
ット長を可変することで対応でき、同じハードウェアで
記憶容量の異なる記憶装置を使用できる。したがって、
記憶装置に対するアクセス制御処理を容易に行うことが
できる。As described above in detail, according to the present invention, storage devices having different storage capacities can be dealt with by changing the bit length of the start bit, and storage devices having different storage capacities can be used with the same hardware. it can. Therefore,
Access control processing for the storage device can be easily performed.
【図１】一実施例の記憶装置のアクセス制御回路の回路
ブロック図である。FIG. 1 is a circuit block diagram of an access control circuit of a storage device according to an embodiment.
【図２】送信データフォーマットの一例を示す図であ
る。FIG. 2 is a diagram illustrating an example of a transmission data format.
【図３】送信データフォーマットの他の例を示す図であ
る。FIG. 3 is a diagram illustrating another example of a transmission data format.
【図４】送信データフォーマットの他の例を示す図であ
る。FIG. 4 is a diagram illustrating another example of a transmission data format.
１ 制御データラッチ ２ 制御回路 ３ 送信データラッチ ４ 送信シフトレジスタ ５ 受信データラッチ ６ 受信シフトレジスタ ７ ＥＥＰＲＯＭ REFERENCE SIGNS LIST 1 control data latch 2 control circuit 3 transmission data latch 4 transmission shift register 5 reception data latch 6 reception shift register 7 EEPROM
フロントページの続き (56)参考文献 特開 平４−336346（ＪＰ，Ａ) 特開 平３−104459（ＪＰ，Ａ) インターフェース、ＣＱ出版社、昭和 58年12月、第９巻、第12号、ｐ．330− 332 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/16 G06F 13/38 G11C 16/06 G06K 17/00 Continuation of the front page (56) References JP-A-4-336346 (JP, A) JP-A-3-104459 (JP, A) Interface, CQ Publishing Company, December 1983, Vol. 9, No. 12 , P. 330− 332 (58) Field surveyed (Int.Cl. 7 , DB name) G06F 13/16 G06F 13/38 G11C 16/06 G06K 17/00
Claims (1)
するアドレスデータを含むアクセス指定信号と、前記ア
クセス指定信号の開始点を示す開始点信号を同期信号に
同期してシリアル信号として入力する入力端子と、前記
開始点信号の入力以後発生する同期信号の数に応じて前
記シリアル信号の内容を識別する識別手段を備え、該入
力端子から入力した信号に応じて指定された記憶領域に
データの書き込み、読み出しを行う記憶装置のアクセス
制御回路において、 前記同期信号を生成する同期信号生成手段と、 前記記憶装置の記憶容量を指定する指定手段と、 指定された記憶装置の記憶容量に応じてビット数の異な
る前記開始点情報を生成するスタートビット信号生成手
段と、 アクセスする記憶領域に応じたアドレス信号を生成する
アドレス信号生成手段と、 少なくとも前記スタートビット信号、及びアドレス信号
を含む前記アクセス指定信号をシリアル信号として前記
入力端子へ入力させる信号入力手段とを有することを特
徴とする記憶装置のアクセス制御回路。An input terminal for inputting at least an access specification signal including address data specifying a storage area to be accessed, a start point signal indicating a start point of the access specification signal as a serial signal in synchronization with a synchronization signal; An identification means for identifying the content of the serial signal in accordance with the number of synchronization signals generated after the input of the start point signal, and writing and reading of data to and from a storage area designated according to the signal input from the input terminal A synchronizing signal generating means for generating the synchronizing signal; a specifying means for specifying a storage capacity of the storage device; and a different number of bits according to the storage capacity of the specified storage device. A start bit signal generating means for generating the start point information; and an address for generating an address signal corresponding to a storage area to be accessed. A scan signal generation means, at least the start bit signal, and the access control circuit of the memory device and having a signal input means for inputting the access designating signal to the input terminal as a serial signal including an address signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8288593A JP3186320B2 (en) | 1993-04-09 | 1993-04-09 | Access control circuit for storage device |
Applications Claiming Priority (1)
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|---|---|---|---|
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|---|---|
| JPH06295259A JPH06295259A (en) | 1994-10-21 |
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ID=13786732
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1993
- 1993-04-09 JP JP8288593A patent/JP3186320B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| インターフェース、ＣＱ出版社、昭和５８年１２月、第９巻、第１２号、ｐ．３３０−３３２ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102392781B1 (en) | 2020-01-31 | 2022-04-28 | 김도연 | Collecting apparatus for cutting stem of crop |
Also Published As
| Publication number | Publication date |
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| JPH06295259A (en) | 1994-10-21 |
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