JP3186042B2 - 半導体装置のキャパシタ形成方法 - Google Patents
半導体装置のキャパシタ形成方法Info
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- JP3186042B2 JP3186042B2 JP20044098A JP20044098A JP3186042B2 JP 3186042 B2 JP3186042 B2 JP 3186042B2 JP 20044098 A JP20044098 A JP 20044098A JP 20044098 A JP20044098 A JP 20044098A JP 3186042 B2 JP3186042 B2 JP 3186042B2
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Description
【0001】
【発明の属する技術分野】本発明は、半導体装置のキャ
パシタ形成方法に関し、更に詳細には、所定形状の下部
電極を有するキャパシタをバラツキ無く形成する半導体
装置のキャパシタ形成方法に関するものである。
パシタ形成方法に関し、更に詳細には、所定形状の下部
電極を有するキャパシタをバラツキ無く形成する半導体
装置のキャパシタ形成方法に関するものである。
【0002】
【従来の技術】DRAMのメモリセルは、一つのキャパ
シタと、ソース/ドレイン領域がそれぞれキャパシタと
ビット線とに接続され、ゲート電極がワード線に接続さ
れた一つのMOSFETとから構成されている。キャパ
シタは、種々の構造が提案され、実用化されているもの
の、DRAMの微細化に伴い、筒形キャパシタが多用さ
れるようになっている。筒形キャパシタは、絶縁膜内に
トレンチを形成し、トレンチ内に設けられた、円筒状又
は角筒状の下部電極と、下部電極上に形成された極薄膜
の誘電膜と、誘電膜上に形成された、下部電極に相似な
形状の上部電極から構成されている。
シタと、ソース/ドレイン領域がそれぞれキャパシタと
ビット線とに接続され、ゲート電極がワード線に接続さ
れた一つのMOSFETとから構成されている。キャパ
シタは、種々の構造が提案され、実用化されているもの
の、DRAMの微細化に伴い、筒形キャパシタが多用さ
れるようになっている。筒形キャパシタは、絶縁膜内に
トレンチを形成し、トレンチ内に設けられた、円筒状又
は角筒状の下部電極と、下部電極上に形成された極薄膜
の誘電膜と、誘電膜上に形成された、下部電極に相似な
形状の上部電極から構成されている。
【0003】本明細書で言うトレンチ型筒形キャパシタ
とは、シリコン基板に成膜された絶縁膜に設けられたト
レンチ状又は筒状凹部の凹部壁に沿って設けられたた円
筒形又は角筒形の下部電極を有するキャパシタを言う。
トレンチ型角筒形キャパシタ1の下部電極11は、図7
(e)に示すように、絶縁膜3を貫通するコンタクトプ
ラグ5を介して基板2に形成された拡散層(図示せず)
に接続されていて、図8に示すような角筒状(又は箱
状)の形状を有する。ここで、図6及び図7を参照し
て、トレンチ型円筒形キャパシタ1の形成方法を説明す
る。図6(a)〜(c)及び図7(d)と(e)は、そ
れぞれ、トレンチ型角筒形キャパシタ1を形成する際の
各工程の基板の層構造を示す基板断面図である。先ず、
図6(a)に示すように、トランジスタ(図示せず)が
形成されているシリコン基板2上に第1の絶縁膜3を成
膜し、次いで拡散層(図示せず)を露出するコンタクト
ホールを開口し、導電体でコンタクトホールを埋め込ん
でコンタクトプラグ4を形成する。次いでエッチング停
止層5及び第2の絶縁膜6を成膜し、パターニングして
トレンチ(角筒形の凹部)7をコンタクトプラグ4上に
形成する。続いて、トレンチ7上にキャパシタの下部電
極となるポリシリコン膜8を成膜する。
とは、シリコン基板に成膜された絶縁膜に設けられたト
レンチ状又は筒状凹部の凹部壁に沿って設けられたた円
筒形又は角筒形の下部電極を有するキャパシタを言う。
トレンチ型角筒形キャパシタ1の下部電極11は、図7
(e)に示すように、絶縁膜3を貫通するコンタクトプ
ラグ5を介して基板2に形成された拡散層(図示せず)
に接続されていて、図8に示すような角筒状(又は箱
状)の形状を有する。ここで、図6及び図7を参照し
て、トレンチ型円筒形キャパシタ1の形成方法を説明す
る。図6(a)〜(c)及び図7(d)と(e)は、そ
れぞれ、トレンチ型角筒形キャパシタ1を形成する際の
各工程の基板の層構造を示す基板断面図である。先ず、
図6(a)に示すように、トランジスタ(図示せず)が
形成されているシリコン基板2上に第1の絶縁膜3を成
膜し、次いで拡散層(図示せず)を露出するコンタクト
ホールを開口し、導電体でコンタクトホールを埋め込ん
でコンタクトプラグ4を形成する。次いでエッチング停
止層5及び第2の絶縁膜6を成膜し、パターニングして
トレンチ(角筒形の凹部)7をコンタクトプラグ4上に
形成する。続いて、トレンチ7上にキャパシタの下部電
極となるポリシリコン膜8を成膜する。
【0004】次いで、図6(b)に示すように、トレン
チ7を埋め込みつつ基板全面にわたりポリシリコン膜8
上に無機シリカ又は流動性酸化膜9を塗布し、ベーキン
グして成膜する。無機シリカ9は、トレンチの埋め込み
材として機能する。次いで、トレンチ7を埋め込んだ無
機シリカ9をエッチングすることなく、トレンチ7領域
以外のポリシリコン膜8を露出させるように、無機シリ
カ9をエッチバックして、図6(c)に示すように、ト
レンチ7領域以外のポリシリコン膜8を露出させる。
チ7を埋め込みつつ基板全面にわたりポリシリコン膜8
上に無機シリカ又は流動性酸化膜9を塗布し、ベーキン
グして成膜する。無機シリカ9は、トレンチの埋め込み
材として機能する。次いで、トレンチ7を埋め込んだ無
機シリカ9をエッチングすることなく、トレンチ7領域
以外のポリシリコン膜8を露出させるように、無機シリ
カ9をエッチバックして、図6(c)に示すように、ト
レンチ7領域以外のポリシリコン膜8を露出させる。
【0005】続いて、図7(d)に示すように、トレン
チ7領域以外の第2の絶縁膜6上にあって露出している
ポリシリコン膜8をエッチングして除去し、トレンチ7
内にポリシリコン膜8からなる角筒体を形成する。最後
に、図7(e)に示すように、角筒体を埋め込んだ無機
シキカ9を除去し、更に角筒体の外側の第2の絶縁膜6
をエッチング停止層5までエッチング除去して、トレン
チ型角筒形キャパシタ1のポリシリコン膜8からなる下
部電極11を形成する。下部電極11は、図8に示すよ
うに、角筒形であって、その寸法は、例えば高さHが約
7000Å、幅Wが約0.8μm 、長さLが約0.25
μm 及びポリシリコン膜の膜厚Tは1000〜2000
Åである。
チ7領域以外の第2の絶縁膜6上にあって露出している
ポリシリコン膜8をエッチングして除去し、トレンチ7
内にポリシリコン膜8からなる角筒体を形成する。最後
に、図7(e)に示すように、角筒体を埋め込んだ無機
シキカ9を除去し、更に角筒体の外側の第2の絶縁膜6
をエッチング停止層5までエッチング除去して、トレン
チ型角筒形キャパシタ1のポリシリコン膜8からなる下
部電極11を形成する。下部電極11は、図8に示すよ
うに、角筒形であって、その寸法は、例えば高さHが約
7000Å、幅Wが約0.8μm 、長さLが約0.25
μm 及びポリシリコン膜の膜厚Tは1000〜2000
Åである。
【0006】
【発明が解決しようとする課題】しかし、上述した従来
のトレンチ型筒形キャパシタの形成方法には、以下の問
題があった。即ち、第1には、無機シリカは、除去する
際のウエハ面内均一性が悪く、また埋め込み性に乏しい
ために、所定の形状の下部電極をウエハ面内に均一に形
成することが難しいことである。そのために、製品歩留
りを向上させることが難しかった。第2には、無機シリ
カの場合、ベーキングが必要であるから、工程が複雑に
なり、またベーキング炉が必要であって、設備費が嵩
む。
のトレンチ型筒形キャパシタの形成方法には、以下の問
題があった。即ち、第1には、無機シリカは、除去する
際のウエハ面内均一性が悪く、また埋め込み性に乏しい
ために、所定の形状の下部電極をウエハ面内に均一に形
成することが難しいことである。そのために、製品歩留
りを向上させることが難しかった。第2には、無機シリ
カの場合、ベーキングが必要であるから、工程が複雑に
なり、またベーキング炉が必要であって、設備費が嵩
む。
【0007】上述のように、従来の筒形キャパシタの形
成方法では、所定形状の下部電極を有するキャパシタを
歩留り良く形成することが難しかった。そこで、本発明
の目的は、簡易な工程で所定形状のキャパシタ電極を歩
留り良く形成できるような半導体装置のキャパシタ形成
方法を提供することである。
成方法では、所定形状の下部電極を有するキャパシタを
歩留り良く形成することが難しかった。そこで、本発明
の目的は、簡易な工程で所定形状のキャパシタ電極を歩
留り良く形成できるような半導体装置のキャパシタ形成
方法を提供することである。
【0008】
【課題を解決するための手段】本発明者は、下部電極の
ポリシリコン膜を保護する埋め込み材又は保護材とし
て、除去性の悪い無機シリカやSiO2 等のシリコン系
に代えて、露光、現像による除去性が極めて良好な有機
系のポジ型フォトレジスト剤を使用することに着眼し、
研究を行ったところ、以下の事実を見いだした。先ず、
図9(a)に示すように、ポリシリコン膜8上にポジ型
フォトレジスト膜40をスピンコートにより成膜した。
次いで、トレンチ7内のフォトレジスト膜40を残留さ
せつつトレンチ7領域以外のポリシリコン膜8を露出さ
せるように露光量を調整してフォトレジスト膜40に露
光処理を施した。続いて、現像液によりフォトレジスト
膜40の除去処理を行ったところ、図9(b)に示すよ
うに、トレンチ7内のフォトレジスト膜40が過剰に除
去されたり、図9(c)に示すように、フォトレジスト
膜40がトレンチ7領域以外の領域のポリシリコン膜4
0上に残ったりして、図9(d)に示すように所望の形
状でフォトレジスト膜40を除去することが難しかっ
た。
ポリシリコン膜を保護する埋め込み材又は保護材とし
て、除去性の悪い無機シリカやSiO2 等のシリコン系
に代えて、露光、現像による除去性が極めて良好な有機
系のポジ型フォトレジスト剤を使用することに着眼し、
研究を行ったところ、以下の事実を見いだした。先ず、
図9(a)に示すように、ポリシリコン膜8上にポジ型
フォトレジスト膜40をスピンコートにより成膜した。
次いで、トレンチ7内のフォトレジスト膜40を残留さ
せつつトレンチ7領域以外のポリシリコン膜8を露出さ
せるように露光量を調整してフォトレジスト膜40に露
光処理を施した。続いて、現像液によりフォトレジスト
膜40の除去処理を行ったところ、図9(b)に示すよ
うに、トレンチ7内のフォトレジスト膜40が過剰に除
去されたり、図9(c)に示すように、フォトレジスト
膜40がトレンチ7領域以外の領域のポリシリコン膜4
0上に残ったりして、図9(d)に示すように所望の形
状でフォトレジスト膜40を除去することが難しかっ
た。
【0009】それは、フォトレジスト膜40に与える露
光量を適正な量に調整することが難しかったからであ
る。ポジ型のフォトレジスト剤の場合、露光量が適正量
より多いと、フォトレジスト剤の反応が所定より進行し
て現像液により除去され易くなるために、図9(b)に
示すように、トレンチ7内のフォトレジスト膜40が過
剰に除去される。逆に露光量が適正量より少ないと、フ
ォトレジスト剤の反応が所定より進行せず、その結果、
現像液により除去され難く、図9(c)に示すように、
フォトレジスト膜40がトレンチ7領域以外のポリシリ
コン膜40上に残る。
光量を適正な量に調整することが難しかったからであ
る。ポジ型のフォトレジスト剤の場合、露光量が適正量
より多いと、フォトレジスト剤の反応が所定より進行し
て現像液により除去され易くなるために、図9(b)に
示すように、トレンチ7内のフォトレジスト膜40が過
剰に除去される。逆に露光量が適正量より少ないと、フ
ォトレジスト剤の反応が所定より進行せず、その結果、
現像液により除去され難く、図9(c)に示すように、
フォトレジスト膜40がトレンチ7領域以外のポリシリ
コン膜40上に残る。
【0010】そこで、本発明者は、(1)ポジ型フォト
レジスト膜の感度を低下させて、露光処理の際の露光量
調整のための時間制御を容易にすることにより、(2)
相互に光透過率の異なるポジ型フォトレジスト膜を組み
合わせることにより、(3)また、ポジ型フォトレジス
ト膜とネガ型フォトレジスト膜とを組み合わせることに
より、(4)更にはその他の方法により、トレンチ内に
埋め込み材となるフォトレジスト膜を残しつつポリシリ
コン膜上のフォトレジスト膜を除去することを考え、実
験を重ねて本発明方法を完成するに到った。
レジスト膜の感度を低下させて、露光処理の際の露光量
調整のための時間制御を容易にすることにより、(2)
相互に光透過率の異なるポジ型フォトレジスト膜を組み
合わせることにより、(3)また、ポジ型フォトレジス
ト膜とネガ型フォトレジスト膜とを組み合わせることに
より、(4)更にはその他の方法により、トレンチ内に
埋め込み材となるフォトレジスト膜を残しつつポリシリ
コン膜上のフォトレジスト膜を除去することを考え、実
験を重ねて本発明方法を完成するに到った。
【0011】上記目的を達成するために、本発明に係る
半導体装置のキャパシタ形成方法(以下、第1の発明と
言う)は、半導体装置のキャパシタの形成方法であっ
て、基板上に形成された絶縁膜に、キャパシタの下部電
極と同じ形状を有し、上方に向け開口した凹部を形成す
る工程と、凹部の凹部壁を含めて基板全面にポリシリコ
ン膜を成膜する工程と、基板全面にわたり光透過率の小
さいポジ型のフォトレジスト膜を成膜し、フォトレジス
ト膜で凹部を埋め込み、かつ凹部以外の領域のポリシリ
コン膜上にフォトレジスト膜を形成する工程と、フォト
レジスト膜を露光、現像して、凹部以外の領域のポリシ
リコン膜上のフォトレジスト膜を除去する工程と、凹部
以外の領域のポリシリコン膜をエッチングして除去し、
凹部壁上にポリシリコン膜からなる筒体を形成する工程
と、筒体内のフォトレジスト膜及び筒体外の絶縁膜を除
去し、露出した筒体を下部電極とする工程とを備えてい
ることを特徴としている。本発明で光透過率が小さいと
は、通常のポジ型のフォトレジスト膜より光透過率が小
さいことを意味する。また、光透過率とは、光透過率=
(I/O)×100で表される数値である。 I:フォトレジスト膜に入射した入射光の光量 O:フォトレジスト膜を透過した透過光の光量
半導体装置のキャパシタ形成方法(以下、第1の発明と
言う)は、半導体装置のキャパシタの形成方法であっ
て、基板上に形成された絶縁膜に、キャパシタの下部電
極と同じ形状を有し、上方に向け開口した凹部を形成す
る工程と、凹部の凹部壁を含めて基板全面にポリシリコ
ン膜を成膜する工程と、基板全面にわたり光透過率の小
さいポジ型のフォトレジスト膜を成膜し、フォトレジス
ト膜で凹部を埋め込み、かつ凹部以外の領域のポリシリ
コン膜上にフォトレジスト膜を形成する工程と、フォト
レジスト膜を露光、現像して、凹部以外の領域のポリシ
リコン膜上のフォトレジスト膜を除去する工程と、凹部
以外の領域のポリシリコン膜をエッチングして除去し、
凹部壁上にポリシリコン膜からなる筒体を形成する工程
と、筒体内のフォトレジスト膜及び筒体外の絶縁膜を除
去し、露出した筒体を下部電極とする工程とを備えてい
ることを特徴としている。本発明で光透過率が小さいと
は、通常のポジ型のフォトレジスト膜より光透過率が小
さいことを意味する。また、光透過率とは、光透過率=
(I/O)×100で表される数値である。 I:フォトレジスト膜に入射した入射光の光量 O:フォトレジスト膜を透過した透過光の光量
【0012】本発明方法の好適な実施態様では、フォト
レジスト膜の成膜工程が、第1のポジ型のフォトレジス
ト膜で凹部を埋め込む第1のステップと、凹部内の第1
のフォトレジスト膜上を含む基板上に第2のポジ型のフ
ォトレジスト膜を成膜する第2のステップとを有し、第
1のフォトレジスト膜の光透過率が、第2のフォトレジ
スト膜の光透過率より小さい。本実施態様では、露光の
際、光は第2のフォトレジスト膜を透過して、第1のフ
ォトレジスト膜に到達する。第2のフォトレジスト膜は
光透過率が高いので、露光し易く、現像液による除去が
容易であり、第1のフォトレジスト膜は光透過率が低い
ので、露光し難く、現像液による除去が容易でない。そ
の結果、第1のフォトレジスト膜から切り離された状態
で第2のフォトレジスト膜を確実にかつ完全に現像、除
去し、ポリシリコン膜を露出させることができる。第1
及び第2のフォトレジスト膜の光透過率の差は、第2の
フォトレジスト膜を第1のフォトレジスト膜から切り離
して完全に現像、除去し、ポリシリコン膜を露出させる
ことができるような光透過率の差であれば良い。例え
ば、第1のフォトレジスト膜の光透過率が30%程度で
あれば、第2のフォトレジスト膜の光透過率は70%程
度で良い。好適には、第1のステップと第2のステップ
との間に、第1のフォトレジスト膜に加熱処理を施すス
テップを有することにより、第1のフォトレジスト膜を
硬化させて、第2のフォトレジスト膜を第1のフォトレ
ジスト膜からより一層分離し易くすることができる。
レジスト膜の成膜工程が、第1のポジ型のフォトレジス
ト膜で凹部を埋め込む第1のステップと、凹部内の第1
のフォトレジスト膜上を含む基板上に第2のポジ型のフ
ォトレジスト膜を成膜する第2のステップとを有し、第
1のフォトレジスト膜の光透過率が、第2のフォトレジ
スト膜の光透過率より小さい。本実施態様では、露光の
際、光は第2のフォトレジスト膜を透過して、第1のフ
ォトレジスト膜に到達する。第2のフォトレジスト膜は
光透過率が高いので、露光し易く、現像液による除去が
容易であり、第1のフォトレジスト膜は光透過率が低い
ので、露光し難く、現像液による除去が容易でない。そ
の結果、第1のフォトレジスト膜から切り離された状態
で第2のフォトレジスト膜を確実にかつ完全に現像、除
去し、ポリシリコン膜を露出させることができる。第1
及び第2のフォトレジスト膜の光透過率の差は、第2の
フォトレジスト膜を第1のフォトレジスト膜から切り離
して完全に現像、除去し、ポリシリコン膜を露出させる
ことができるような光透過率の差であれば良い。例え
ば、第1のフォトレジスト膜の光透過率が30%程度で
あれば、第2のフォトレジスト膜の光透過率は70%程
度で良い。好適には、第1のステップと第2のステップ
との間に、第1のフォトレジスト膜に加熱処理を施すス
テップを有することにより、第1のフォトレジスト膜を
硬化させて、第2のフォトレジスト膜を第1のフォトレ
ジスト膜からより一層分離し易くすることができる。
【0013】本発明で使用するフォトレジスト剤は、有
機系であって、従来のフォトレジスト剤より光透過率が
低いものであれば、その組成に制約はなく、例えば、染
料を添加して光透過率を低下させたフォトレジスト剤を
使用する。
機系であって、従来のフォトレジスト剤より光透過率が
低いものであれば、その組成に制約はなく、例えば、染
料を添加して光透過率を低下させたフォトレジスト剤を
使用する。
【0014】本発明に係る別の半導体装置のキャパシタ
形成方法(以下、第2の発明と言う)は、半導体装置の
キャパシタの形成方法であって、基板上に形成された絶
縁膜に、キャパシタの下部電極と同じ形状を有し、上方
に向け開口した凹部を形成する工程と、凹部の凹部壁を
含めて基板全面にポリシリコン膜を成膜する工程と、非
感光性の第1のフォトレジスト膜で凹部を埋め込む第1
のステップと、凹部内の第1のフォトレジスト膜上を含
む基板上にポジ型感光性の第2のフォトレジスト膜を成
膜する第2のステップとを有する工程と、第2のフォト
レジスト膜を露光、現像して、第2のフォトレジスト膜
を除去する工程と凹部以外の領域のポリシリコン膜をエ
ッチングして除去し、凹部壁上にポリシリコン膜からな
る筒体を形成する工程と、筒体内の第1のフォトレジス
ト膜及び筒体外の絶縁膜を除去し、露出した筒体を下部
電極とする工程とを備えていることを特徴としている。
形成方法(以下、第2の発明と言う)は、半導体装置の
キャパシタの形成方法であって、基板上に形成された絶
縁膜に、キャパシタの下部電極と同じ形状を有し、上方
に向け開口した凹部を形成する工程と、凹部の凹部壁を
含めて基板全面にポリシリコン膜を成膜する工程と、非
感光性の第1のフォトレジスト膜で凹部を埋め込む第1
のステップと、凹部内の第1のフォトレジスト膜上を含
む基板上にポジ型感光性の第2のフォトレジスト膜を成
膜する第2のステップとを有する工程と、第2のフォト
レジスト膜を露光、現像して、第2のフォトレジスト膜
を除去する工程と凹部以外の領域のポリシリコン膜をエ
ッチングして除去し、凹部壁上にポリシリコン膜からな
る筒体を形成する工程と、筒体内の第1のフォトレジス
ト膜及び筒体外の絶縁膜を除去し、露出した筒体を下部
電極とする工程とを備えていることを特徴としている。
【0015】第2の発明では、第1のステップで非感光
性の第1のフォトレジスト膜で凹部を埋め込み、第2の
ステップで凹部内の第1のフォトレジスト膜上を含む基
板上に感光性の第2のフォトレジスト膜を成膜する。そ
して、第2のフォトレジスト膜を露光、現像して除去し
ているので、非感光性の第1のフォトレジスト膜から完
全に分離し、かつ確実に第2のフォトレジスト膜を除去
し、凹部以外のポリシリコン膜を露出させることができ
る。
性の第1のフォトレジスト膜で凹部を埋め込み、第2の
ステップで凹部内の第1のフォトレジスト膜上を含む基
板上に感光性の第2のフォトレジスト膜を成膜する。そ
して、第2のフォトレジスト膜を露光、現像して除去し
ているので、非感光性の第1のフォトレジスト膜から完
全に分離し、かつ確実に第2のフォトレジスト膜を除去
し、凹部以外のポリシリコン膜を露出させることができ
る。
【0016】本発明に係る更に別の半導体装置のキャパ
シタ形成方法(以下、第3の発明と言う)は、半導体装
置のキャパシタの形成方法であって、基板上に形成され
た絶縁膜に、キャパシタの下部電極と同じ形状を有し、
上方に向け開口した凹部を形成する工程と、凹部の凹部
壁を含めて基板全面にポリシリコン膜を成膜する工程
と、ネガ型フォトレジスト剤からなる第1のフォトレジ
スト膜で凹部を埋め込む第1のステップと、凹部内の第
1のフォトレジスト膜上を含む基板上にポジ型フォトレ
ジスト剤からなる第2のフォトレジスト膜を成膜する第
2のステップとを有して、基板上にフォトレジスト膜を
形成する工程と、第2のフォトレジスト膜を露光、現像
して第2のフォトレジスト膜を除去する工程と凹部以外
の領域のポリシリコン膜をエッチングして除去し、凹部
壁上にポリシリコン膜からなる筒体を形成する工程と、
筒体内の第1のフォトレジスト膜及び筒体外の絶縁膜を
除去し、露出した筒体を下部電極とする工程とを備えて
いることを特徴としている。
シタ形成方法(以下、第3の発明と言う)は、半導体装
置のキャパシタの形成方法であって、基板上に形成され
た絶縁膜に、キャパシタの下部電極と同じ形状を有し、
上方に向け開口した凹部を形成する工程と、凹部の凹部
壁を含めて基板全面にポリシリコン膜を成膜する工程
と、ネガ型フォトレジスト剤からなる第1のフォトレジ
スト膜で凹部を埋め込む第1のステップと、凹部内の第
1のフォトレジスト膜上を含む基板上にポジ型フォトレ
ジスト剤からなる第2のフォトレジスト膜を成膜する第
2のステップとを有して、基板上にフォトレジスト膜を
形成する工程と、第2のフォトレジスト膜を露光、現像
して第2のフォトレジスト膜を除去する工程と凹部以外
の領域のポリシリコン膜をエッチングして除去し、凹部
壁上にポリシリコン膜からなる筒体を形成する工程と、
筒体内の第1のフォトレジスト膜及び筒体外の絶縁膜を
除去し、露出した筒体を下部電極とする工程とを備えて
いることを特徴としている。
【0017】本発明に係る更に別の半導体装置のキャパ
シタ形成方法(以下、第4の発明と言う)は、半導体装
置のキャパシタの形成方法であって、基板上に形成され
た絶縁膜に、キャパシタの下部電極と同じ形状を有し、
上方に向け開口した凹部を形成する工程と、凹部の凹部
壁を含めて基板全面にポリシリコン膜を成膜する工程
と、低粘度で高流動性のフォトレジスト剤を基板上に高
速スピンコートして、凹部領域以外のポリシリコン膜を
露出させたままで凹部をフォトレジスト膜で埋め込む工
程と、凹部以外の領域のポリシリコン膜をエッチングし
て除去し、凹部壁上にポリシリコン膜からなる筒体を形
成する工程と、筒体内のフォトレジスト膜及び筒体外の
絶縁膜を除去し、露出した筒体を下部電極とする工程と
を備えていることを特徴としている。
シタ形成方法(以下、第4の発明と言う)は、半導体装
置のキャパシタの形成方法であって、基板上に形成され
た絶縁膜に、キャパシタの下部電極と同じ形状を有し、
上方に向け開口した凹部を形成する工程と、凹部の凹部
壁を含めて基板全面にポリシリコン膜を成膜する工程
と、低粘度で高流動性のフォトレジスト剤を基板上に高
速スピンコートして、凹部領域以外のポリシリコン膜を
露出させたままで凹部をフォトレジスト膜で埋め込む工
程と、凹部以外の領域のポリシリコン膜をエッチングし
て除去し、凹部壁上にポリシリコン膜からなる筒体を形
成する工程と、筒体内のフォトレジスト膜及び筒体外の
絶縁膜を除去し、露出した筒体を下部電極とする工程と
を備えていることを特徴としている。
【0018】第4の発明では、低粘度で高流動性のフォ
トレジスト剤を基板上に高速スピンコートして、凹部の
みをフォトレジスト膜で埋め込み、凹部領域以外のポリ
シリコン膜を露出させている。従って、直ちに、凹部領
域以外のポリシリコン膜を確実に除去することができ
る。
トレジスト剤を基板上に高速スピンコートして、凹部の
みをフォトレジスト膜で埋め込み、凹部領域以外のポリ
シリコン膜を露出させている。従って、直ちに、凹部領
域以外のポリシリコン膜を確実に除去することができ
る。
【0019】第1から第4の発明方法では、凹部の形状
は任意であって、円筒形でも角筒形でも良く、第1から
第4の発明方法は、筒型キャパシタの形成に適用でき、
特に、トレンチ型筒形キャパシタ及びスタック型筒形キ
ャパシタの双方の形成に好適に適用できる。
は任意であって、円筒形でも角筒形でも良く、第1から
第4の発明方法は、筒型キャパシタの形成に適用でき、
特に、トレンチ型筒形キャパシタ及びスタック型筒形キ
ャパシタの双方の形成に好適に適用できる。
【0020】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例1 本実施形態例は、第1の発明の半導体装置のキャパシタ
形成方法の実施形態の一例であって、図1(a)〜
(d)はそれぞれ本実施形態例の各工程の基板断面図で
ある。図1に示す部位のうち図6から図9と同じ部位に
は同じ符号を付し、その説明を省略する。先ず、前述し
た従来の角筒形キャパシタの形成方法と同様にして、図
1(a)に示すように、トランジスタ(図示せず)が形
成されているシリコン基板2上に第1の絶縁膜3を成膜
し、次いで拡散層(図示せず)を露出するコンタクトホ
ールを開口し、導電体でコンタクトホールを埋め込んで
コンタクトプラグ4を形成する。次いでエッチング停止
層5及び第2の絶縁膜6を成膜し、パターニングしてト
レンチ(角筒形の凹部)7をコンタクトプラグ4上に形
成する。続いて、トレンチ7上にキャパシタの下部電極
となるポリシリコン膜8を成膜する。
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例1 本実施形態例は、第1の発明の半導体装置のキャパシタ
形成方法の実施形態の一例であって、図1(a)〜
(d)はそれぞれ本実施形態例の各工程の基板断面図で
ある。図1に示す部位のうち図6から図9と同じ部位に
は同じ符号を付し、その説明を省略する。先ず、前述し
た従来の角筒形キャパシタの形成方法と同様にして、図
1(a)に示すように、トランジスタ(図示せず)が形
成されているシリコン基板2上に第1の絶縁膜3を成膜
し、次いで拡散層(図示せず)を露出するコンタクトホ
ールを開口し、導電体でコンタクトホールを埋め込んで
コンタクトプラグ4を形成する。次いでエッチング停止
層5及び第2の絶縁膜6を成膜し、パターニングしてト
レンチ(角筒形の凹部)7をコンタクトプラグ4上に形
成する。続いて、トレンチ7上にキャパシタの下部電極
となるポリシリコン膜8を成膜する。
【0021】次いで、図1(b)に示すように、トレン
チ7内も含めて基板全面のポリシリコン膜8上に膜厚t
1 1000〜2000Åの下層フォトレジスト膜50を
スピンコートにより成膜する。続いて、成膜した下層フ
ォトレジスト膜50を温度130℃で約30分間加熱し
て、ベーキングする。下層フォトレジスト膜50は、膜
厚1μm で露光の際の光透過率が30%で、例えば東京
応化工業(株)製のモデル番号TSCR−ip9730
に染料を数質量%添加したものである。TSCR−ip
9730は0.5μm 幅のパターンをi線で露光する際
には、露光量が260msec と言われている。
チ7内も含めて基板全面のポリシリコン膜8上に膜厚t
1 1000〜2000Åの下層フォトレジスト膜50を
スピンコートにより成膜する。続いて、成膜した下層フ
ォトレジスト膜50を温度130℃で約30分間加熱し
て、ベーキングする。下層フォトレジスト膜50は、膜
厚1μm で露光の際の光透過率が30%で、例えば東京
応化工業(株)製のモデル番号TSCR−ip9730
に染料を数質量%添加したものである。TSCR−ip
9730は0.5μm 幅のパターンをi線で露光する際
には、露光量が260msec と言われている。
【0022】続いて、図1(c)に示すように、下層フ
ォトレジスト膜50上に膜厚t2 7000〜10000
Åの上層フォトレジスト膜52をスピンコートにより成
膜する。上層フォトレジスト膜52は、膜厚1μm で露
光の際の光透過率が70%以上のフォトレジスト膜であ
って、例えば染料を添加することなく東京応化工業
(株)製のモデル番号THMR−ip3100HSをそ
のまま使用することができる。THMR−ip3100
HSは0.5μm 幅のパターンをi線で露光する際に
は、露光量が200msec と言われている。
ォトレジスト膜50上に膜厚t2 7000〜10000
Åの上層フォトレジスト膜52をスピンコートにより成
膜する。上層フォトレジスト膜52は、膜厚1μm で露
光の際の光透過率が70%以上のフォトレジスト膜であ
って、例えば染料を添加することなく東京応化工業
(株)製のモデル番号THMR−ip3100HSをそ
のまま使用することができる。THMR−ip3100
HSは0.5μm 幅のパターンをi線で露光する際に
は、露光量が200msec と言われている。
【0023】次いで、上層フォトレジスト膜52及び下
層フォトレジスト膜50に露光処理及び現象処理を施し
て、図1(d)に示すように、トレンチ7内に下層フォ
トレジスト膜50を残し、トレンチ7領域以外のポリシ
リコン膜8上の上層フォトレジスト膜52及び下層フォ
トレジスト膜50を除去する。続いて、前述した従来の
角筒形キャパシタの形成方法と同様にして、ポリシリコ
ン膜8からなるキャパシタの下部電極を形成する。
層フォトレジスト膜50に露光処理及び現象処理を施し
て、図1(d)に示すように、トレンチ7内に下層フォ
トレジスト膜50を残し、トレンチ7領域以外のポリシ
リコン膜8上の上層フォトレジスト膜52及び下層フォ
トレジスト膜50を除去する。続いて、前述した従来の
角筒形キャパシタの形成方法と同様にして、ポリシリコ
ン膜8からなるキャパシタの下部電極を形成する。
【0024】実施形態例2 本実施形態例は、実施形態例1のキャパシタ形成方法の
改変例であって、図2(a)と(b)はそれぞれ本実施
形態例の各工程の基板断面図である。本実施形態例で
は、実施形態例1で成膜した下層フォトレジスト膜及び
上層フォトレジスト膜の2層のフォトレジスト膜に代え
て、図1(a)に示すポリシリコン膜8上に、図2
(a)に示すように、膜厚7000〜10000Åのフ
ォトレジスト膜54を成膜する。フォトレジスト膜54
は、膜厚1μm で露光の際の光透過率が約50%のフォ
トレジスト膜であって、例えば東京応化工業(株)製の
モデル番号THMR−ip3100HSを数質量%の染
料を添加したものを使用する。
改変例であって、図2(a)と(b)はそれぞれ本実施
形態例の各工程の基板断面図である。本実施形態例で
は、実施形態例1で成膜した下層フォトレジスト膜及び
上層フォトレジスト膜の2層のフォトレジスト膜に代え
て、図1(a)に示すポリシリコン膜8上に、図2
(a)に示すように、膜厚7000〜10000Åのフ
ォトレジスト膜54を成膜する。フォトレジスト膜54
は、膜厚1μm で露光の際の光透過率が約50%のフォ
トレジスト膜であって、例えば東京応化工業(株)製の
モデル番号THMR−ip3100HSを数質量%の染
料を添加したものを使用する。
【0025】次いで、フォトレジスト膜54に露光処理
及び現象処理を施して、図2(b)に示すように、トレ
ンチ7内にフォトレジスト膜54を残し、トレンチ7領
域以外のポリシリコン膜8上のフォトレジスト膜54を
除去する。続いて、前述した従来の角筒形キャパシタの
形成方法と同様にして、ポリシリコン膜8からなるキャ
パシタの下部電極を形成する。
及び現象処理を施して、図2(b)に示すように、トレ
ンチ7内にフォトレジスト膜54を残し、トレンチ7領
域以外のポリシリコン膜8上のフォトレジスト膜54を
除去する。続いて、前述した従来の角筒形キャパシタの
形成方法と同様にして、ポリシリコン膜8からなるキャ
パシタの下部電極を形成する。
【0026】実施形態例3 本実施形態例は、第2の発明の半導体装置のキャパシタ
形成方法の実施形態の一例であって、図3(a)〜
(c)はそれぞれ本実施形態例の各工程の基板断面図で
ある。先ず、前述した従来の角筒形キャパシタの形成方
法と同様にして、図1(a)に示す層構造を形成し、次
いで、図3(a)に示すように、トレンチ7内も含めて
基板全面のポリシリコン膜8上に非感光性のフォトレジ
スト剤で膜厚1000〜2000Åのフォトレジスト膜
56を成膜する。続いて、成膜した下層フォトレジスト
膜56を温度130℃で約30分間加熱して、ベーキン
グする。
形成方法の実施形態の一例であって、図3(a)〜
(c)はそれぞれ本実施形態例の各工程の基板断面図で
ある。先ず、前述した従来の角筒形キャパシタの形成方
法と同様にして、図1(a)に示す層構造を形成し、次
いで、図3(a)に示すように、トレンチ7内も含めて
基板全面のポリシリコン膜8上に非感光性のフォトレジ
スト剤で膜厚1000〜2000Åのフォトレジスト膜
56を成膜する。続いて、成膜した下層フォトレジスト
膜56を温度130℃で約30分間加熱して、ベーキン
グする。
【0027】続いて、図3(b)に示すように、非感光
性のフォトレジスト膜56上に膜厚7000〜1000
0Åの感光性の通常の光透過率を有するフォトレジスト
膜58を成膜する。
性のフォトレジスト膜56上に膜厚7000〜1000
0Åの感光性の通常の光透過率を有するフォトレジスト
膜58を成膜する。
【0028】次いで、感光性のフォトレジスト膜58に
露光処理及び現象処理を施して、図3(c)に示すよう
に、トレンチ7内には非感光性のフォトレジスト膜56
を残し、トレンチ7領域以外のポリシリコン膜8上の非
感光性フォトレジスト膜56及び感光性フォトレジスト
膜58を除去する。続いて、前述した従来の角筒形キャ
パシタの形成方法と同様にして、ポリシリコン膜8から
なるキャパシタの下部電極を形成する。
露光処理及び現象処理を施して、図3(c)に示すよう
に、トレンチ7内には非感光性のフォトレジスト膜56
を残し、トレンチ7領域以外のポリシリコン膜8上の非
感光性フォトレジスト膜56及び感光性フォトレジスト
膜58を除去する。続いて、前述した従来の角筒形キャ
パシタの形成方法と同様にして、ポリシリコン膜8から
なるキャパシタの下部電極を形成する。
【0029】実施形態例4 本実施形態例は、第3の発明の半導体装置のキャパシタ
形成方法の実施形態の一例であって、図4(a)〜
(c)はそれぞれ本実施形態例の各工程の基板断面図で
ある。本実施形態例では、先ず、前述した従来の角筒形
キャパシタの形成方法と同様にして、図1(a)に示す
層構造を形成し、次いで、図4(a)に示すように、ト
レンチ7内も含めて基板全面のポリシリコン膜8上にネ
ガ型のフォトレジスト剤で膜厚1000〜2000Åの
フォトレジスト膜60を成膜する。続いて、成膜したネ
ガ型フォトレジスト膜60を温度130℃で約30分間
加熱して、ベーキングする。
形成方法の実施形態の一例であって、図4(a)〜
(c)はそれぞれ本実施形態例の各工程の基板断面図で
ある。本実施形態例では、先ず、前述した従来の角筒形
キャパシタの形成方法と同様にして、図1(a)に示す
層構造を形成し、次いで、図4(a)に示すように、ト
レンチ7内も含めて基板全面のポリシリコン膜8上にネ
ガ型のフォトレジスト剤で膜厚1000〜2000Åの
フォトレジスト膜60を成膜する。続いて、成膜したネ
ガ型フォトレジスト膜60を温度130℃で約30分間
加熱して、ベーキングする。
【0030】続いて、図4(b)に示すように、ネガ型
フォトレジスト膜60上に膜厚7000〜10000Å
のポジ型フォトレジスト膜62を成膜する。
フォトレジスト膜60上に膜厚7000〜10000Å
のポジ型フォトレジスト膜62を成膜する。
【0031】次いで、ポジ型フォトレジスト膜62に露
光処理及び現象処理を施して、図4(c)に示すよう
に、トレンチ7内にはネガ型フォトレジスト膜60を残
し、トレンチ7領域以外のポリシリコン膜8上のポジ型
フォトレジスト膜62及びネガ型フォトレジスト膜60
を除去する。本実施形態例では、露光の際、ネガ型フォ
トレジスト膜60が硬化するので、ポジ型フォトレジス
ト膜62を現像液にて除去する際、現像液に溶けること
なく、ネガ型フォトレジスト膜60がトレンチ7内に残
留する。続いて、前述した従来の角筒形キャパシタの形
成方法と同様にして、ポリシリコン膜8からなるキャパ
シタの下部電極を形成する。
光処理及び現象処理を施して、図4(c)に示すよう
に、トレンチ7内にはネガ型フォトレジスト膜60を残
し、トレンチ7領域以外のポリシリコン膜8上のポジ型
フォトレジスト膜62及びネガ型フォトレジスト膜60
を除去する。本実施形態例では、露光の際、ネガ型フォ
トレジスト膜60が硬化するので、ポジ型フォトレジス
ト膜62を現像液にて除去する際、現像液に溶けること
なく、ネガ型フォトレジスト膜60がトレンチ7内に残
留する。続いて、前述した従来の角筒形キャパシタの形
成方法と同様にして、ポリシリコン膜8からなるキャパ
シタの下部電極を形成する。
【0032】実施形態例5 本実施形態例は、第4の発明の半導体装置のキャパシタ
形成方法の実施形態の一例であって、図5は本実施形態
例を実施した際の基板断面図である。本実施形態例で
は、先ず、前述した従来の角筒形キャパシタの形成方法
と同様にして、図1(a)に示す層構造を形成する。次
いで、低粘度で流動性の高いフォトレジスト剤、例えば
東京応化(株)製のTDUR−PEX3(粘度71c
p)を基板上に高速スピンコートして、フォトレジスト
膜64を成膜し、図5に示すように、トレンチ7領域以
外のポリシリコン膜を露出させたままでトレンチ7をフ
ォトレジスト膜64で埋め込む。通常のフォトレジスト
剤を有機溶剤で希釈して粘度を低下させて良い。続い
て、前述した従来の角筒形キャパシタの形成方法と同様
にして、ポリシリコン膜8からなるキャパシタの下部電
極を形成する。
形成方法の実施形態の一例であって、図5は本実施形態
例を実施した際の基板断面図である。本実施形態例で
は、先ず、前述した従来の角筒形キャパシタの形成方法
と同様にして、図1(a)に示す層構造を形成する。次
いで、低粘度で流動性の高いフォトレジスト剤、例えば
東京応化(株)製のTDUR−PEX3(粘度71c
p)を基板上に高速スピンコートして、フォトレジスト
膜64を成膜し、図5に示すように、トレンチ7領域以
外のポリシリコン膜を露出させたままでトレンチ7をフ
ォトレジスト膜64で埋め込む。通常のフォトレジスト
剤を有機溶剤で希釈して粘度を低下させて良い。続い
て、前述した従来の角筒形キャパシタの形成方法と同様
にして、ポリシリコン膜8からなるキャパシタの下部電
極を形成する。
【0033】実施形態例1から実施形態例5では、第1
の発明から第4の発明を説明するに当たり、トレンチ型
角筒形キャパシタの形成を例にして説明しているが、本
発明は、トレンチ型角筒形キャパシタの形成に限らず、
スタック型円筒形キャパシタの形成にも適用できる。ス
タック型円筒形キャパシタ34(図10(g)参照)の
形成に適用する際には、図9(b)及び(c)でSiO
2 膜28に代えてポリシリコン膜26上に、実施形態例
1から実施形態例5で説明したように、それぞれ、フォ
トレジスト膜を成膜し、露光現像して除去する。
の発明から第4の発明を説明するに当たり、トレンチ型
角筒形キャパシタの形成を例にして説明しているが、本
発明は、トレンチ型角筒形キャパシタの形成に限らず、
スタック型円筒形キャパシタの形成にも適用できる。ス
タック型円筒形キャパシタ34(図10(g)参照)の
形成に適用する際には、図9(b)及び(c)でSiO
2 膜28に代えてポリシリコン膜26上に、実施形態例
1から実施形態例5で説明したように、それぞれ、フォ
トレジスト膜を成膜し、露光現像して除去する。
【0034】
【発明の効果】本発明によれば、半導体装置のキャパシ
タを形成する際、下部電極を形成する凹部状ポリシリコ
ン膜上に特定したフォトレジスト膜を成膜し、露光、現
像することにより、所望の形状及び面積を有する下部電
極を備え、断線、短絡等の電気的欠陥がないキャパシタ
を形成することができる。
タを形成する際、下部電極を形成する凹部状ポリシリコ
ン膜上に特定したフォトレジスト膜を成膜し、露光、現
像することにより、所望の形状及び面積を有する下部電
極を備え、断線、短絡等の電気的欠陥がないキャパシタ
を形成することができる。
【図1】図1(a)〜(d)は、それぞれ、実施形態例
1の各工程の基板断面図である。
1の各工程の基板断面図である。
【図2】図2(a)と(b)は、それぞれ、実施形態例
2の各工程の基板断面図である。
2の各工程の基板断面図である。
【図3】図3(a)〜(c)は、それぞれ、実施形態例
3の各工程の基板断面図である。
3の各工程の基板断面図である。
【図4】図4(a)〜(c)は、それぞれ、実施形態例
4の各工程の基板断面図である。
4の各工程の基板断面図である。
【図5】実施形態例5を実施した際の基板断面図であ
る。
る。
【図6】図6(a)〜(c)は、それぞれ、従来の方法
に従って、トレンチ型円筒形キャパシタを形成する際の
各工程の基板の層構造を示す基板断面図である。
に従って、トレンチ型円筒形キャパシタを形成する際の
各工程の基板の層構造を示す基板断面図である。
【図7】図7(d)と(e)は、それぞれ、図6(c)
に続いて、トレンチ型円筒形キャパシタを形成する際の
各工程の基板の層構造を示す基板断面図である。
に続いて、トレンチ型円筒形キャパシタを形成する際の
各工程の基板の層構造を示す基板断面図である。
【図8】トレンチ型円筒形キャパシタの下部電極の斜視
図である。
図である。
【図9】図9(a)〜(d)は、それぞれ、フォトレジ
スト膜をトレンチの埋め込み材として使用した際の問題
点を説明するための基板断面図である。
スト膜をトレンチの埋め込み材として使用した際の問題
点を説明するための基板断面図である。
1 トレンチ型角筒形キャパシタ 2 シリコン基板 3 絶縁膜 4 コンタクトプラグ 5 エッチング停止層 6 絶縁膜 7 トレンチ(角筒形の凹部) 8 ポリシリコン膜 9 無機シリカ又は流動性酸化膜 10 フォトレジスト膜 11 ポリシリコン膜からなる下部電極 40 フォトレジスト膜 50 下層フォトレジスト膜 52 上層フォトレジスト膜 54 フォトレジスト膜 56 非感光性のフォトレジスト膜 58 感光性フォトレジスト膜 60 ネガ型フォトレジスト膜 62 ポジ型フォトレジスト膜 64 フォトレジスト膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/108 H01L 21/8242
Claims (8)
- 【請求項1】 半導体装置のキャパシタの形成方法であ
って、 基板上に形成された絶縁膜に、キャパシタの下部電極と
同じ形状を有し、上方に向け開口した凹部を形成する工
程と、 凹部の凹部壁を含めて基板全面にポリシリコン膜を成膜
する工程と、 基板全面にわたり光透過率の小さいポジ型のフォトレジ
スト膜を成膜し、フォトレジスト膜で凹部を埋め込み、
かつ凹部以外の領域のポリシリコン膜上にフォトレジス
ト膜を形成する工程と、 フォトレジスト膜を露光、現像して、凹部以外の領域の
ポリシリコン膜上のフォトレジスト膜を除去する工程
と、 凹部以外の領域のポリシリコン膜をエッチングして除去
し、凹部壁上にポリシリコン膜からなる筒体を形成する
工程と、 筒体内のフォトレジスト膜及び筒体外の絶縁膜を除去
し、露出した筒体を下部電極とする工程とを備え、フォトレジスト膜の成膜工程が、第1のポジ型のフォト
レジスト膜で凹部を埋め込む第1のステップと、凹部内
の第1のフォトレジスト膜上を含む基板上に第2のポジ
型のフォトレジスト膜を成膜する第2のステップとを有
し、 第1のフォトレジスト膜の光透過率が、第2のフォトレ
ジスト膜の光透過率より小さいことを特徴とする 半導体
装置のキャパシタ形成方法。 - 【請求項2】 第1のステップと第2のステップとの間
に、第1のフォトレジスト膜に加熱処理を施すステップ
を有することを特徴とする請求項1に記載の半導体装置
のキャパシタ形成方法。 - 【請求項3】 染料を添加して光透過率を低下させたポ
ジ型のフォトレジスト剤を使用して、フォトレジスト膜
を成膜することを特徴とする請求項1又は2に記載の半
導体装置のキャパシタ形成方法。 - 【請求項4】 半導体装置のキャパシタの形成方法であ
って、 基板上に形成された絶縁膜に、キャパシタの下部電極と
同じ形状を有し、上方に向け開口した凹部を形成する工
程と、 凹部の凹部壁を含めて基板全面にポリシリコン膜を成膜
する工程と、 非感光性の第1のフォトレジスト膜で凹部を埋め込む第
1のステップと、凹部内の第1のフォトレジスト膜上を
含む基板上にポジ型感光性の第2のフォトレジスト膜を
成膜する第2のステップとを有する工程と、 第2のフォトレジスト膜を露光、現像して、第2のフォ
トレジスト膜を除去する工程と凹部以外の領域のポリシ
リコン膜をエッチングして除去し、凹部壁上にポリシリ
コン膜からなる筒体を形成する工程と、 筒体内の第1のフォトレジスト膜及び筒体外の絶縁膜を
除去し、露出した筒体を下部電極とする工程とを備えて
いることを特徴とする半導体装置のキャパシタ形成方
法。 - 【請求項5】 半導体装置のキャパシタの形成方法であ
って、 基板上に形成された絶縁膜に、キャパシタの下部電極と
同じ形状を有し、上方に向け開口した凹部を形成する工
程と、 凹部の凹部壁を含めて基板全面にポリシリコン膜を成膜
する工程と、 ネガ型フォトレジスト剤からなる第1のフォトレジスト
膜で凹部を埋め込む第1のステップと、凹部内の第1の
フォトレジスト膜上を含む基板上にポジ型フォトレジス
ト剤からなる第2のフォトレジスト膜を成膜する第2の
ステップとを有して、基板上にフォトレジスト膜を形成
する工程と、 第2のフォトレジスト膜を露光、現像して、第2のフォ
トレジスト膜を除去する工程と凹部以外の領域のポリシ
リコン膜をエッチングして除去し、凹部壁上にポリシリ
コン膜からなる筒体を形成する工程と、 筒体内の第1のフォトレジスト膜及び筒体外の絶縁膜を
除去し、露出した筒体を下部電極とする工程とを備えて
いることを特徴とする半導体装置のキャパシタ形成方
法。 - 【請求項6】 半導体装置のキャパシタの形成方法であ
って、 基板上に形成された絶縁膜に、キャパシタの下部電極と
同じ形状を有し、上方に向け開口した凹部を形成する工
程と、 凹部の凹部壁を含めて基板全面にポリシリコン膜を成膜
する工程と、 低粘度で高流動性のフォトレジスト剤を基板上に高速ス
ピンコートして、凹部領域以外のポリシリコン膜を露出
させたままで凹部をフォトレジスト膜で埋め込む工程
と、 凹部以外の領域のポリシリコン膜をエッチングして除去
し、凹部壁上にポリシリコン膜からなる筒体を形成する
工程と、 筒体内のフォトレジスト膜及び筒体外の絶縁膜を除去
し、露出した筒体を下部電極とする工程とを備えている
ことを特徴とする半導体装置のキャパシタ形成方法。 - 【請求項7】 形成するキャパシタがトレンチ型筒形キ
ャパシタであることを特徴とする請求項1から6のうち
のいずれか1項に記載の半導体装置のキャパシタ形成方
法。 - 【請求項8】 形成するキャパシタがスタック型筒形キ
ャパシタであることを特徴とする請求項1から6のうち
のいずれか1項に記載の半導体装置のキャパシタ形成方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20044098A JP3186042B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体装置のキャパシタ形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20044098A JP3186042B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体装置のキャパシタ形成方法 |
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Publication Number | Publication Date |
---|---|
JP2000031409A JP2000031409A (ja) | 2000-01-28 |
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KR100589078B1 (ko) * | 2004-11-29 | 2006-06-12 | 삼성전자주식회사 | 커패시터 제조 방법 및 이를 채용한 디램 장치의 제조 방법 |
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- 1998-07-15 JP JP20044098A patent/JP3186042B2/ja not_active Expired - Fee Related
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