JP3185445B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3185445B2 JP3185445B2 JP02870193A JP2870193A JP3185445B2 JP 3185445 B2 JP3185445 B2 JP 3185445B2 JP 02870193 A JP02870193 A JP 02870193A JP 2870193 A JP2870193 A JP 2870193A JP 3185445 B2 JP3185445 B2 JP 3185445B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するもので、特にスイッチングの高速化のために半
導体装置中にキャリアの再結合寿命を短縮する領域を形
成する方法に関するものである。
に関するもので、特にスイッチングの高速化のために半
導体装置中にキャリアの再結合寿命を短縮する領域を形
成する方法に関するものである。
【０００２】
【従来の技術】ＰＮ接合型のダイオード、トランジス
タ、サイリスタ等の半導体装置を高速でスイッチングす
るためには、ターンオフ時に生じる蓄積キャリアをいか
に速く消滅させるかという点が重要である。そのための
方法として、キャリアの再結合寿命（以下、寿命とす
る）を短くする方法がいくつか行われている。
タ、サイリスタ等の半導体装置を高速でスイッチングす
るためには、ターンオフ時に生じる蓄積キャリアをいか
に速く消滅させるかという点が重要である。そのための
方法として、キャリアの再結合寿命（以下、寿命とす
る）を短くする方法がいくつか行われている。
【０００３】一つは、キャリアが再結合しやすい深い再
結合準位を形成するような不純物を拡散して、寿命を短
縮する方法である。不純物としては、Ａｕ、Ｐｔ等の金
属が用いられている。この方法は通常、半導体基板の裏
面に金属不純物を蒸着し、加熱して基板内部へ拡散させ
て行われる。この方法では、不純物の拡散係数が非常に
大きいことを利用して半導体基板全体に拡散させるが、
逆に基板のある領域だけに拡散を選択的に行うことは困
難である。
結合準位を形成するような不純物を拡散して、寿命を短
縮する方法である。不純物としては、Ａｕ、Ｐｔ等の金
属が用いられている。この方法は通常、半導体基板の裏
面に金属不純物を蒸着し、加熱して基板内部へ拡散させ
て行われる。この方法では、不純物の拡散係数が非常に
大きいことを利用して半導体基板全体に拡散させるが、
逆に基板のある領域だけに拡散を選択的に行うことは困
難である。
【０００４】もう一つの方法は、半導体基板全面に高エ
ネルギーの荷電粒子線を照射することにより、半導体結
晶中に格子欠陥を形成し、この格子欠陥による深い再結
合準位によってキャリア寿命を短縮する方法である。
ネルギーの荷電粒子線を照射することにより、半導体結
晶中に格子欠陥を形成し、この格子欠陥による深い再結
合準位によってキャリア寿命を短縮する方法である。
【０００５】これらの方法による半導体装置の高速化に
ついては、例えば、三菱電機技報Vol.41,No.11,1967 等
に記載されており、公知の技術であると共に、実際、デ
ィスクリート半導体デバイスでは、よく使われている方
法である。特に、サイリスタ、ダイオード、ＧＴＯ、Ｉ
ＧＢＴ、静電誘導サイリスタ等では、これらの方法（以
下、ライフタイム制御方法とする）で高速化が行われて
いる。
ついては、例えば、三菱電機技報Vol.41,No.11,1967 等
に記載されており、公知の技術であると共に、実際、デ
ィスクリート半導体デバイスでは、よく使われている方
法である。特に、サイリスタ、ダイオード、ＧＴＯ、Ｉ
ＧＢＴ、静電誘導サイリスタ等では、これらの方法（以
下、ライフタイム制御方法とする）で高速化が行われて
いる。
【０００６】ここで、格子欠陥について説明しておく
と、荷電粒子線によって半導体結晶中に生じる格子欠陥
は、実際には、様々な種類の欠陥準位を生じさせるが、
そのうち、室温における照射で形成され、半導体デバイ
スの動作温度において再結合準位として働くのは、Ｓｉ
の場合、Ａセンターと呼ばれる準位と、Ｅセンターと呼
ばれる欠陥準位がある。これらの欠陥準位はいずれも電
子スピン共鳴（ＥＳＲ）や、深い準位過渡分光法（ＤＬ
ＴＳ）によって既に確認されており、Ａセンターは、空
格子点と酸素原子の対によって生じ、そのエネルギー準
位は伝導帯から約0.17eVの位置である。また、Ｅセンタ
ーは、空格子点とＶ族原子の対によって生じ、エネルギ
ー準位は伝導帯から約 0.4eVの位置である。
と、荷電粒子線によって半導体結晶中に生じる格子欠陥
は、実際には、様々な種類の欠陥準位を生じさせるが、
そのうち、室温における照射で形成され、半導体デバイ
スの動作温度において再結合準位として働くのは、Ｓｉ
の場合、Ａセンターと呼ばれる準位と、Ｅセンターと呼
ばれる欠陥準位がある。これらの欠陥準位はいずれも電
子スピン共鳴（ＥＳＲ）や、深い準位過渡分光法（ＤＬ
ＴＳ）によって既に確認されており、Ａセンターは、空
格子点と酸素原子の対によって生じ、そのエネルギー準
位は伝導帯から約0.17eVの位置である。また、Ｅセンタ
ーは、空格子点とＶ族原子の対によって生じ、エネルギ
ー準位は伝導帯から約 0.4eVの位置である。
【０００７】キャリア寿命を短縮するような再結合中心
は、できるだけエネルギーギャップ(1.1eV) の中央付近
にある方が有効であり、Ec-0.4eVの位置にあるＥセンタ
ーの方が特に、キャリアの注入レベルが低いターンオフ
時のキャリア寿命に対して短縮効果が大きい。従って、
高速化のためには、有効なＥセンターを多く形成した方
が良い。
は、できるだけエネルギーギャップ(1.1eV) の中央付近
にある方が有効であり、Ec-0.4eVの位置にあるＥセンタ
ーの方が特に、キャリアの注入レベルが低いターンオフ
時のキャリア寿命に対して短縮効果が大きい。従って、
高速化のためには、有効なＥセンターを多く形成した方
が良い。
【０００８】最近、上記のような、従来のディスクリー
トパワー半導体素子に代わり、複数のパワー素子と、そ
の制御回路を一つの半導体基板に搭載したパワーＩＣが
作られているが、このようなパワーＩＣに搭載するパワ
ー素子を高速にスイッチングするためには、上記の高速
化手法が有効である場合がある。
トパワー半導体素子に代わり、複数のパワー素子と、そ
の制御回路を一つの半導体基板に搭載したパワーＩＣが
作られているが、このようなパワーＩＣに搭載するパワ
ー素子を高速にスイッチングするためには、上記の高速
化手法が有効である場合がある。
【０００９】しかし、パワーＩＣのパワー素子を高速化
するためには、同一基板上にある制御回路に影響を与え
ずに、パワー素子の部分だけにおいて、キャリア寿命を
短縮する必要があり、また、パワー素子自体も電極を全
て基板表面から取り出すタイプのものでは、電流経路が
横方向になり、ある特定の部分のみにおいてキャリア寿
命を短縮した方が高速化が図れる。
するためには、同一基板上にある制御回路に影響を与え
ずに、パワー素子の部分だけにおいて、キャリア寿命を
短縮する必要があり、また、パワー素子自体も電極を全
て基板表面から取り出すタイプのものでは、電流経路が
横方向になり、ある特定の部分のみにおいてキャリア寿
命を短縮した方が高速化が図れる。
【００１０】ライフタイム制御以外の方法でターンオフ
の高速化を図る方法としては、パワー素子のアノードを
ショート構造にして、アノードからの少数キャリアの注
入を抑える方法があるが、この方法では、ライフタイム
制御程のターンオフ時間短縮は達成できない(ISPSD '9
2,Proceedings P328)。
の高速化を図る方法としては、パワー素子のアノードを
ショート構造にして、アノードからの少数キャリアの注
入を抑える方法があるが、この方法では、ライフタイム
制御程のターンオフ時間短縮は達成できない(ISPSD '9
2,Proceedings P328)。
【００１１】しかし、上記の方法では、いずれの場合
も、キャリア寿命が短縮される領域は半導体基板全体で
ある。基板の深さ方向に関しては、陽子線やα線等の荷
電粒子線を適当なエネルギーで照射することにより、あ
る程度の深さ方向分布を持たせることができるが、基板
の平面方向に対しては、選択的にキャリア寿命を短縮す
る領域を形成することができない。原理的には、前記の
陽子線やα線を阻止できる厚みの適当な材料のマスクを
施して照射すれば、平面的にも選択的にキャリア寿命を
短縮した領域を形成することは可能であるが、現実に
は、前記陽子線やα線を阻止するためには、重金属等を
用いた厚いマスクが必要であり、さらにそれを微細加工
することは不可能である。即ち、上記の従来技術は、パ
ワーＩＣ等のパワー素子とその制御回路が混在した半導
体基板において、パワー素子の部分のみ選択的にキャリ
ア寿命を短縮する必要がある場合には、適用できないと
いう問題点があった。
も、キャリア寿命が短縮される領域は半導体基板全体で
ある。基板の深さ方向に関しては、陽子線やα線等の荷
電粒子線を適当なエネルギーで照射することにより、あ
る程度の深さ方向分布を持たせることができるが、基板
の平面方向に対しては、選択的にキャリア寿命を短縮す
る領域を形成することができない。原理的には、前記の
陽子線やα線を阻止できる厚みの適当な材料のマスクを
施して照射すれば、平面的にも選択的にキャリア寿命を
短縮した領域を形成することは可能であるが、現実に
は、前記陽子線やα線を阻止するためには、重金属等を
用いた厚いマスクが必要であり、さらにそれを微細加工
することは不可能である。即ち、上記の従来技術は、パ
ワーＩＣ等のパワー素子とその制御回路が混在した半導
体基板において、パワー素子の部分のみ選択的にキャリ
ア寿命を短縮する必要がある場合には、適用できないと
いう問題点があった。
【００１２】本発明は、上記事由に鑑みなされたもの
で、その目的とするところは、キャリア寿命を短縮した
い領域を、半導体基板中に立体的な領域として選択的に
形成することによって高速化が図れる半導体装置の製造
方法を提供することにある。
で、その目的とするところは、キャリア寿命を短縮した
い領域を、半導体基板中に立体的な領域として選択的に
形成することによって高速化が図れる半導体装置の製造
方法を提供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するため
本発明の製造方法は、キャリアの再結合寿命を短縮する
領域を形成する半導体装置の製造方法において、その領
域で特定の不純物原子濃度を相対的にあらかじめ高めて
おき、次に半導体装置全面に荷電粒子線を照射し、前記
領域で特定の欠陥準位の密度を選択的に高めて、前記領
域を再結合寿命を短縮する領域に変える工程を有するこ
とを特徴とするものである。
本発明の製造方法は、キャリアの再結合寿命を短縮する
領域を形成する半導体装置の製造方法において、その領
域で特定の不純物原子濃度を相対的にあらかじめ高めて
おき、次に半導体装置全面に荷電粒子線を照射し、前記
領域で特定の欠陥準位の密度を選択的に高めて、前記領
域を再結合寿命を短縮する領域に変える工程を有するこ
とを特徴とするものである。
【００１４】
【作用】本発明の半導体装置の製造方法で、半導体基板
中のキャリア寿命を短縮したい領域に相対的に濃度を高
められた特定の不純物原子、例えば、Ｖ族Ｐ原子と、そ
の半導体基板全体に照射される荷電粒子線によって形成
される格子欠陥が対となって、その領域に半導体デバイ
スの動作温度でキャリア寿命を短縮するのに有効な欠陥
準位（Ｅセンター）を高い密度で発生させる。
中のキャリア寿命を短縮したい領域に相対的に濃度を高
められた特定の不純物原子、例えば、Ｖ族Ｐ原子と、そ
の半導体基板全体に照射される荷電粒子線によって形成
される格子欠陥が対となって、その領域に半導体デバイ
スの動作温度でキャリア寿命を短縮するのに有効な欠陥
準位（Ｅセンター）を高い密度で発生させる。
【００１５】
【実施例】本発明の製造方法は、まず、選択的にライフ
タイム制御を行いたい領域にＶ族原子、例えば、Ｐ（リ
ン）原子を導入して、その周辺より相対的にＰ原子の濃
度を高くしておき、その後、全面に荷電粒子線を照射す
ることにより格子欠陥を形成して、その格子欠陥とＰ原
子の対で生ずる欠陥準位（Ｅセンター）を、その領域に
相対的に高い密度で発生させたことを特徴とするもので
ある。
タイム制御を行いたい領域にＶ族原子、例えば、Ｐ（リ
ン）原子を導入して、その周辺より相対的にＰ原子の濃
度を高くしておき、その後、全面に荷電粒子線を照射す
ることにより格子欠陥を形成して、その格子欠陥とＰ原
子の対で生ずる欠陥準位（Ｅセンター）を、その領域に
相対的に高い密度で発生させたことを特徴とするもので
ある。
【００１６】図１に本発明によって選択的領域にライフ
タイム制御領域を形成するプロセスの概略を示す。ま
ず、例えば、図１（ａ）のように、高エネルギーイオン
注入法により、レジストマスク２を形成した半導体基板
１の所望の選択領域３にＰイオンを注入する。その後、
図１（ｂ）に示すように、半導体基板１全面にプロトン
等の高エネルギー荷電粒子線を領域４の深さに照射する
ことにより、半導体基板全面に格子欠陥が形成される
が、Ｐ原子を導入した選択領域３には、その周辺より相
対的に高い密度でＥセンターの欠陥準位が形成される。
タイム制御領域を形成するプロセスの概略を示す。ま
ず、例えば、図１（ａ）のように、高エネルギーイオン
注入法により、レジストマスク２を形成した半導体基板
１の所望の選択領域３にＰイオンを注入する。その後、
図１（ｂ）に示すように、半導体基板１全面にプロトン
等の高エネルギー荷電粒子線を領域４の深さに照射する
ことにより、半導体基板全面に格子欠陥が形成される
が、Ｐ原子を導入した選択領域３には、その周辺より相
対的に高い密度でＥセンターの欠陥準位が形成される。
【００１７】異なる実施例を図２に基づき説明する。図
は、高速化のために横型の絶縁ゲート型バイポーラトラ
ンジスタ（以下、横型ＩＧＢＴとする）のアノードに本
発明の製造方法によるライフタイム制御領域を形成した
例である。ＩＧＢＴは、伝導変調効果を用いたＭＯＳデ
バイスゲート型のデバイスで、ＭＯＳＦＥＴに比べて、
電流密度が高く、高耐圧、大電流用途に適しているが、
ターンオフ時間はＭＯＳＦＥＴより長く、ライフタイム
制御が必要なパワー素子である。また、パワーＩＣにお
いては、同一半導体基板に複数のＩＧＢＴを形成するた
めに横型ＩＧＢＴが用いられる場合があるが、その高速
化のための本発明プロセスを順に説明する。
は、高速化のために横型の絶縁ゲート型バイポーラトラ
ンジスタ（以下、横型ＩＧＢＴとする）のアノードに本
発明の製造方法によるライフタイム制御領域を形成した
例である。ＩＧＢＴは、伝導変調効果を用いたＭＯＳデ
バイスゲート型のデバイスで、ＭＯＳＦＥＴに比べて、
電流密度が高く、高耐圧、大電流用途に適しているが、
ターンオフ時間はＭＯＳＦＥＴより長く、ライフタイム
制御が必要なパワー素子である。また、パワーＩＣにお
いては、同一半導体基板に複数のＩＧＢＴを形成するた
めに横型ＩＧＢＴが用いられる場合があるが、その高速
化のための本発明プロセスを順に説明する。
【００１８】図２（ａ）は、半導体基板上で誘電体５で
分離された横型ＩＧＢＴ素子を示す断面図で、まず、通
常の不純物拡散等により、Ｎ- 領域６にＰ+ ゲート領域
７、Ｎ+ ソース領域８、Ｐ+ ドレイン領域９（アノー
ド）を形成する。
分離された横型ＩＧＢＴ素子を示す断面図で、まず、通
常の不純物拡散等により、Ｎ- 領域６にＰ+ ゲート領域
７、Ｎ+ ソース領域８、Ｐ+ ドレイン領域９（アノー
ド）を形成する。
【００１９】次に、図２（ｂ）に示すように、厚膜レジ
ストマスク１０を用いて、Ｐ+ ドレイン領域９（アノー
ド）側壁に高エネルギーイオン注入でＰ+ イオンを注入
し、Ｐ原子の高濃度領域１１を形成する。
ストマスク１０を用いて、Ｐ+ ドレイン領域９（アノー
ド）側壁に高エネルギーイオン注入でＰ+ イオンを注入
し、Ｐ原子の高濃度領域１１を形成する。
【００２０】次に、さらにもう一度、図２（ｃ）に示す
ように、厚膜レジストマスク１２によってＰ+ ドレイン
領域９（アノード）下部の接合部分にＰ原子の高濃度領
域１３を形成する。
ように、厚膜レジストマスク１２によってＰ+ ドレイン
領域９（アノード）下部の接合部分にＰ原子の高濃度領
域１３を形成する。
【００２１】そして、図２（ｄ）に示すように、ゲート
電極１４やソース電極１５、ドレイン電極１６、Ｓｉ酸
化膜１７を形成後、プロトン（陽子線）やヘリウム（α
線）等の高エネルギー軽イオンを照射することにより、
Ｐ原子の高濃度領域１１，１３にのみ、高い密度で欠陥
準位が形成される。
電極１４やソース電極１５、ドレイン電極１６、Ｓｉ酸
化膜１７を形成後、プロトン（陽子線）やヘリウム（α
線）等の高エネルギー軽イオンを照射することにより、
Ｐ原子の高濃度領域１１，１３にのみ、高い密度で欠陥
準位が形成される。
【００２２】この時、Ｐ原子の高濃度領域１１，１３に
は、Ｅセンターを生じるような欠陥準位が形成されやす
いので、従来、Ｎ- 層のみに照射して格子欠陥を形成し
ていた場合に比べ、軽イオン照射のドーズ量は少なくて
よい。そのため、Ｐ原子を注入した領域以外の部分は、
軽イオンの照射による格子欠陥の発生は非常に少なくて
すむ。
は、Ｅセンターを生じるような欠陥準位が形成されやす
いので、従来、Ｎ- 層のみに照射して格子欠陥を形成し
ていた場合に比べ、軽イオン照射のドーズ量は少なくて
よい。そのため、Ｐ原子を注入した領域以外の部分は、
軽イオンの照射による格子欠陥の発生は非常に少なくて
すむ。
【００２３】以上の方法により、パワーＩＣのようなパ
ワー素子とその制御回路が混在する半導体基板でも、Ｐ
原子に起因するＥセンターの欠陥準位が相対的に高い領
域を選択的に形成できるので、ターンオフ時間の短縮に
大きな効果がある。
ワー素子とその制御回路が混在する半導体基板でも、Ｐ
原子に起因するＥセンターの欠陥準位が相対的に高い領
域を選択的に形成できるので、ターンオフ時間の短縮に
大きな効果がある。
【００２４】実施例では、Ｐイオンのドープにイオン注
入法を用いたが、他のドープ法でもよい。また、軽イオ
ン照射の代わりに電子線やγ線の照射でもよい。
入法を用いたが、他のドープ法でもよい。また、軽イオ
ン照射の代わりに電子線やγ線の照射でもよい。
【００２５】実施例では、横型ＩＧＢＴの例を取り上げ
たが、本発明の製造方法は、ライフタイム制御を行う半
導体装置に広く適用できるものである。
たが、本発明の製造方法は、ライフタイム制御を行う半
導体装置に広く適用できるものである。
【００２６】
【発明の効果】本発明は以上のような方法により、従来
技術では不可能であった選択領域のライフタイム制御を
可能にするものである。それにより、従来の半導体基板
全面に帯する荷電粒子線の照射では、パワーＩＣのよう
なパワー素子とその制御回路が混在した半導体基板で、
制御回路に影響を与えないでパワー素子のみライフタイ
ム制御で高速化するのは困難であったが、本発明では制
御回路にほとんど影響を与えないでパワー素子の高速化
を図ることができる。
技術では不可能であった選択領域のライフタイム制御を
可能にするものである。それにより、従来の半導体基板
全面に帯する荷電粒子線の照射では、パワーＩＣのよう
なパワー素子とその制御回路が混在した半導体基板で、
制御回路に影響を与えないでパワー素子のみライフタイ
ム制御で高速化するのは困難であったが、本発明では制
御回路にほとんど影響を与えないでパワー素子の高速化
を図ることができる。
【００２７】従来、パワーＩＣに搭載される横型ＩＧＢ
Ｔでは、高速化の方法はアノードショート構造による方
法でしかなく、そのターンオフ下降時間は、数 100ns程
度までしか高速化できなかったが、本発明による方法
で、実施例に示したようにアノード領域近傍にライフタ
イム制御を行えば、ターンオフ下降時間は、数10nsまで
高速化することができると共に、スイッチングの過渡状
態の期間が短くなるので、スイッチングによる損失も大
幅に低減することができる。また、損失が小さくなるの
で、従来に比べパワーＩＣ全体の発熱が小さくなり、パ
ワーＩＣの電流容量の増加や、デバイスの高集積化、小
型化が図れる。
Ｔでは、高速化の方法はアノードショート構造による方
法でしかなく、そのターンオフ下降時間は、数 100ns程
度までしか高速化できなかったが、本発明による方法
で、実施例に示したようにアノード領域近傍にライフタ
イム制御を行えば、ターンオフ下降時間は、数10nsまで
高速化することができると共に、スイッチングの過渡状
態の期間が短くなるので、スイッチングによる損失も大
幅に低減することができる。また、損失が小さくなるの
で、従来に比べパワーＩＣ全体の発熱が小さくなり、パ
ワーＩＣの電流容量の増加や、デバイスの高集積化、小
型化が図れる。
【図１】本発明に係る製造方法の基本フローを示すため
の半導体基板の断面図である。
の半導体基板の断面図である。
【図２】本発明に係る製造方法により高速化が図られた
横型ＩＧＢＴの断面図である。
横型ＩＧＢＴの断面図である。
１ 半導体基板 ２ レジストマスク ３ 選択領域 ４ 領域 ５ 誘電体 ６ Ｎ- 領域 ７ Ｐ+ ゲート領域 ８ Ｎ+ ソース領域 ９ Ｐ+ ドレイン領域（アノード） １０ 厚膜レジストマスク １１ 高濃度領域 １２ 厚膜レジストマスク １３ 高濃度領域 １４ ゲート電極 １５ ソース電極 １６ ドレイン電極 １７ Ｓｉ酸化膜
Claims (1)
- 【請求項１】 キャリアの再結合寿命を短縮する領域を
形成する半導体装置の製造方法において、その領域で特
定の不純物原子濃度を相対的にあらかじめ高めておき、
次に半導体装置全面に荷電粒子線を照射し、前記領域で
特定の欠陥準位の密度を選択的に高めて、前記領域を再
結合寿命を短縮する領域に変える工程を有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02870193A JP3185445B2 (ja) | 1993-02-18 | 1993-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02870193A JP3185445B2 (ja) | 1993-02-18 | 1993-02-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244191A JPH06244191A (ja) | 1994-09-02 |
| JP3185445B2 true JP3185445B2 (ja) | 2001-07-09 |
Family
ID=12255772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02870193A Expired - Fee Related JP3185445B2 (ja) | 1993-02-18 | 1993-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185445B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177114A (ja) * | 1999-12-17 | 2001-06-29 | Fuji Electric Co Ltd | 半導体装置 |
-
1993
- 1993-02-18 JP JP02870193A patent/JP3185445B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06244191A (ja) | 1994-09-02 |
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