JP3185272B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3185272B2 JP3185272B2 JP23579391A JP23579391A JP3185272B2 JP 3185272 B2 JP3185272 B2 JP 3185272B2 JP 23579391 A JP23579391 A JP 23579391A JP 23579391 A JP23579391 A JP 23579391A JP 3185272 B2 JP3185272 B2 JP 3185272B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に高密度化された半導体記憶装置に関する。
特に高密度化された半導体記憶装置に関する。
【０００２】
【従来の技術】従来、半導体記憶装置には種々の形のも
のが用いられているが、ＭＯＳトランジスタ１個と容量
素子１個とでメモリセルを構成するいわゆる１トランジ
スタ１キャパシタ型のメモリセルは、１ビット当りの所
要面積が小さくて済み、大容量化に通しているので広く
用いられている。
のが用いられているが、ＭＯＳトランジスタ１個と容量
素子１個とでメモリセルを構成するいわゆる１トランジ
スタ１キャパシタ型のメモリセルは、１ビット当りの所
要面積が小さくて済み、大容量化に通しているので広く
用いられている。
【０００３】図２（Ａ），（Ｂ）は従来の一般的な１ト
ランジスタ１キャパシタ型のメモリセルを備えた半導体
記憶装置の回路図及び配置図である。
ランジスタ１キャパシタ型のメモリセルを備えた半導体
記憶装置の回路図及び配置図である。
【０００４】この半導体記憶装置は、複数列（２列のみ
表示）に配列された複数のメモリセルＭＣと、これらメ
モリセルＭＣに各列ごとにそれぞれ接続し第１及び第２
の層（上層，下層）に互いに絶縁されて形成され、これ
らメモリセルのデータを伝達する互いに対をなす複数の
（１対のみ表示）第１及び第２のディジット線ＤＬ１，
ＤＬ２と、行方向のメモリセルＭＣを所定の単位で選択
するワード線ＷＬ１〜ＷＬ４（図２（Ｂ）には表示せ
ず）と、互いに対をなすディジット線ＤＬ１，ＤＬ２間
の信号をそれぞれ増幅するセンス増幅するセンス増幅器
ＳＡ（図２（Ｂ）には表示せず）とを有する構成となっ
ている。各メモリセルＭＣは、ＭＯＳトランジスタＱと
容量素子Ｃとから構成されている。
表示）に配列された複数のメモリセルＭＣと、これらメ
モリセルＭＣに各列ごとにそれぞれ接続し第１及び第２
の層（上層，下層）に互いに絶縁されて形成され、これ
らメモリセルのデータを伝達する互いに対をなす複数の
（１対のみ表示）第１及び第２のディジット線ＤＬ１，
ＤＬ２と、行方向のメモリセルＭＣを所定の単位で選択
するワード線ＷＬ１〜ＷＬ４（図２（Ｂ）には表示せ
ず）と、互いに対をなすディジット線ＤＬ１，ＤＬ２間
の信号をそれぞれ増幅するセンス増幅するセンス増幅器
ＳＡ（図２（Ｂ）には表示せず）とを有する構成となっ
ている。各メモリセルＭＣは、ＭＯＳトランジスタＱと
容量素子Ｃとから構成されている。
【０００５】近年、半導体記憶装置の高集積化の要求が
強く、メモリセルＭＣ間のピッチが一般と狭まってきて
いる。これに伴い、ディジット線ＤＬ１，ＤＬ２は図２
（Ｂ）に示すように、２つの層に形成する多層構造（実
線：上層，破線：下層）とし、平面的に透視してみると
ディジット線ＤＬ１，ＤＬ２の一部が重なり合って配列
されており、これによりメモリセル間のピッチを小さく
しようとしている。
強く、メモリセルＭＣ間のピッチが一般と狭まってきて
いる。これに伴い、ディジット線ＤＬ１，ＤＬ２は図２
（Ｂ）に示すように、２つの層に形成する多層構造（実
線：上層，破線：下層）とし、平面的に透視してみると
ディジット線ＤＬ１，ＤＬ２の一部が重なり合って配列
されており、これによりメモリセル間のピッチを小さく
しようとしている。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、互いに対をなすディジット線ＤＬ１，ＤＬ
２を２つの層に形成しているので、これらディジット線
ＤＬ１，ＤＬ２間に２つの層による電気的特性のわずか
なちがいによる不平衡が生じ、高精度なデータ感知が困
難になるという欠点があった。
記憶装置は、互いに対をなすディジット線ＤＬ１，ＤＬ
２を２つの層に形成しているので、これらディジット線
ＤＬ１，ＤＬ２間に２つの層による電気的特性のわずか
なちがいによる不平衡が生じ、高精度なデータ感知が困
難になるという欠点があった。
【０００７】本発明の目的は、対をなすディジット線間
の不平衡をなくし、高精度なデータの感知ができる半導
体記憶装置を提供することにある。
の不平衡をなくし、高精度なデータの感知ができる半導
体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数列に配列された複数のメモリセルと、これらメ
モリセルに各列ごとにそれぞれ接続し第１及び第２の層
に互いに絶縁されて形成されこれらメモリセルのデータ
を伝達する互いに対をなす複数の第１及び第２のディジ
ット線とを有する半導体記憶装置において、各第１及び
第２のディジット線をそれぞれ所定の位置で分割し、分
割されたこれらディジット線の一方を第１及び第２の層
の一方に他方を第１及び第２の層の他方に形成しかつ分
割されたディジット線どうしは所定の位置で互いに接続
する構造とし、かつ分割されたディジット線どうしを互
いに接続する接続部が、メモリセルとの接続部を兼ね備
えたことを特徴とする。
は、複数列に配列された複数のメモリセルと、これらメ
モリセルに各列ごとにそれぞれ接続し第１及び第２の層
に互いに絶縁されて形成されこれらメモリセルのデータ
を伝達する互いに対をなす複数の第１及び第２のディジ
ット線とを有する半導体記憶装置において、各第１及び
第２のディジット線をそれぞれ所定の位置で分割し、分
割されたこれらディジット線の一方を第１及び第２の層
の一方に他方を第１及び第２の層の他方に形成しかつ分
割されたディジット線どうしは所定の位置で互いに接続
する構造とし、かつ分割されたディジット線どうしを互
いに接続する接続部が、メモリセルとの接続部を兼ね備
えたことを特徴とする。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は本発明の一実施例を示す配置図であ
る。
る。
【００１１】この実施例が図２（Ａ），（Ｂ）に示され
た従来の半導体記憶装置と相違する点は、第１及び第２
のディジット線ＤＬ１，ＤＬ２をそれぞれ中央で２つに
分割してＤＬ１１，ＤＬ１２、ＤＬ２１，ＤＬ２２と
し、分割されたこれらディジット線の一方（ＤＬ１１，
ＤＬ２２）を第１及び第２の層（上層，下層）の一方
（下層）に他方（ＤＬ１２，ＤＬ２１）を第１及び第２
の層の他方（上層）に形成しかつ分割されたディジット
線どうしは中央で互いに接続する構造とし、また、分割
されたディジット線どうしを互いに接続する接続部１
が、メモリセルＭＣとの接続部を兼ね備えた構造とした
点にある。
た従来の半導体記憶装置と相違する点は、第１及び第２
のディジット線ＤＬ１，ＤＬ２をそれぞれ中央で２つに
分割してＤＬ１１，ＤＬ１２、ＤＬ２１，ＤＬ２２と
し、分割されたこれらディジット線の一方（ＤＬ１１，
ＤＬ２２）を第１及び第２の層（上層，下層）の一方
（下層）に他方（ＤＬ１２，ＤＬ２１）を第１及び第２
の層の他方（上層）に形成しかつ分割されたディジット
線どうしは中央で互いに接続する構造とし、また、分割
されたディジット線どうしを互いに接続する接続部１
が、メモリセルＭＣとの接続部を兼ね備えた構造とした
点にある。
【００１２】このような構造とすることにより、各ディ
ジット線ＤＬ１，ＤＬ２がそれぞれ第１及び第２の層に
均等にまたがって形成されるので、各ディジット線ＤＬ
１，ＤＬ２に対する第１の層、第２の層の電気的特性の
わずかなちがいは表われず、対をなすデイジット線ＤＬ
１，ＤＬ２間の不平衡は生じない。また、第１の層，第
２の層のディジット線間の接続はメモリセルＭＣとの接
続部１で兼用しているので、接続部分の面積が増大する
こともない。
ジット線ＤＬ１，ＤＬ２がそれぞれ第１及び第２の層に
均等にまたがって形成されるので、各ディジット線ＤＬ
１，ＤＬ２に対する第１の層、第２の層の電気的特性の
わずかなちがいは表われず、対をなすデイジット線ＤＬ
１，ＤＬ２間の不平衡は生じない。また、第１の層，第
２の層のディジット線間の接続はメモリセルＭＣとの接
続部１で兼用しているので、接続部分の面積が増大する
こともない。
【００１３】
【発明の効果】以上説明したように本発明は、対をなす
第１及び第２のディジット線をそれぞれ２つに分割し、
分割されたこれらディジット線の一方を第１の層に他方
を第２の層に、かつ対をなすディジット線どうしを異な
る層に形成し、分割されたディジット線どうしは分割し
た部分で接続し、この接続部をメモリセルとの接続部と
兼用する構成とすることにより、第１及び第２の層のデ
ィジット線に対する電気的特性の差が対をなす第１及び
第２のディジット線に均等に現れるので、対をなす第１
及び第２のディジット線間の不平衡がなくなり、チップ
面積の増大をまねくことなく高精度のデータ感知をする
ことができる効果がある。
第１及び第２のディジット線をそれぞれ２つに分割し、
分割されたこれらディジット線の一方を第１の層に他方
を第２の層に、かつ対をなすディジット線どうしを異な
る層に形成し、分割されたディジット線どうしは分割し
た部分で接続し、この接続部をメモリセルとの接続部と
兼用する構成とすることにより、第１及び第２の層のデ
ィジット線に対する電気的特性の差が対をなす第１及び
第２のディジット線に均等に現れるので、対をなす第１
及び第２のディジット線間の不平衡がなくなり、チップ
面積の増大をまねくことなく高精度のデータ感知をする
ことができる効果がある。
【図１】本発明の一実施例を示す配置図である。
【図２】従来の半導体記憶装置の一例を示す回路図及び
配置図である。
配置図である。
１ 接続部 Ｃ 容量素子 ＤＬ１，ＤＬ２，ＤＬ１１，ＤＬ１２，ＤＬ２１，ＤＬ
２２ ディジット線 ＭＣ メモリセル Ｑ トランジスタ ＳＡ センス増幅器 ＷＬ１〜ＷＬ４ ワード線
２２ ディジット線 ＭＣ メモリセル Ｑ トランジスタ ＳＡ センス増幅器 ＷＬ１〜ＷＬ４ ワード線
Claims (1)
- 【請求項１】 複数列に配列された複数のメモリセル
と、これらメモリセルに各列ごとにそれぞれ接続し第１
及び第２の層に互いに絶縁されて形成されこれらメモリ
セルのデータを伝達する互いに対をなす複数の第１及び
第２のディジット線とを有する半導体記憶装置におい
て、前記各第１及び第２のディジット線をそれぞれ所定
の位置で分割し、分割されたこれらディジット線の一方
を前記第１及び第２の層の一方に他方を前記第１及び第
２の層の他方に形成しかつ分割されたディジット線どう
しは所定の位置で互いに接続する構造とし、分割された
ディジット線どうしを互いに接続する接続部がメモリセ
ルとの接続部を兼ね備えた事を特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23579391A JP3185272B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23579391A JP3185272B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574144A JPH0574144A (ja) | 1993-03-26 |
| JP3185272B2 true JP3185272B2 (ja) | 2001-07-09 |
Family
ID=16991346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23579391A Expired - Fee Related JP3185272B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185272B2 (ja) |
-
1991
- 1991-09-17 JP JP23579391A patent/JP3185272B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574144A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010403 |
|
| LAPS | Cancellation because of no payment of annual fees |