JP3185272B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3185272B2 JP3185272B2 JP23579391A JP23579391A JP3185272B2 JP 3185272 B2 JP3185272 B2 JP 3185272B2 JP 23579391 A JP23579391 A JP 23579391A JP 23579391 A JP23579391 A JP 23579391A JP 3185272 B2 JP3185272 B2 JP 3185272B2
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に高密度化された半導体記憶装置に関する。
特に高密度化された半導体記憶装置に関する。
【0002】
【従来の技術】従来、半導体記憶装置には種々の形のも
のが用いられているが、MOSトランジスタ1個と容量
素子1個とでメモリセルを構成するいわゆる1トランジ
スタ1キャパシタ型のメモリセルは、1ビット当りの所
要面積が小さくて済み、大容量化に通しているので広く
用いられている。
のが用いられているが、MOSトランジスタ1個と容量
素子1個とでメモリセルを構成するいわゆる1トランジ
スタ1キャパシタ型のメモリセルは、1ビット当りの所
要面積が小さくて済み、大容量化に通しているので広く
用いられている。
【0003】図2(A),(B)は従来の一般的な1ト
ランジスタ1キャパシタ型のメモリセルを備えた半導体
記憶装置の回路図及び配置図である。
ランジスタ1キャパシタ型のメモリセルを備えた半導体
記憶装置の回路図及び配置図である。
【0004】この半導体記憶装置は、複数列(2列のみ
表示)に配列された複数のメモリセルMCと、これらメ
モリセルMCに各列ごとにそれぞれ接続し第1及び第2
の層(上層,下層)に互いに絶縁されて形成され、これ
らメモリセルのデータを伝達する互いに対をなす複数の
(1対のみ表示)第1及び第2のディジット線DL1,
DL2と、行方向のメモリセルMCを所定の単位で選択
するワード線WL1〜WL4(図2(B)には表示せ
ず)と、互いに対をなすディジット線DL1,DL2間
の信号をそれぞれ増幅するセンス増幅するセンス増幅器
SA(図2(B)には表示せず)とを有する構成となっ
ている。各メモリセルMCは、MOSトランジスタQと
容量素子Cとから構成されている。
表示)に配列された複数のメモリセルMCと、これらメ
モリセルMCに各列ごとにそれぞれ接続し第1及び第2
の層(上層,下層)に互いに絶縁されて形成され、これ
らメモリセルのデータを伝達する互いに対をなす複数の
(1対のみ表示)第1及び第2のディジット線DL1,
DL2と、行方向のメモリセルMCを所定の単位で選択
するワード線WL1〜WL4(図2(B)には表示せ
ず)と、互いに対をなすディジット線DL1,DL2間
の信号をそれぞれ増幅するセンス増幅するセンス増幅器
SA(図2(B)には表示せず)とを有する構成となっ
ている。各メモリセルMCは、MOSトランジスタQと
容量素子Cとから構成されている。
【0005】近年、半導体記憶装置の高集積化の要求が
強く、メモリセルMC間のピッチが一般と狭まってきて
いる。これに伴い、ディジット線DL1,DL2は図2
(B)に示すように、2つの層に形成する多層構造(実
線:上層,破線:下層)とし、平面的に透視してみると
ディジット線DL1,DL2の一部が重なり合って配列
されており、これによりメモリセル間のピッチを小さく
しようとしている。
強く、メモリセルMC間のピッチが一般と狭まってきて
いる。これに伴い、ディジット線DL1,DL2は図2
(B)に示すように、2つの層に形成する多層構造(実
線:上層,破線:下層)とし、平面的に透視してみると
ディジット線DL1,DL2の一部が重なり合って配列
されており、これによりメモリセル間のピッチを小さく
しようとしている。
【0006】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、互いに対をなすディジット線DL1,DL
2を2つの層に形成しているので、これらディジット線
DL1,DL2間に2つの層による電気的特性のわずか
なちがいによる不平衡が生じ、高精度なデータ感知が困
難になるという欠点があった。
記憶装置は、互いに対をなすディジット線DL1,DL
2を2つの層に形成しているので、これらディジット線
DL1,DL2間に2つの層による電気的特性のわずか
なちがいによる不平衡が生じ、高精度なデータ感知が困
難になるという欠点があった。
【0007】本発明の目的は、対をなすディジット線間
の不平衡をなくし、高精度なデータの感知ができる半導
体記憶装置を提供することにある。
の不平衡をなくし、高精度なデータの感知ができる半導
体記憶装置を提供することにある。
【0008】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数列に配列された複数のメモリセルと、これらメ
モリセルに各列ごとにそれぞれ接続し第1及び第2の層
に互いに絶縁されて形成されこれらメモリセルのデータ
を伝達する互いに対をなす複数の第1及び第2のディジ
ット線とを有する半導体記憶装置において、各第1及び
第2のディジット線をそれぞれ所定の位置で分割し、分
割されたこれらディジット線の一方を第1及び第2の層
の一方に他方を第1及び第2の層の他方に形成しかつ分
割されたディジット線どうしは所定の位置で互いに接続
する構造とし、かつ分割されたディジット線どうしを互
いに接続する接続部が、メモリセルとの接続部を兼ね備
えたことを特徴とする。
は、複数列に配列された複数のメモリセルと、これらメ
モリセルに各列ごとにそれぞれ接続し第1及び第2の層
に互いに絶縁されて形成されこれらメモリセルのデータ
を伝達する互いに対をなす複数の第1及び第2のディジ
ット線とを有する半導体記憶装置において、各第1及び
第2のディジット線をそれぞれ所定の位置で分割し、分
割されたこれらディジット線の一方を第1及び第2の層
の一方に他方を第1及び第2の層の他方に形成しかつ分
割されたディジット線どうしは所定の位置で互いに接続
する構造とし、かつ分割されたディジット線どうしを互
いに接続する接続部が、メモリセルとの接続部を兼ね備
えたことを特徴とする。
【0009】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0010】図1は本発明の一実施例を示す配置図であ
る。
る。
【0011】この実施例が図2(A),(B)に示され
た従来の半導体記憶装置と相違する点は、第1及び第2
のディジット線DL1,DL2をそれぞれ中央で2つに
分割してDL11,DL12、DL21,DL22と
し、分割されたこれらディジット線の一方(DL11,
DL22)を第1及び第2の層(上層,下層)の一方
(下層)に他方(DL12,DL21)を第1及び第2
の層の他方(上層)に形成しかつ分割されたディジット
線どうしは中央で互いに接続する構造とし、また、分割
されたディジット線どうしを互いに接続する接続部1
が、メモリセルMCとの接続部を兼ね備えた構造とした
点にある。
た従来の半導体記憶装置と相違する点は、第1及び第2
のディジット線DL1,DL2をそれぞれ中央で2つに
分割してDL11,DL12、DL21,DL22と
し、分割されたこれらディジット線の一方(DL11,
DL22)を第1及び第2の層(上層,下層)の一方
(下層)に他方(DL12,DL21)を第1及び第2
の層の他方(上層)に形成しかつ分割されたディジット
線どうしは中央で互いに接続する構造とし、また、分割
されたディジット線どうしを互いに接続する接続部1
が、メモリセルMCとの接続部を兼ね備えた構造とした
点にある。
【0012】このような構造とすることにより、各ディ
ジット線DL1,DL2がそれぞれ第1及び第2の層に
均等にまたがって形成されるので、各ディジット線DL
1,DL2に対する第1の層、第2の層の電気的特性の
わずかなちがいは表われず、対をなすデイジット線DL
1,DL2間の不平衡は生じない。また、第1の層,第
2の層のディジット線間の接続はメモリセルMCとの接
続部1で兼用しているので、接続部分の面積が増大する
こともない。
ジット線DL1,DL2がそれぞれ第1及び第2の層に
均等にまたがって形成されるので、各ディジット線DL
1,DL2に対する第1の層、第2の層の電気的特性の
わずかなちがいは表われず、対をなすデイジット線DL
1,DL2間の不平衡は生じない。また、第1の層,第
2の層のディジット線間の接続はメモリセルMCとの接
続部1で兼用しているので、接続部分の面積が増大する
こともない。
【0013】
【発明の効果】以上説明したように本発明は、対をなす
第1及び第2のディジット線をそれぞれ2つに分割し、
分割されたこれらディジット線の一方を第1の層に他方
を第2の層に、かつ対をなすディジット線どうしを異な
る層に形成し、分割されたディジット線どうしは分割し
た部分で接続し、この接続部をメモリセルとの接続部と
兼用する構成とすることにより、第1及び第2の層のデ
ィジット線に対する電気的特性の差が対をなす第1及び
第2のディジット線に均等に現れるので、対をなす第1
及び第2のディジット線間の不平衡がなくなり、チップ
面積の増大をまねくことなく高精度のデータ感知をする
ことができる効果がある。
第1及び第2のディジット線をそれぞれ2つに分割し、
分割されたこれらディジット線の一方を第1の層に他方
を第2の層に、かつ対をなすディジット線どうしを異な
る層に形成し、分割されたディジット線どうしは分割し
た部分で接続し、この接続部をメモリセルとの接続部と
兼用する構成とすることにより、第1及び第2の層のデ
ィジット線に対する電気的特性の差が対をなす第1及び
第2のディジット線に均等に現れるので、対をなす第1
及び第2のディジット線間の不平衡がなくなり、チップ
面積の増大をまねくことなく高精度のデータ感知をする
ことができる効果がある。
【図1】本発明の一実施例を示す配置図である。
【図2】従来の半導体記憶装置の一例を示す回路図及び
配置図である。
配置図である。
1 接続部 C 容量素子 DL1,DL2,DL11,DL12,DL21,DL
22 ディジット線 MC メモリセル Q トランジスタ SA センス増幅器 WL1〜WL4 ワード線
22 ディジット線 MC メモリセル Q トランジスタ SA センス増幅器 WL1〜WL4 ワード線
Claims (1)
- 【請求項1】 複数列に配列された複数のメモリセル
と、これらメモリセルに各列ごとにそれぞれ接続し第1
及び第2の層に互いに絶縁されて形成されこれらメモリ
セルのデータを伝達する互いに対をなす複数の第1及び
第2のディジット線とを有する半導体記憶装置におい
て、前記各第1及び第2のディジット線をそれぞれ所定
の位置で分割し、分割されたこれらディジット線の一方
を前記第1及び第2の層の一方に他方を前記第1及び第
2の層の他方に形成しかつ分割されたディジット線どう
しは所定の位置で互いに接続する構造とし、分割された
ディジット線どうしを互いに接続する接続部がメモリセ
ルとの接続部を兼ね備えた事を特徴とする半導体記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23579391A JP3185272B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23579391A JP3185272B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0574144A JPH0574144A (ja) | 1993-03-26 |
JP3185272B2 true JP3185272B2 (ja) | 2001-07-09 |
Family
ID=16991346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23579391A Expired - Fee Related JP3185272B2 (ja) | 1991-09-17 | 1991-09-17 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3185272B2 (ja) |
-
1991
- 1991-09-17 JP JP23579391A patent/JP3185272B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0574144A (ja) | 1993-03-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010403 |
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LAPS | Cancellation because of no payment of annual fees |