JP3184096B2 - 半導体記憶装置 - Google Patents
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Description
関する。特に、クロック信号に同期してアクセス動作を
行い、書き込みアドレスを確定させたサイクルの次の書
き込みサイクルでデータを書き込むレイトライト方式を
適用したアドレスのデコード系周辺回路に関する。
Random Access Memory )回路構成図である。デコーダ
100 内のレジスタ(アドレスレジスタ)101 は、外部ク
ロック信号を受けてから内部で発生させたクロック信号
CKと内部ライト信号*Wとの論理積の信号CK*Wに
より制御され、外部から与えられるアドレス信号Addを
ストアする。レジスタ102 ,103 は、それぞれチップセ
レクト信号/S、ライトイネーブル信号/Wに対して設
けられ、クロック信号CKに同期して出力制御される。
データ出力用のレジスタ105 は、I/O(データの入出
力)であるデータDQとしての伝達をクロック信号CK
に同期して制御する。出力バッファ109 は、信号/Gに
よりトランスファ制御され、データの衝突を防ぐ。デー
タ入力用のレジスタ104 は、信号CK*Wにより制御さ
れる。
路106 は、内部ライト信号*W、ライトとリードの各モ
ードに応じてビット線の負荷回路を制御する信号SW
E、センスアンプを制御する信号SAE、ライトトラン
ジスタを制御する信号WPを発生させる。内部ライト信
号*Wは、チップセレクト信号/Sとライトイネーブル
信号/Wの論理積をとった信号である。アドレスレジス
タ101 は、1つ分のアドレス信号をストアするための構
成しかなく、常にそのレジスタ内のアドレス信号に対応
するセル(メモリセル)を選択する。
ード(R))と書き込み(ライト(W))のサイクルの
一例を示すタイミングチャートである。サイクル1で指
定されたアドレス信号A1 に対応した読み出しデータ
は、サイクル2内で読み出され、これに対応するI/O
データDQとしての出力データQ1 は、例えばサイクル
3のクロックのアップエッジで得る。サイクル5では書
き込みを行う。すなわち、データD3 はアドレス信号A
3 に対応したセルに書き込まれる。この書き込みは、サ
イクル5の中で終了する。
の場合、入出力パッドが多くなる理由から、入出力パッ
ドを共通にしたI/Oコモン方式をとる。この方式によ
れば、動作サイクルには、出力データQ2 と、入力デー
タD3 が衝突しないようにするための、アドレスが指定
されないサイクルが設けられる。すなわち、ダミーサイ
クル4である。なお、ダミーサイクル3は、リードサイ
クル2の、アドレス信号A2 に対応したデータを読み出
すサイクルであるから、アドレスが指定されないサイク
ルとなるのは当然である。同様に、ダミーサイクル9,
10は、リードサイクル8からライトサイクル11の間
で必要である。さらにライトサイクル12は、アドレス
信号A8 に対応したセルにデータD8 を書き込むために
必要である。
ーサイクルは、読み出しから書き込みの動作に変わる度
に、データ衝突防止のために1サイクル分必要である。
この1サイクル分のダミーサイクルは、メモリ動作全体
の処理時間を長くするという問題がある。
ダミーサイクルによってリードからライトに変わる度に
1サイクル分の時間が費やされ、メモリ動作の高速化を
妨げているという問題がある。
されたものであり、その目的は、書き込み及び読み出し
動作時間に無駄のない高速動作を実現する同期型半導体
記憶装置を提供することにある。
信号に同期してメモリセルアレイにアクセス動作を行
い、読み出しアドレス信号を確定させる読み出しサイク
ルでデータを読み出し、書き込みアドレス信号を確定さ
せるサイクルの次の書き込みサイクルでデータを書き込
むレイトライト方式を有する半導体記憶装置(SRA
M)において、書き込み動作または読み出し動作におい
て前記メモリセルアレイ内のメモリセルを選択するため
に設けられたワード線及びビット線と、前記書き込み動
作においては、前記書き込みアドレス信号を確定させる
サイクルで書き込みアドレス信号に対応した前記ワード
線を選択し、かつ付加的な遅延時間を持たせることによ
り、前記次の書き込みサイクルで前記データが確定し前
記ビット線にそのデータが現れるまで前記ワード線を選
択したままにして前記データを前記メモリセルに書き込
む手段と、前記読み出し動作においては、前記付加的な
遅延時間を持たせることなく前記読み出しアドレス信号
を確定させる読み出しサイクルで読み出しアドレス信号
に対応した前記ワード線を選択する手段とを具備するこ
とを特徴とする。
メモリセルアレイへのアクセス時間を異ならせることに
よって、レイトライト方式を利用して書き込みに必要な
総時間を縮小し、ライトマージンを増大させる。しかも
リードサイクルも最小にできる回路構成を実現する。
コード動作を伴う。そこでまず、この発明の前提となる
レイトライトという書き込み方式について説明する。レ
イトライトとは、データを入力する1つ前のサイクルで
ライトアドレス信号(書き込みアドレス信号)を確定す
る方式である。
チャートであり、前記図14のタイミングチャートに対
応している。図11において、I/OデータDQにおけ
る、Q2 の読み出しとD3 の書き込みのタイミングは、
図14のタイミングと同じである。書き込みデータD3
に対応するライトアドレス信号A3 は、サイクル4で入
力するため、データ衝突することなく、ダミーサイクル
を1サイクル分なくすことができる。このように、レイ
トライト仕様は、従来方式である図14と比べて、サイ
クル11で終了し、従来方式より1サイクル分早く終了
することができる。なお、図中のAstr ,Dstr につい
ては後述する。
レス信号にアクセスするためのワード線活性化からビッ
ト線へのデータ伝達の様子を示す波形図であり、図11
のサイクル2,3,4,5,6を示している。
ータは、そのアドレス信号が確定するサイクルの1つ後
のサイクルで入力される。セルへの書き込み動作は、こ
の書き込みデータが入力したサイクルで行われる。例え
ば、データD3 の、ライトアドレス信号A3 に応じたセ
ルへの書き込みは、サイクル5で行われる。
後のライトサイクルでは、データは対応するメモリセル
にすぐには書き込まれない。このデータの書き込みは、
リードサイクルを経た次のライトサイクルにおける一番
初めのサイクルで行われるのである。例えば、サイクル
2より前のライトサイクルにおける、リードサイクルに
入る1つ前の一番最後のライトアドレス信号Astr に対
応するデータDstr の書き込みは、サイクル4で行われ
る。サイクル5では、ライトアドレス信号A3に対応す
るセルに書き込むデータD3 のビット線電位が決まり、
書き込みが行われる。
A3 は、リードサイクルに変わる前の一番最後のライト
サイクルである。よって、アドレス信号A3 は、ライト
アドレス信号Astr として、次のライトサイクルが来る
までレジスタ(ここでは図示しない)に保持される(図
11のAstr 参照)。また、アドレス信号A3 に対応す
るデータD4 もまた、次のライトサイクルが来るまでレ
ジスタ(ここでは図示しない)に保持される(図11の
Dstr 参照)。
ぐため、ワード線は、データがビット線に入って来る前
に確定しておく必要がある。例えば、ワード線SWL3
の選択は、データD3 よりも早く確定していなければな
らない。しかし、ワード線は、アドレス信号に応じたデ
コード動作をするのに必要な時間を有する。よって、ワ
ード線SWL3 の選択とデータD3 とでは、データD3
の方が早くメモリセルアレイ内の決められたビット線に
伝達可能となる。このため、書き込みデータD3 のビッ
ト線への伝達は、正しいワード線SWL3 が確定するま
で待たなければならない。Tskewは上記のような書き込
みデータのビット線への伝達のタイミングマージンであ
る。
作の遅れを防ぐために、リードサイクルにおけるワード
線SWL5 の選択が確定するよりも十分に早く、書き込
み時のビット線の電位は、リカバリーしていなければな
らない。
イムTcyw は、書き込みタイミングマージンTskewによ
り、Tskew+Twpよりも小さくすることはできない。T
wpは書き込みパルス幅であり、セルへの書き込みが行わ
れるビット線の活性化決定から終了(ビット線電位をも
とに戻して回復させる)までのアナログ的動作時間であ
る。あるSRAMの例では、Tskew=0.6ns、Twp
=2.4nsであり、Tcyw =3.0nsである。
(Tskew)のためにサイクルタイムが大きくなることに
着目する。そこで、本発明は、レイトライト方式をうま
く利用し、書き込みタイミングマージン(Tskew)が補
償でき、書き込みに必要な総時間を縮小すると共に、ラ
イトサイクル直後の読み出し動作が遅れないようにしつ
つ、書き込み時のビット線の電位のリカバリーが支障な
く行える回路構成を提供する。
イト方式の同期型SRAM(StaticRandom Access Memo
ry )の要部の回路図である。ライトアドレス信号を保
持するアドレス信号レジスタ110 が、前記図13のデコ
ーダ内のアドレス信号レジスタ101 とは別に設けられて
いる。パスゲート3 は、レジスタ101 に保持されている
アドレス信号と、レジスタ110 に保持されているアドレ
ス信号の、どちらを選択するかを制御する。
おける2番目以降のライトサイクル(つまりライトサイ
クルにおける最初の書き込みだけは除く)では、パスゲ
ート3 の、信号/SCON側による活性化に従って、レ
ジスタ101 からのアドレス信号(Add)がデコーダ131
に伝送される。このデコーダ131 のデコード動作に応じ
てメモリセルアレイ108 中の1つのセルが選択される。
みは、パスゲート3 の信号SCON側による活性化に従
って、レジスタ110 のアドレス信号に応じてデコーダ13
1 を通ってメモリセルアレイ108 中の1つのセルが選択
される。
一番最後の書き込みは、その次のサイクル(つまり、リ
ードサイクル)で行わない。ライトサイクルの一番最後
のライトアドレス信号及び書き込みデータは、それぞれ
レジスタ110 、レジスタ104に保持しておき、次回のラ
イトサイクルが来たらその一番初めのサイクルで書き込
み動作が実行される。
コードパスと、連続した書き込み動作における2番目以
降のライトサイクル(つまりライトサイクルにおける最
初の書き込みだけは除く)でのライトアドレス信号のデ
コードパスとの切り替えを制御する。パスゲート10にお
いて、/WRITE信号側による導通パスは、読み出し
動作時でのパスである(この導通パスをリードパスとい
う)。パスゲート10において、WRITE信号側による
導通パスは、書き込み動作時でのパスである(この導通
パスをライトパスという)。ライトパスは、遅延回路4-
1 ,4-2 を経るようになっており、書き込み時のデコー
ド動作はこの遅延回路4-1 ,4-2 の分だけ遅延される。
なお、遅延回路4-1 は、レジスタ110 への入力タイミン
グを調整する機能を兼ね備えている。
部クロック信号CKの論理積をとった信号CK*Wによ
り制御される。内部ライト信号*Wは、外部からのチッ
プセレクト信号/Sとライトイネーブル信号/Wの論理
積をとった信号であり、コントロール回路7 から発生さ
れる。レジスタ104 は、信号CK*Wにより制御され
る。
アドレス信号が一致したとき、パスゲート6 の信号FC
MP側による活性化に従って、レジスタ104 に保持され
ているデータがパスゲート6 に伝達される。この動作
は、レジスタ104 に保持されたライトサイクルの一番最
後の書き込み分のデータが、次のリードサイクルの中で
ヒットした場合に有効となる。すなわち、書き込まれる
べきデータは、実際の書き込みを待たずしてレジスタ10
4 から読み出されるわけである。レジスタ104 からのデ
ータ(Dstr )は、クロック信号CKのタイミングでレ
ジスタ105 で保持出力され、信号/Gによりトランスフ
ァ制御される出力バッファ109 を介して、I/Oデータ
DQ(出力データ)として送出される。
スゲート6 の信号/FCMP側による活性化に従い、レ
ジスタ101 で指定されたアドレス信号に応じたメモリセ
ルアレイ108 中の1つのセルが選択される。センスアン
プ(107 )からの読み出しデータは、クロック信号CK
のタイミングでレジスタ105 にて保持出力され、信号/
Gによりトランスファ制御される出力バッファ109 から
I/OデータDQ(出力データ)として送出される。
ライトのためのレジスタ104 の制御信号ジュネレータで
ある。すなわち、チップセレクト信号/S、ライトイネ
ーブル信号/Wの両者活性化の信号を入力したとき、コ
ントロール回路7 からの信号*Wは“H”レベル(ハイ
レベル)となる。これにより、レジスタ8 は、クロック
信号CKのダウンエッジでその信号*Wの“H”レベル
が保持出力され、ANDゲート9 は、クロック信号CK
のアップエッジで“H”レベルが出力される。レジスタ
104 は、このANDゲート9 の“H”レベル出力によ
り、I/Oからの書き込みデータを保持出力する。
路7 は、その他に、内部ライト信号*Wの反転信号であ
る内部リード信号*R、書き込みと読み出しの各モード
に応じてビット線の負荷回路を制御する信号SWE、セ
ンスアンプ及びライトトランジスタ(107 )をそれぞれ
制御する信号SAE、信号WPを発生させる。
整回路120 (囲んだ部分の回路)の例を示す回路図であ
る。パスゲート10と3 は、同様の回路構成であって、P
チャネルMOSトランジスタとNチャネルMOSトラン
ジスタのソース・ドレイン並列接続のトランスファ制御
ゲートである。制御信号であるWRITE及びSCON
の生成回路についてはそれぞれ後述する。
ッチタイミングを調節する。また、遅延回路4-2 は、ア
ドレス信号がデコーダ等を経てワード線を確定するに至
る所要時間とこの確定したワード線を選択維持する時間
の差をつくるために設けられている。これらの遅延回路
4-1 ,4-2 は、しきい値が制御されたインバータの直列
接続等、種々の構成が考えられる。遅延回路4-1 ,4-2
に続いて接続されているインバータ2個の直列回路43
は、駆動バッファとして機能する。上述しているよう
に、書き込み動作におけるデコードパスは、読み出し動
作のそれに比べて、遅延回路(4-1 ,4-2 、特に遅延回
路4-2 )を経る分だけワード線の切り替えが遅らされ
る。
アドレス信号(ノード51の信号)を入力する。図2にお
いて、レジスタ110 は、2個のラッチL1 ,L2 を直列
接続して構成されている。ラッチL1 は次のようであ
る。クロックドインバータIV1 は、PチャネルMOS
トランジスタ11,NチャネルMOSトランジスタ12の共
通ゲートからノード51の信号が入力される。Pチャネル
MOSトランジスタ13,NチャネルMOSトランジスタ
14の各ゲートそれぞれに、前記した信号CK*W及び/
CK*W(信号CK*Wの反転信号)が入力され、この
インバータIV1の出力を制御している。クロックドイ
ンバータIV1 のアクティブ時の出力は、インバータ
25を通って反転され、ノード51の信号と同相出力をクロ
ックドインバータIV2 の出力としてノード52に伝達す
ると共に、PチャネルMOSトランジスタ21,Nチャネ
ルMOSトランジスタ22の共通ゲートに入力する。Pチ
ャネルMOSトランジスタ23,NチャネルMOSトラン
ジスタ24の各ゲートには、それぞれ信号/CK*W及び
CK*Wが入力され、このインバータIV2 の出力を制
御している。
である他はラッチL1 と同様構成である。すなわち、ク
ロックドインバータIV3 は、PチャネルMOSトラン
ジスタ11,NチャネルMOSトランジスタ12の共通ゲー
トからノード52の信号が入力される。PチャネルMOS
トランジスタ13,NチャネルMOSトランジスタ14の各
ゲートそれぞれに、前記した信号/CK*W及びCK*
Wが入力され、このインバータIV3 の出力を制御して
いる。クロックドインバータIV3 のアクティブ時の出
力は、インバータ25を通って反転され、ノード52の信号
と同相出力をクロックドインバータIV4 の出力として
ノード53に伝達すると共に、PチャネルMOSトランジ
スタ21,NチャネルMOSトランジスタ22の共通ゲート
に入力する。PチャネルMOSトランジスタ23,Nチャ
ネルMOSトランジスタ24の各ゲートには、それぞれ信
号CK*W及び/CK*Wが入力され、このインバータ
IV2 の出力を制御している。
K*Wが立ち下がると、ラッチL1では、インバータI
V1 がアクティブになり、インバータ25を介してノード
51の信号がラッチL2 の入力ノード52に伝達される。こ
のとき、ラッチL2 では、インバータIV3 が非活性、
インバータIV4 がアクティブであって、インバータ25
を介して前のサイクルのノード52の信号が出力されてお
り、ノード53に伝達維持されている。次に、信号CK*
Wが立ち上がると、ラッチL1 では、インバータIV1
が非活性となるから、今のノード51の信号は遮断され
る。一方、インバータIV2 がアクティブになるから、
ノード52に伝達されていた前のノード51の信号が保持出
力される。そして、ラッチL2 におけるインバータIV
3 のアクティブにより、インバータ25を介して、上記保
持出力されているノード52の信号をノード53に伝達す
る。
WRITEを生成する信号発生回路を示す回路図であ
る。この回路は、例えば図2に示したラッチL2 のクロ
ックドインバータIV3 に代えて、多入力で論理をとる
クロックドNANDゲートを構成した回路構成となって
いる。この回路は、クロック信号/CK,CKでアクテ
ィブ制御される。チップセレクト信号/S、ライトイネ
ーブル信号/Wそれぞれの反転信号S,Wに対応したN
ANDゲート出力は、インバータ25を介することにより
ANDの論理出力となり、これを信号WRITEとす
る。
がると、NANDゲートがアクティブになり、信号S,
Wに対応するANDゲート出力が信号WRITEとして
出力される。クロック信号CKが立ち下がると、今現在
の信号S,Wは遮断され、その前の信号S,Wに対応す
るANDゲート出力が信号WRITEとして保持され
る。
CONを生成する信号発生回路を示す回路図である。図
4は、ラッチL5 ,L6 が含まれる。ラッチL5 は、チ
ップセレクト信号/Sの反転信号Sを入力する。ラッチ
L6 は、ライトイネーブル信号/Wの反転信号Wを入力
する。両ラッチL5 ,L6 の構成は、基本的には、例え
ば図2のラッチL2 と同様である。ただし、ラッチL5
は、インバータ251 の接続関係を並列接続にしており、
ラッチL6 と出力論理が逆である。すなわち、ラッチL
5 は、信号Sに対して反転出力となる。トランスファ制
御回路60は、ラッチL6 の出力“L”レベル(ローレベ
ル)により、信号経路SP1 側がアクティブに、ラッチ
L6 の出力“H”レベル(ハイレベル)により、信号経
路SP2側がアクティブになるように構成されている。
インバータ2個の直列回路65は、フローティング防止用
として機能し、67は遅延回路、インバータ2個の直列回
路69は駆動用バッファとして機能する。
み動作から読み出し動作(信号Wが“L”)に変わると
き、パスゲート62はオンし、パスゲート63はオフする。
同時に信号Sは、“H”レベルから“L”レベルに変化
する。信号SCONは、高速に“H”レベルになる。
わるとき、パスゲート62はオフし、パスゲート63はオン
する。同時に信号Sは、“L”レベルから“H”レベル
に変化する。信号SCONは、遅延回路67の遅延時間分
だけ遅れて“L”レベルになる。
書き込みの切り替わり時において、リードアドレスは高
速にデコードし、ライトアドレスは遅延を付けてデコー
ドさせるための制御信号となっている。
示す回路図である。NチャネルMOSトランジスタNM
のゲートにはEXNORゲート70の出力が接続されてい
る。NチャネルMOSトランジスタNMは、アドレスデ
コードの入力N個に合わせて設けられる。PチャネルM
OSトランジスタPMは、ソース・ドレイン間が電源と
出力ノード間に接続されている。PチャネルMOSトラ
ンジスタPMは、ゲートにプリチャージ信号Pr が入力
され活性化制御用として機能する。
1具体例を示す回路図である。電源と接地電位間には第
1回路と第2回路が形成されている。第1回路は、Pチ
ャネルMOSトランジスタ71,72、NチャネルMOSト
ランジスタ73,74が直列に接続されている。第2回路
は、PチャネルMOSトランジスタ75,76、Nチャネル
MOSトランジスタ77,78が直列に接続されている。ト
ランジスタ71と75のゲート間、トランジスタ72と76のゲ
ート間、トランジスタ73と77のゲート間、トランジスタ
74と78のゲート間にはそれぞれインバータ79,80,81,
82の入出力間が接続されている。入力IN1 は、トラン
ジスタ71と73のゲートに接続される。入力IN2 は、イ
ンバータ83の入力とトランジスタ74のゲートに接続され
る。インバータ83の出力は、トランジスタ72のゲートに
接続されている。トランジスタ72と73の接続点とトラン
ジスタ76と77の接続点は、共通にインバータ84の入力に
接続される。インバータ84の出力は、EXNORゲート
の論理出力となる。
2具体例を示す回路図である。電源と接地電位間にPチ
ャネルMOSトランジスタ85,NチャネルMOSトラン
ジスタ86が直列に接続され、それらのゲートは、共通に
入力IN1 に接続されている。このトランジスタ85,86
の共通ゲート、共通ドレイン間には、PチャネルMOS
トランジスタ87,NチャネルMOSトランジスタ88が直
列に接続されている。トランジスタ87と88の共通ゲート
は、入力IN2 に接続されている。このトランジスタ87
と88の共通ゲート、共通ドレイン間は、パスゲート89に
より結合されている。パスゲート89のPチャネル側は、
入力IN1 により制御される。パスゲート89のNチャネ
ル側は、トランジスタ85,86の共通ドレイン出力により
制御される。トランジスタ87と88の共通ドレインは、イ
ンバータ90の入力に接続される。インバータ90の出力
は、EXNORゲートの論理出力となる。
レジスタ101 の具体例を示す回路図であり、デコーダへ
の入力(アドレス信号)が4個の場合を示す。基本的構
成としては、前記図3に示した信号発生回路と同様の回
路が3つ準備される。これらの回路は、レジスタ動作す
るように、クロック信号CKあるいは/CKに同期させ
保持出力するように構成されている。
れ各入力2つのIN1 ,IN2 、あるいはIN3 ,IN
4 の各入力で論理をとるように構成される。クロックド
インバータIV7 ,IV8 は、それぞれNAND回路3
0,31の論理出力にラッチ機能を付加すると共に、NA
ND回路30,31の論理出力をAND出力に変換する。ク
ロックドNAND回路32は、この2つのAND出力信号
ADIN1 ,ADIN2を入力とする。クロックドイン
バータIV9 は、NAND回路32の出力をラッチする機
能とAND出力を得る機能を有する。クロックドインバ
ータIV9 の出力は、図1の回路120 に送出される。
けるSRAMにおける、アドレスにアクセスするための
ワード線活性化からビット線へのデータ伝達の様子を表
す波形図である。この図9を用いて図1の回路動作を説
明する。
て、パスゲート3 は信号/SCON側、パスゲート10は
信号/WRITE側による活性化に従って、レジスタ10
1 のアドレス信号に応じてメモリセルアレイ108 内のセ
ルが選択される。
いる。すなわち、図12のダミーサイクルに代えて、ラ
イトアドレス信号Astr を取り込むサイクルとしてい
る。ライトアドレス信号Astr は、前述したように、前
のライトサイクルでの一番最後の書き込みデータDstr
のアドレスを指定する信号である。ライトアドレス信号
Astr は、レジスタ110 に保持されていたものであり、
書き込みデータDstr は、レジスタ104 に保持されてい
たものである。
イクル4でアドレス信号A3 がレジスタ101 にストアさ
れる。サイクル4の前半では、前のライトサイクルの一
番最後の書き込みが、ライトアドレス信号Astr とデー
タDstr に従って実行される。このとき、パスゲート3
は、信号SCON側による活性化に従い、レジスタ110
側の内容に応じてアドレス指定する。サイクル4の後半
では、パスゲート3 は信号/SCON側、パスゲート10
は信号WRITE側による活性化に従って、レジスタ10
1 の指定するアドレス信号A3 に対応するメモリセルア
レイ108 内のセルが選択される。
レジスタ101 にストアされる。このサイクル5になった
時には、すでにアドレス信号A3 に対応するセルの選択
が確定している。従って、サイクル5の前半ではアドレ
ス信号A3 に対応するセルにデータD3 が書き込まれ
る。そして、レジスタ110 にはアドレス信号A4 がスト
アされ、レジスタ104 にはデータD4 がストアされる。
サイクル5の後半では、アドレス信号A4 に従ってセル
が選択される。
セルへのデータD4 の書き込みは、書き込み動作が次も
連続していればサイクル6で行われる。しかし、サイク
ル6は読み出し動作なので、書き込みは行わない。アド
レス信号A4 とデータD4 は、次のライトサイクルまで
レジスタ110 ,104 に保持しておき、次のライトサイク
ルの一番初めのサイクルでアドレス信号A4 に対応した
セルへのデータD4 の書き込みを行う。
のライトサイクルのデータを読み出す場合は、前述した
ようにセルには書き込んでいないので、レジスタ104 の
ストレージノードから読み出す(Dstr )。すなわち、
最後のライトアドレス信号は、レジスタ110 ストレージ
ノードに保持されている(Astr )。コンパレータ5は
このアドレス信号Astr と外部から入力されたアドレス
信号(レジスタ101 の出力)が一致するか否かを検知す
る。一致した場合はパスゲート6 の信号FCMP側によ
る活性化に従い、データDstr がレジスタ105 に伝達さ
れ、信号/Gによりトランスファ制御される出力バッフ
ァ109 からI/OであるDQに読み出される。
と、本発明のレイトライト仕様のSRAMにおいては、
書き込みタイミングマージンTskewを補償した構成とな
っている。すなわち、Tcyw =Twpとなり、サイクルタ
イムをTskew分だけ縮小することができる。
マージンを持っているが、アドレス信号A3 のデータD
3 の書き込みに対応するアドレスデコードは、図12の
タイミングに比べてTskewの時間だけ早くスタートさせ
ている。つまり、Tskewの時間分だけ前のサイクルにオ
ーバラップさせている。
前のサイクルの書き込み後のビット線のリカバリーの期
間にオーバラップさせている。アドレス信号に応じたワ
ード線選択の切替えのタイミングは遅延時間(図9のD
LY)を付加しているので、前のサイクルでの書き込み
が十分に行われる。この遅延時間(図9のDLY)は、
図1の遅延回路4-1 ,4-2 によって作られる。
イクルにおけるワード線が確定するよりも十分早く終了
させることができる。例えば、データD3 の書き込み
は、リードサイクル6のワード線SWL5 が確定するよ
りも十分早く終了させることができる。すなわち、ワー
ド線の切替え初期にはビット線のリカバリーは終了して
いる。このことは、書き込み直後の読み出しのアクセス
タイムの増大を防ぐためのマージンを補償しているとい
える。
は、図1の遅延回路4-1 ,4-2 を通ることなく、遅延時
間は付加されない。よって、デコード動作における最小
の遅延時間でSWL5 に切り替わることができる。な
お、SWL4 はこのサイクルでは使われない。ライトサ
イクルの一番最後の書き込み、つまり、ライトアドレス
信号A4 に対応する書き込みはそのサイクルで行わず、
そのライトアドレス信号A4 と書き込みデータ(D4 )
は図1に示すレジスタ110 、レジスタ104 にそれぞれ保
持される。そして、次のライトサイクルが来たらその一
番初めのサイクルでアクセスされる。
ス信号のデコードスピードを切替える。リードサイクル
におけるアドレスA5 のデコードの遅延時間は最小にす
る。これにより、アクセスタイムの高速化に寄与する。
例えば、この図9のアクセスのタイミングによれば、最
小ライトサイクルタイムTcyw は、書き込みパルス幅T
wpと等しく、図12と比較するならば、最小ライトサイ
クルタイムTcyw は、2.4nsとなり、0.6ns高
速化する。つまり、本発明によれば、メモリ動作のサイ
クルタイムは図12と比べて、約20%の縮小が可能と
なる。
縮小されても、書き込みの時間は十分とれ、しかもライ
トリカバリーは十分行われるので、書き込み動作から読
み出し動作への変化時においても、読み出し動作が遅れ
ることはない。このようなことから、この発明は、大容
量かつ高速SRAMが要求される程、絶大な効果を発揮
する。
ジに同期して動作させる例を示したが、図10に示すよ
うに、クロックのアップエッジとダウンエッジの両エッ
ジに同期させてもよい。そのときの1つのクロックのエ
ッジに対する動作は図9と同様である。ただし、内部デ
ータの転送レートは図9と比べて2倍になる。
サイクルとしたが、ダミーサイクルとなっていてもよ
い。すなわち、ライトアドレス信号Astr は、サイクル
4でワード線を選択してもよい。アクセス動作に支障な
ければ、通常の書き込みサイクルでのデコード経路と同
等の伝送速度を有するようにしてもよい。
グマージン(Tskew)のためにサイクルタイムが大きく
なることを問題とし、レイトライト方式をうまく利用し
て、書き込みタイミングマージン(Tskew)が補償で
き、書き込みに必要な総時間を縮小すると共に、ライト
サイクル直後の読み出し動作が遅れないように、書き込
み時のビット線の電位のリカバリーが支障なく行える回
路構成が実現できる。
レイトライト仕様を利用して、読み出し動作ではワード
線のアクセス遅延を最小になるようにし、書き込み動作
では所定の範囲でワード線へのアクセス遅延を大きくす
ることにしたので、最速な書き込み動作を実現させるこ
とができる。しかも、ビット線の回復は十分行われ、書
き込み直後の読み出しの遅れを防ぎ、ライトマージンを
増大させる。この結果、高速で高信頼性の同期型の半導
体記憶装置が提供できる。
同期型SRAMの要部構成の回路図。
路図。
回路。
回路。
回路図。
回路図。
例を示す回路図。
における、アドレスにアクセスするためのワード線活性
化からビット線へのデータ伝達の様子を表す波形図。
図。
るためのタイミングチャート。
ャート。
の一例を示すタイミングチャート。
Claims (14)
- 【請求項1】 クロック信号に同期してメモリセルアレ
イにアクセス動作を行い、読み出しアドレス信号を確定
させる読み出しサイクルでデータを読み出し、書き込み
アドレス信号を確定させるサイクルの次の書き込みサイ
クルでデータを書き込むレイトライト方式を有する半導
体記憶装置(SRAM)において、 書き込み動作または読み出し動作において前記メモリセ
ルアレイ内のメモリセルを選択するために設けられたワ
ード線及びビット線と、 前記書き込み動作においては、前記書き込みアドレス信
号を確定させるサイクルで書き込みアドレス信号に対応
した前記ワード線を選択し、かつ付加的な遅延時間を持
たせることにより、前記次の書き込みサイクルで前記デ
ータが確定し前記ビット線にそのデータが現れるまで前
記ワード線を選択したままにして前記データを前記メモ
リセルに書き込む手段と、 前記読み出し動作においては、前記付加的な遅延時間を
持たせることなく前記読み出しアドレス信号を確定させ
る読み出しサイクルで読み出しアドレス信号に対応した
前記ワード線を選択する手段とを具備することを特徴と
する半導体記憶装置。 - 【請求項2】 クロック信号に同期してメモリセルアレ
イにアクセス動作を行い、読み出しアドレス信号を確定
させる読み出しサイクルでデータを読み出し、書き込み
アドレス信号を確定させるサイクルの次の書き込みサイ
クルでデータを書き込むレイトライト方式を有する半導
体記憶装置(SRAM)において、 前記読み出しサイクルにおいて、前記読み出しアドレス
信号を確定させるタイミングと、前記書き込みサイクル
でデータを書き込む前のサイクルにおいて、前記書き込
みアドレス信号を確定させるタイミングとを異ならせ、
前記アクセス動作のタイミングを読み出しと書き込みと
で異ならせたことを特徴とする半導体記憶装置。 - 【請求項3】 クロック信号に同期してメモリセルアレ
イにアクセス動作を行い、読み出しアドレス信号を確定
させる読み出しサイクルでデータを読み出し、書き込み
アドレス信号を確定させるサイクルの次の書き込みサイ
クルでデータを書き込むレイトライト方式を有する半導
体記憶装置(SRAM)において、 前記読み出しアドレス信号が前記メモリセルアレイにア
クセスされるための第1のデコード経路と、 前記書き込みアドレス信号が前記メモリセルアレイにア
クセスされるための第2のデコード経路と、 前記第2のデコード経路に付加される遅延回路と、 前記読み出しサイクルから書き込みサイクルに切替った
時の一番初めの書き込みサイクルの1つ前のサイクルに
おいて前記書き込みアドレス信号が前記メモリセルアレ
イにアクセスされるための第3のデコード経路とを具備
したことを特徴とする半導体記憶装置。 - 【請求項4】 前記第3のデコード経路は前記第1のデ
コード経路と前記クロック信号の立ち上がりからのデコ
ード速度が同等であることを特徴とする請求項3記載の
半導体記憶装置。 - 【請求項5】 前記第3のデコード経路は前記第2のデ
コード経路と同等の伝送速度を有することを特徴とする
請求項3記載の半導体記憶装置。 - 【請求項6】 前記第3のデコード経路は、前記書き込
みサイクルで確定した書き込みアドレス信号を保持出力
するアドレスレジスタを含み、前記第3のデコード経路
の成立時にはこのアドレスレジスタの保持出力する書き
込みアドレス信号が前記メモリセルアレイへアクセスさ
れることを特徴とする請求項3記載の半導体記憶装置。 - 【請求項7】 前記書き込みアドレス信号に対応するデ
ータを保持出力するデータレジスタと、 前記第1のデコード経路の読み出しアドレス信号と第3
のデコード経路の書き込みアドレス信号を比較するコン
パレータと、 前記メモリセルアレイからのデータを伝送する第1デー
タ経路と、前記データレジスタからのデータを伝送する
第2データ経路とを有し、前記コンパレータの出力信号
の制御により前記第1データ経路、第2データ経路どち
らか一方が選択される切替回路とをさらに具備し、 前記コンパレータにおいて前記読み出しアドレス信号と
書き込みアドレス信号の一致が検出された時には、前記
データレジスタからのデータを読み出しデータとするこ
とを特徴とする請求項3記載の半導体記憶装置。 - 【請求項8】 前記クロック信号のアップエッジに同期
してメモリセルアレイにアクセス動作を行うことを特徴
とする請求項1ないし3いずれかに記載の半導体記憶装
置。 - 【請求項9】 前記クロック信号のアップエッジとダウ
ンエッジに同期してメモリセルアレイにアクセス動作を
行うことを特徴とする請求項1ないし3いずれかに記載
の半導体記憶装置。 - 【請求項10】 クロック信号に同期してメモリセルア
レイにアクセス動作を行い、読み出しアドレス信号を確
定させる読み出しサイクルでデータを読み出し、書き込
みアドレス信号を確定させるサイクルの次の書き込みサ
イクルでデータを書き込むレイトライト方式を有する半
導体記憶装置(SRAM)において、 クロック信号に同期してアドレス信号を取り込み保持出
力する第1のレジスタと、 前記第1のレジスタに保持されたアドレス信号のうち、
書き込みアドレス信号を前記クロック信号に同期して取
り込み保持出力する第2のレジスタと、 前記第1のレジスタからのアドレス信号を伝送する第1
経路と、前記第2のレジスタからの書き込みアドレス信
号を伝送する第2経路とを有し、前記第1経路、第2経
路どちらか一方を選択する第1の切替回路と、 前記第1のレジスタと前記第1経路との間に設けられ、
前記第1経路に直接に接続される第3経路と、遅延回路
を介して前記第1経路に接続される第4経路とを有し、
前記第3経路、第4経路どちらか一方を選択する第2の
切替回路と、 読み出しサイクルでは読み出しアドレス信号が前記第3
経路及び第1経路を通って前記メモリセルアレイにアク
セスされるようにし、書き込みサイクルでは書き込みア
ドレス信号が前記第4経路及び第1経路を通って前記メ
モリセルアレイにアクセスされるようにし、読み出しサ
イクルから書き込みサイクルに切替った時の一番初めの
書き込みサイクルの1つ前の、読み出しサイクルと書き
込みサイクルの間のサイクルでは前記第2のレジスタか
らの書き込みアドレス信号が前記第2経路を通って前記
メモリセルアレイにアクセスされるようにする前記第1
の切替回路と第2の切替回路の制御手段とを具備したこ
とを特徴とする半導体記憶装置。 - 【請求項11】 前記SRAMにおいて、外部より与え
られるチップセレクト信号とライトイネーブル信号とを
有し、前記制御手段は、前記チップセレクト信号とライ
トイネーブル信号とを内部で合成させた信号により選択
制御される構成を含むことを特徴とする請求項10記載
の半導体記憶装置。 - 【請求項12】 前記書き込みアドレス信号に対応する
データを保持出力する第3のレジスタと、 前記第1のレジスタと第2のレジスタの出力を比較する
コンパレータと、 前記メモリセルアレイからのデータを伝送する第5経路
と、前記第3のレジスタからのデータを伝送する第6経
路とを有し、前記コンパレータの出力信号により前記第
5経路、第6経路どちらか一方が選択される第3の切替
回路とをさらに具備し、 前記コンパレータにおいて前記読み出しアドレス信号と
書き込みアドレス信号の一致が検出された時には、前記
第3のレジスタからのデータを読み出しデータとするこ
とを特徴とする請求項10記載の半導体記憶装置。 - 【請求項13】 前記クロック信号のアップエッジに同
期してメモリセルアレイにアクセス動作を行うことを特
徴とする請求項10記載の半導体記憶装置。 - 【請求項14】 前記クロック信号のアップエッジとダ
ウンエッジに同期してメモリセルアレイにアクセス動作
を行うことを特徴とする請求項10記載の半導体記憶装
置。
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