JP3183909B2 - マイクロ波ミキサ回路 - Google Patents
マイクロ波ミキサ回路Info
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- JP3183909B2 JP3183909B2 JP19019291A JP19019291A JP3183909B2 JP 3183909 B2 JP3183909 B2 JP 3183909B2 JP 19019291 A JP19019291 A JP 19019291A JP 19019291 A JP19019291 A JP 19019291A JP 3183909 B2 JP3183909 B2 JP 3183909B2
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- Japan
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- mixer circuit
- signal
- microwave mixer
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Description
【０００１】
【産業上の利用分野】この発明は、例えばマイクロ波ア
ップコンバータあるいはダウンコンバータに用いられる
マイクロ波ミキサ回路に関する。
ップコンバータあるいはダウンコンバータに用いられる
マイクロ波ミキサ回路に関する。
【０００２】
【従来の技術】従来のマイクロ波アップコンバータに用
いられるマイクロ波ミキサ回路にあっては、一般に図３
に示すように構成される。図３において、点線で囲まれ
る部分はＭＭＩＣ（モノリシック・マイクロ波集積回
路）内を示している。
いられるマイクロ波ミキサ回路にあっては、一般に図３
に示すように構成される。図３において、点線で囲まれ
る部分はＭＭＩＣ（モノリシック・マイクロ波集積回
路）内を示している。
【０００３】伝送信号は非反転信号＋ＳIF、反転信号−
ＳIFの平衡入力形式で与えられ、それぞれ差動対をなす
第１、第２のＦＥＴ（電界効果トランジスタ）素子Ｑ
１，Ｑ２の各ゲート電極に供給される。第１、第２のＦ
ＥＴ素子Ｑ１，Ｑ２の共通ソース電極には第３のＦＥＴ
素子Ｑ３及び抵抗Ｒ１による定電流源を介して端子ｃに
接続される。この端子ｃはＶS 電源に接続される。
ＳIFの平衡入力形式で与えられ、それぞれ差動対をなす
第１、第２のＦＥＴ（電界効果トランジスタ）素子Ｑ
１，Ｑ２の各ゲート電極に供給される。第１、第２のＦ
ＥＴ素子Ｑ１，Ｑ２の共通ソース電極には第３のＦＥＴ
素子Ｑ３及び抵抗Ｒ１による定電流源を介して端子ｃに
接続される。この端子ｃはＶS 電源に接続される。
【０００４】また、上記伝送信号に混合する局部発振信
号は非反転信号＋ＳL0、反転信号−ＳL0の平衡入力形式
で与えられ、非反転信号＋ＳL0は第２のＦＥＴ素子Ｑ２
と直列接続される第４のＦＥＴ素子Ｑ４のゲート電極に
供給され、反転信号−ＳL0は第１のＦＥＴ素子Ｑ１と直
列接続される第５のＦＥＴ素子Ｑ５のゲート電極に供給
される。第４及び第５のＦＥＴ素子Ｑ４，Ｑ５の各ドレ
イン電極はそれぞれ端子ａ，ｂに接続される。以上の回
路構成はＭＭＩＣ化されている。
号は非反転信号＋ＳL0、反転信号−ＳL0の平衡入力形式
で与えられ、非反転信号＋ＳL0は第２のＦＥＴ素子Ｑ２
と直列接続される第４のＦＥＴ素子Ｑ４のゲート電極に
供給され、反転信号−ＳL0は第１のＦＥＴ素子Ｑ１と直
列接続される第５のＦＥＴ素子Ｑ５のゲート電極に供給
される。第４及び第５のＦＥＴ素子Ｑ４，Ｑ５の各ドレ
イン電極はそれぞれ端子ａ，ｂに接続される。以上の回
路構成はＭＭＩＣ化されている。
【０００５】上記端子ａ，ｂはそれぞれ抵抗Ｒ２，Ｒ３
を介してＶD 電源に接続され、また端子ａにはインダク
タＬ１の一方端が接続され、このインダクタＬ１の他方
端はコンデンサＣ１を介して接地されると共に、ミキサ
出力端となる。インダクタＬ１及びコンデンサＣ１はフ
ィルタ回路を構成している。
を介してＶD 電源に接続され、また端子ａにはインダク
タＬ１の一方端が接続され、このインダクタＬ１の他方
端はコンデンサＣ１を介して接地されると共に、ミキサ
出力端となる。インダクタＬ１及びコンデンサＣ１はフ
ィルタ回路を構成している。
【０００６】すなわち、端子ａ，ｂには伝送信号と局部
発振信号との混合出力が互いに逆極性で得られるが、こ
こには局部発振信号ＳL0の周波数成分の漏れがある。そ
こで、ＭＭＩＣ外部において、Ｑ２のドレイン出力をイ
ンダクタＬ１及びコンデンサＣ１によるフィルタ回路に
通してその漏れをアースへ逃がし、必要な周波数成分の
みを出力するようにしている。
発振信号との混合出力が互いに逆極性で得られるが、こ
こには局部発振信号ＳL0の周波数成分の漏れがある。そ
こで、ＭＭＩＣ外部において、Ｑ２のドレイン出力をイ
ンダクタＬ１及びコンデンサＣ１によるフィルタ回路に
通してその漏れをアースへ逃がし、必要な周波数成分の
みを出力するようにしている。
【０００７】尚、ここではアップコンバータとして使用
するので、上記伝送信号ＳIFは局部発振信号ＳL0より周
波数が低い。局部発振信号ＳL0の周波数を伝送信号±Ｓ
IFより低くし、±ＳIFよりＳOUT の周波数が低くなるよ
うにすれば、ダウンコンバータとなる。
するので、上記伝送信号ＳIFは局部発振信号ＳL0より周
波数が低い。局部発振信号ＳL0の周波数を伝送信号±Ｓ
IFより低くし、±ＳIFよりＳOUT の周波数が低くなるよ
うにすれば、ダウンコンバータとなる。
【０００８】しかしながら、マイクロ波ミキサ回路で
は、ＭＭＩＣ化に際して、局部発振信号を不平衡入力形
式で与えることが多くなってきているのに対し、上記の
ような従来の構成では、その不平衡入力の局部発振信号
をいったん平衡入力に変換しなければならず、回路構成
が複雑となる。また、局部発振信号の漏れをなくすため
のフィルタ回路を外付部品で構成しており、これらはＭ
ＭＩＣ内部に構成することはその値からみて極めて困難
である。このため、回路全体をＩＣ内に組み込むことが
できず、当該回路を利用する装置の大型化、コスト上昇
を招いていた。
は、ＭＭＩＣ化に際して、局部発振信号を不平衡入力形
式で与えることが多くなってきているのに対し、上記の
ような従来の構成では、その不平衡入力の局部発振信号
をいったん平衡入力に変換しなければならず、回路構成
が複雑となる。また、局部発振信号の漏れをなくすため
のフィルタ回路を外付部品で構成しており、これらはＭ
ＭＩＣ内部に構成することはその値からみて極めて困難
である。このため、回路全体をＩＣ内に組み込むことが
できず、当該回路を利用する装置の大型化、コスト上昇
を招いていた。
【０００９】
【発明が解決しようとする課題】以上述べたように従来
のマイクロ波ミキサ回路は、混合する信号を不平衡入力
形式で与えられた場合、これをいったん平衡入力に変換
しなければならず、回路構成が複雑となる。また、混合
する信号の漏れをなくすためのフィルタ回路をその値か
らみて外付部品で構成しなければならず、回路全体をＩ
Ｃ内に組み込むことができず、当該回路を利用する装置
の大型化、コスト上昇を招いていた。
のマイクロ波ミキサ回路は、混合する信号を不平衡入力
形式で与えられた場合、これをいったん平衡入力に変換
しなければならず、回路構成が複雑となる。また、混合
する信号の漏れをなくすためのフィルタ回路をその値か
らみて外付部品で構成しなければならず、回路全体をＩ
Ｃ内に組み込むことができず、当該回路を利用する装置
の大型化、コスト上昇を招いていた。
【００１０】そこで、この発明は上記の欠点を除去すべ
くなされたもので、その目的とするところは、混合信号
が不平衡入力形式で与えられても、平衡入力形式に変換
することなく直接的に混合することができ、しかも混合
信号の漏れをＩＣ内部で処理することができ、利用する
装置の小型化、コスト低減を図り得るマイクロ波ミキサ
回路を提供することにある。
くなされたもので、その目的とするところは、混合信号
が不平衡入力形式で与えられても、平衡入力形式に変換
することなく直接的に混合することができ、しかも混合
信号の漏れをＩＣ内部で処理することができ、利用する
装置の小型化、コスト低減を図り得るマイクロ波ミキサ
回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係るマイクロ波ミキサ回路は、制御電極が
それぞれ被混合信号の非反転入力端、反転入力端に接続
され、各一方の被制御電極が共通接続される第１及び第
２のトランジスタ素子と、制御電極が混合信号の入力端
に接続され、その一方の被制御電極が前記第１及び第２
のトランジスタ素子の共通被制御電極に接続され、その
他方の被制御電極が低電位電極に接続される第３のトラ
ンジスタ素子と、前記第１及び第２のトランジスタ素子
の各一方の被制御電極と高電位電極との間に接続される
第１及び第２の抵抗素子と、前記第３のトランジスタ素
子の被制御電極間に接続される容量素子とを具備し、前
記第１及び第２のトランジスタ素子の各一方の被制御電
極のいずれか一方を出力端に接続して構成される。
にこの発明に係るマイクロ波ミキサ回路は、制御電極が
それぞれ被混合信号の非反転入力端、反転入力端に接続
され、各一方の被制御電極が共通接続される第１及び第
２のトランジスタ素子と、制御電極が混合信号の入力端
に接続され、その一方の被制御電極が前記第１及び第２
のトランジスタ素子の共通被制御電極に接続され、その
他方の被制御電極が低電位電極に接続される第３のトラ
ンジスタ素子と、前記第１及び第２のトランジスタ素子
の各一方の被制御電極と高電位電極との間に接続される
第１及び第２の抵抗素子と、前記第３のトランジスタ素
子の被制御電極間に接続される容量素子とを具備し、前
記第１及び第２のトランジスタ素子の各一方の被制御電
極のいずれか一方を出力端に接続して構成される。
【００１２】
【００１３】
【作用】上記目的を達成する構成のマイクロ波ミキサ回
路では、差動対をなす第１及び第２のトランジスタ素子
をそれぞれ平衡入力形式で与えられる一対の被混合信号
で駆動し、その差動回路の電流源となる第３のトランジ
スタ素子を混合信号で駆動して、第１または第２のトラ
ンジスタ素子の高電位側の被制御電極に発生する電圧を
混合出力とするようにしている。
路では、差動対をなす第１及び第２のトランジスタ素子
をそれぞれ平衡入力形式で与えられる一対の被混合信号
で駆動し、その差動回路の電流源となる第３のトランジ
スタ素子を混合信号で駆動して、第１または第２のトラ
ンジスタ素子の高電位側の被制御電極に発生する電圧を
混合出力とするようにしている。
【００１４】さらに、第３のトランジスタ素子の被制御
電極間に容量素子を接続して、第３のトランジスタ素子
から第１及び第２のトランジスタ素子へ流れようとする
混合信号の漏れ成分を、容量素子を介して低電位電極へ
流すようにしている。
電極間に容量素子を接続して、第３のトランジスタ素子
から第１及び第２のトランジスタ素子へ流れようとする
混合信号の漏れ成分を、容量素子を介して低電位電極へ
流すようにしている。
【００１５】
【実施例】以下、この発明の一実施例を図１を参照して
詳細に説明する。図１において、点線で囲まれる部分は
ＭＭＩＣ（モノリシック・マイクロ波集積回路）内を示
している。
詳細に説明する。図１において、点線で囲まれる部分は
ＭＭＩＣ（モノリシック・マイクロ波集積回路）内を示
している。
【００１６】伝送信号は非反転信号＋ＳIF、反転信号−
ＳIFの平衡入力形式で与えられ、それぞれ差動対をなす
第１、第２のＦＥＴ素子Ｑ11，Ｑ12の各ゲート電極に供
給される。第１、第２のＦＥＴ素子Ｑ11，Ｑ12の共通ソ
ース電極には第３のＦＥＴ素子Ｑ13のドレイン電極が接
続されており、このＱ13のゲート電極には上記伝送信号
より周波数の高い局部発振信号ＳL0が供給される。
ＳIFの平衡入力形式で与えられ、それぞれ差動対をなす
第１、第２のＦＥＴ素子Ｑ11，Ｑ12の各ゲート電極に供
給される。第１、第２のＦＥＴ素子Ｑ11，Ｑ12の共通ソ
ース電極には第３のＦＥＴ素子Ｑ13のドレイン電極が接
続されており、このＱ13のゲート電極には上記伝送信号
より周波数の高い局部発振信号ＳL0が供給される。
【００１７】上記第１、第２のＦＥＴ素子Ｑ11，Ｑ12の
各ドレイン電極はそれぞれ端子ａ，ｂを介し、さらに抵
抗Ｒ11，Ｒ12を介してＶD 電源に接続され、第３のＦＥ
Ｔ素子Ｑ13のソース電極は端子ｃを介してＶS 電源に接
続される。端子ａはインダクタＬ11及びコンデンサＣ11
によるＬＣフィルタ回路の入力端に接続され、このフィ
ルタ回路の出力端はミキサ出力端となっている。
各ドレイン電極はそれぞれ端子ａ，ｂを介し、さらに抵
抗Ｒ11，Ｒ12を介してＶD 電源に接続され、第３のＦＥ
Ｔ素子Ｑ13のソース電極は端子ｃを介してＶS 電源に接
続される。端子ａはインダクタＬ11及びコンデンサＣ11
によるＬＣフィルタ回路の入力端に接続され、このフィ
ルタ回路の出力端はミキサ出力端となっている。
【００１８】すなわち、第１、第２のＦＥＴ素子Ｑ11，
Ｑ12の共通ソース電極は、第３のＦＥＴ素子Ｑ13を介
し、局部発振信号ＳL0に応じて変動している。このた
め、差動対をなすＱ11，Ｑ12の各ゲート電極に伝送信号
±ＳIFが与えられると、局部発振信号ＳL0の周波数が加
算されて、第２のＦＥＴ素子Ｑ12のドレイン電極に現れ
る。
Ｑ12の共通ソース電極は、第３のＦＥＴ素子Ｑ13を介
し、局部発振信号ＳL0に応じて変動している。このた
め、差動対をなすＱ11，Ｑ12の各ゲート電極に伝送信号
±ＳIFが与えられると、局部発振信号ＳL0の周波数が加
算されて、第２のＦＥＴ素子Ｑ12のドレイン電極に現れ
る。
【００１９】したがって、上記構成によるマイクロ波ミ
キサ回路は、不平衡入力形式の局部発振信号ＳL0で第３
のＦＥＴ素子Ｑ13を駆動し、伝送信号±ＳIFで駆動され
る差動対ＦＥＴ素子Ｑ11，Ｑ12の電流量を制御している
ので、端子ａに伝送信号±ＳIFと局部発振信号ＳL0の混
合信号を得ることができる。
キサ回路は、不平衡入力形式の局部発振信号ＳL0で第３
のＦＥＴ素子Ｑ13を駆動し、伝送信号±ＳIFで駆動され
る差動対ＦＥＴ素子Ｑ11，Ｑ12の電流量を制御している
ので、端子ａに伝送信号±ＳIFと局部発振信号ＳL0の混
合信号を得ることができる。
【００２０】ところで、前述したように、端子ａには局
部発振信号ＳL0の周波数成分の漏れがある。そこで、図
１では、ＭＭＩＣ外部において、Ｑ12のドレイン出力を
インダクタＬ11及びコンデンサＣ12によるフィルタ回路
に通してその漏れをアースへ逃がし、必要な周波数成分
のみを出力するようにしている。
部発振信号ＳL0の周波数成分の漏れがある。そこで、図
１では、ＭＭＩＣ外部において、Ｑ12のドレイン出力を
インダクタＬ11及びコンデンサＣ12によるフィルタ回路
に通してその漏れをアースへ逃がし、必要な周波数成分
のみを出力するようにしている。
【００２１】しかしながら、上記構成のように、局部発
振信号ＳL0の漏れをなくすためのフィルタ回路を外付部
品で構成すると、当該回路を利用する装置の大型化、コ
スト上昇を招く。
振信号ＳL0の漏れをなくすためのフィルタ回路を外付部
品で構成すると、当該回路を利用する装置の大型化、コ
スト上昇を招く。
【００２２】そこで、図２（図１と同一部分には同一符
号を付してその説明を省略する）に示すように、ＩＣ内
部で第３のＦＥＴ素子Ｑ13のドレイン−ソース間に容量
素子Ｃ12を接続し、抵抗Ｒ11，Ｒ12をＩＣ内部に構成す
る。そして、第１及び第２のＦＥＴ素子Ｑ11，Ｑ12の各
ドレインをそれぞれ抵抗Ｒ11，Ｒ12を介し、共に端子ｃ
を介してＶD 電源に接続し、Ｑ12のドレインを出力端子
ｄに接続する。
号を付してその説明を省略する）に示すように、ＩＣ内
部で第３のＦＥＴ素子Ｑ13のドレイン−ソース間に容量
素子Ｃ12を接続し、抵抗Ｒ11，Ｒ12をＩＣ内部に構成す
る。そして、第１及び第２のＦＥＴ素子Ｑ11，Ｑ12の各
ドレインをそれぞれ抵抗Ｒ11，Ｒ12を介し、共に端子ｃ
を介してＶD 電源に接続し、Ｑ12のドレインを出力端子
ｄに接続する。
【００２３】上記構成によれば、第３のＦＥＴ素子Ｑ13
から第１及び第２のＦＥＴ素子Ｑ11，Ｑ12へ流れようす
る局部発振信号ＳL0の漏れ成分を、第３のＦＥＴ素子Ｑ
13のドレイン−ソース電極間に接続した容量素子Ｃ12
を介してＶS 電極へ流してしまう。このため、従来外付
け部品で構成していたフィルタ回路が不要となる。
から第１及び第２のＦＥＴ素子Ｑ11，Ｑ12へ流れようす
る局部発振信号ＳL0の漏れ成分を、第３のＦＥＴ素子Ｑ
13のドレイン−ソース電極間に接続した容量素子Ｃ12
を介してＶS 電極へ流してしまう。このため、従来外付
け部品で構成していたフィルタ回路が不要となる。
【００２４】この場合、容量素子Ｃ12はＦＥＴ素子Ｑ13
のドレイン電位が低いため、比較的小さい値でよく、Ｉ
Ｃ内に組み込むことが可能である。一方、抵抗Ｒ11，Ｒ
12もＩＣ内に組み込める程度の値である。したがって、
上記構成によるミキサ回路は全てＩＣ内で構成すること
ができ、これによって当該回路を用いる装置の小型化、
コスト低下を図ることができる。
のドレイン電位が低いため、比較的小さい値でよく、Ｉ
Ｃ内に組み込むことが可能である。一方、抵抗Ｒ11，Ｒ
12もＩＣ内に組み込める程度の値である。したがって、
上記構成によるミキサ回路は全てＩＣ内で構成すること
ができ、これによって当該回路を用いる装置の小型化、
コスト低下を図ることができる。
【００２５】尚、この発明はアップコンバータ、ダウン
コンバータのいずれであっても適用可能なことはもちろ
んである。また、Ｑ11〜Ｑ13はＦＥＴ素子に限定される
ものではなく、バイポーラトランジスタであっても同様
に実施可能である。
コンバータのいずれであっても適用可能なことはもちろ
んである。また、Ｑ11〜Ｑ13はＦＥＴ素子に限定される
ものではなく、バイポーラトランジスタであっても同様
に実施可能である。
【００２６】
【発明の効果】以上のようにこの発明によれば、混合信
号が不平衡入力形式で与えられても、平衡入力形式に変
換することなく直接的に混合することのできるマイクロ
波ミキサ回路を提供することができる。また、混合信号
の漏れをＩＣ内部で処理することができ、利用する装置
の小型化、コスト低減を図り得るマイクロ波ミキサ回路
を提供することができる。
号が不平衡入力形式で与えられても、平衡入力形式に変
換することなく直接的に混合することのできるマイクロ
波ミキサ回路を提供することができる。また、混合信号
の漏れをＩＣ内部で処理することができ、利用する装置
の小型化、コスト低減を図り得るマイクロ波ミキサ回路
を提供することができる。
【図１】 この発明に係るマイクロ波ミキサ回路の第１
の実施例の構成を示す回路図。
の実施例の構成を示す回路図。
【図２】 この発明に係るマイクロ波ミキサ回路の第２
の実施例の構成を示す回路図。
の実施例の構成を示す回路図。
【図３】 従来のマイクロ波ミキサ回路の構成を示す回
路図。
路図。
Ｑ11〜Ｑ13…ＦＥＴ素子、ａ〜ｄ…端子、Ｌ11…インダ
クタ、Ｃ11…コンデンサ、Ｃ12…容量素子、Ｒ11，Ｒ12
…抵抗。
クタ、Ｃ11…コンデンサ、Ｃ12…容量素子、Ｒ11，Ｒ12
…抵抗。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03D 7/12 H03D 7/14
Claims (9)
- 【請求項１】 制御電極がそれぞれ被混合信号の非反転
入力端、反転入力端に接続され、各一方の被制御電極が
共通接続される第１及び第２のトランジスタ素子と、 制御電極が混合信号の入力端に接続され、その一方の被
制御電極が前記第１及び第２のトランジスタ素子の共通
被制御電極に接続され、その他方の被制御電極が低電位
電極に接続される第３のトランジスタ素子と、 前記第１及び第２のトランジスタ素子の各一方の被制御
電極と高電位電極との間に接続される第１及び第２の抵
抗素子と、 前記第３のトランジスタ素子の被制御電極間に接続され
る容量素子と を具備し、 前記第１及び第２のトランジスタ素子の各一方の被制御
電極のいずれか一方を出力端に接続するようにしたこと
を特徴とするマイクロ波ミキサ回路。 - 【請求項２】 前記第１及び第２のトランジスタ素子の
各一方の被制御電極のいずれか一方と出力端との間に不
要な周波数成分を遮断するフィルタ回路を介在させるよ
うにしたことを特徴とする請求項１記載のマイクロ波ミ
キサ回路。 - 【請求項３】 前記第１乃至第３のトランジスタ素子は
同一チップ上にモノリシック集積回路化するようにした
ことを特徴とする請求項１記載のマイクロ波ミキサ回
路。 - 【請求項４】 前記第１乃至第３のトランジスタ素子及
び容量素子は同一チップ上にモノリシック集積回路化す
るようにしたことを特徴とする請求項１記載のマイクロ
波ミキサ回路。 - 【請求項５】 前記第１乃至第３のトランジスタ素子は
電界効果トランジスタであることを特徴とする請求項１
記載のマイクロ波ミキサ回路。 - 【請求項６】 前記第１乃至第３のトランジスタ素子は
バイポーラトランジスタであることを特徴とする請求項
１記載のマイクロ波ミキサ回路。 - 【請求項７】 前記被混合信号はマイクロ波信号であ
り、前記混合信号は局部発振信号であることを特徴とす
る請求項１記載のマイクロ波ミキサ回路。 - 【請求項８】 前記被混合信号に対して前記出力端から
高い周波数信号を出力するアップコンバータとして使用
することを特徴とする請求項７記載のマイクロ波ミキサ
回路。 - 【請求項９】 前記被混合信号に対して前記出力端から
低い周波数信号を出力するダウンコンバータとして使用
することを特徴とする請求項７記載のマイクロ波ミキサ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19019291A JP3183909B2 (ja) | 1991-03-01 | 1991-07-30 | マイクロ波ミキサ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-36270 | 1991-03-01 | ||
| JP3627091 | 1991-03-01 | ||
| JP19019291A JP3183909B2 (ja) | 1991-03-01 | 1991-07-30 | マイクロ波ミキサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04330809A JPH04330809A (ja) | 1992-11-18 |
| JP3183909B2 true JP3183909B2 (ja) | 2001-07-09 |
Family
ID=26375308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19019291A Expired - Fee Related JP3183909B2 (ja) | 1991-03-01 | 1991-07-30 | マイクロ波ミキサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183909B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949211B1 (ko) * | 2007-08-21 | 2010-03-24 | 연세대학교 산학협력단 | 비제로 복귀 신호에서 비트의 천이점을 추출하는 회로와이를 이용한 위상 잠금 클록 복원 회로 및 상기 회로를제어하는 방법. |
| WO2010041780A1 (en) * | 2008-10-07 | 2010-04-15 | Industry-Academic Cooperation Foundation Yonsei University | Bit-transition point extraction circuit and injection-locked clock recovery circuit for nrz-coded signal and method for controling the circuit |
-
1991
- 1991-07-30 JP JP19019291A patent/JP3183909B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04330809A (ja) | 1992-11-18 |
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| JPH044768B2 (ja) | ||
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