JP3181352B2 - Digital video signal processor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、例えば放送局などの
放送信号処理設備に用いられるデジタル映像信号処理装
置に係り、特にハイビジョン方式に対応するための改良
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital video signal processing device used for a broadcast signal processing equipment such as a broadcasting station, and more particularly to an improvement for a high-vision system.

【０００２】[0002]

【従来の技術】一般に、放送局などで用いられるデジタ
ル映像信号処理装置は、映像信号の処理目的に応じた個
々の専用処理ユニットで構成される。このため、処理項
目が多くなればなるほどユニット数も多くなり、装置全
体としては大掛りなものとなる。これに伴い、装置の設
計、保守、ユニットの組み合わせといった、目的の処理
機能を実現するための構築作業等には多大な労力を必要
とする。2. Description of the Related Art Generally, a digital video signal processing apparatus used in a broadcasting station or the like is composed of individual dedicated processing units according to the purpose of processing a video signal. For this reason, as the number of processing items increases, the number of units also increases, and the entire apparatus becomes large. Along with this, a great deal of labor is required for construction work for realizing target processing functions such as device design, maintenance, and combination of units.

【０００３】そこで、最近ではソフトウェアにより目的
の処理機能を実現でき、物理的な接続作業を要しないデ
ジタル映像処理装置の実用化が進められている。この装
置は複数の演算処理部とネットワーク部を備え、各演算
処理部に外部から映像信号の処理項目に応じたプログラ
ムを与えて目的の処理機能を実現させ、ネットワーク部
に外部から全体的な映像信号処理目的に応じたプログラ
ムを与えて、各演算処理部で得られた機能を結び付ける
接続回線を実現するようにしたものである。[0003] Therefore, recently, a digital video processing apparatus which can realize a target processing function by software and does not require a physical connection work has been put into practical use. This device is equipped with a plurality of processing units and a network unit. Each processing unit is provided with a program corresponding to the processing item of the video signal from the outside to realize the desired processing function. By providing a program according to the purpose of signal processing, a connection line connecting the functions obtained by the respective arithmetic processing units is realized.

【０００４】一方、放送映像の高品位化を目的として、
ハイビジョン方式が開発されている。このハイビジョン
方式は、従来のＮＴＳＣ方式等と比較して、極めて標本
化周波数が高く、かつ多種多様な処理機能が要求され
る。放送局などではこのハイビジョン方式と従来方式の
各映像信号を共に扱う方向にある。しかし、従来のデジ
タル映像信号処理装置では演算処理能力、機能変更、系
統変更に対する自由度が低く、ハイビジョン方式に対応
することができない。On the other hand, in order to improve the quality of broadcast video,
Hi-vision systems have been developed. The Hi-Vision system requires an extremely high sampling frequency and various processing functions as compared with the conventional NTSC system or the like. Broadcasting stations and the like tend to handle both the high definition video signal and the conventional video signal. However, the conventional digital video signal processing apparatus has a low degree of freedom in arithmetic processing capability, function change, and system change, and cannot cope with the Hi-Vision system.

【０００５】このような背景から、上記のソフトウェア
によるデジタル映像信号処理装置を発展させ、ハイビジ
ョン方式にも対応可能とし、従来方式と併用できるよう
にすることが強く要求されている。[0005] Against this background, there is a strong demand that the digital video signal processing apparatus using software be developed to be compatible with the high-definition system and be used in combination with the conventional system.

【０００６】[0006]

【発明が解決しようとする課題】以上述べたように、従
来のデジタル映像信号処理装置では、演算処理能力、機
能変更、系統変更に対する自由度が低く、ハイビジョン
方式に対応することができない。As described above, the conventional digital video signal processing device has a low processing capability, a small degree of change in functions and a low degree of system change, and cannot cope with the Hi-Vision system.

【０００７】この発明は上記の課題を解決するためにな
されたもので、高速かつ高度な演算処理を実現すると共
に、機能変更、系統変更に対する自由度を向上させるこ
とができ、これによってハイビジョン方式にも対応でき
るデジタル映像信号処理装置を提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and can realize high-speed and advanced arithmetic processing, and can improve the degree of freedom in changing functions and systems, thereby achieving a high-vision system. It is an object of the present invention to provide a digital video signal processing device that can also deal with the problem.

【０００８】[0008]

【課題を解決するための手段】上記目的を達成するため
にこの発明に係るデジタル映像信号処理装置は、プログ
ラマブル演算処理部が、複数のデータ演算器、複数のア
ドレス演算器、データメモリ部からなる複数のオペラン
ドと、これら複数のオペランドの各出力信号及びネット
ワーク部から２つの映像信号を入力してプログラマブル
に複数のオペランドの入力部及び最終出力部に導出する
セレクタと、前記複数のオペランド及びセレクタのプロ
グラムをホストコントロール手段を通じて外部からの命
令により自在に設定するプログラム制御手段を備えて構
成され、前記データメモリ部は複数バンク構成で、イン
ターフェースが個々のバンクを選択的にアクセスする切
換機能を有することを特徴とする。In order to achieve the above object, in a digital video signal processing apparatus according to the present invention, a programmable arithmetic processing unit comprises a plurality of data arithmetic units, a plurality of address arithmetic units, and a data memory unit. A plurality of operands, a selector for inputting each of the output signals of the plurality of operands and two video signals from the network unit and programmatically deriving the output signals to an input unit and a final output unit of the plurality of operands; A program control means for setting a program freely by an external command through a host control means, wherein the data memory section has a plurality of banks, and an interface has a switching function for selectively accessing individual banks. It is characterized by.

【０００９】[0009]

【作用】上記構成によるデジタル映像信号処理装置で
は、データメモリ部を複数のバンク構成とし、そのイン
ターフェースにバンク切換機能を持たせ、その切換をホ
ストコントロール手段、プログラム制御手段を通じて外
部からの命令により適宜実行可能にして、プログラマブ
ル演算処理部でのデータの受け渡しをリアルタイムで行
えるようしている。In the digital video signal processing apparatus having the above-mentioned configuration, the data memory section has a plurality of banks, the interface thereof has a bank switching function, and the switching is appropriately performed by an external command through the host control means and the program control means. It is made executable so that data can be transferred between the programmable arithmetic processing units in real time.

【００１０】[0010]

【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below in detail with reference to the drawings.

【００１１】図１はこの発明に係るデジタル映像信号処
理装置の全体的な構成を示すもので、１（１）〜１
（ｎ）（ｎは任意）はそれぞれ入力チャンネルが１６、
出力チャンネルが１６の信号処理クラスタである（各チ
ャンネルは１６ビットパラレル、以下同様）。各クラス
タ１（１）〜１（ｎ）は縦続接続され、それぞれＬＡＮ
（ローカル・エリア・ネットワーク）２を通じて、ホス
トコンピュータ３により、オペレータからの指令入力に
応じた処理機能及び接続回線に切換制御される。FIG. 1 shows the overall configuration of a digital video signal processing apparatus according to the present invention.
(N) (n is arbitrary) indicates that the input channels are 16,
The output channels are 16 signal processing clusters (each channel is 16-bit parallel, and so on). Each of the clusters 1 (1) to 1 (n) is connected in cascade,
Through a (local area network) 2, the host computer 3 controls switching to a processing function and a connection line in accordance with a command input from an operator.

【００１２】図２は上記クラスタ（ここでは１（１）を
代表して示す）の内部構成を示すもので、ネットワーク
４、１６個のプログラマブル演算器（ＰＵ）５（１）〜
５（１６）、ホストコントローラ６を備える。FIG. 2 shows the internal structure of the above-mentioned cluster (here, 1 (1) is shown as a representative). The network 4 has 16 programmable operation units (PUs) 5 (1) to 5 (1).
5 (16), a host controller 6 is provided.

【００１３】上記ネットワーク４は外部入力チャンネル
が１６（ＩＮ１〜ＩＮ１６）、内部入力チャンネルが１
６（ＩＮ１７〜ＩＮ３２）、外部出力チャンネルが１６
（ＯＵＴ１〜ＯＵＴ１６）、内部出力チャンネルが３２
（ＯＵＴ１７〜ＯＵＴ４８）で、ホストコントローラ６
からの制御信号に応じて、任意の入力チャンネルを任意
の出力チャンネルに接続することができる。The network 4 has 16 external input channels (IN1 to IN16) and 1 internal input channel.
6 (IN17 to IN32), 16 external output channels
(OUT1 to OUT16), 32 internal output channels
(OUT17 to OUT48), the host controller 6
Any input channel can be connected to any output channel in response to a control signal from.

【００１４】上記プログラマブル演算器５（１）〜５
（１６）は共に同一構成であり、ＮＴＳＣ方式からハイ
ビジョン方式まで適用可能としたビデオレート映像信号
処理ＬＳＩであり、ネットワーク４の所定の内部出力チ
ャンネル２系統の出力データを受取り、ホストコントロ
ーラ６で指定されるプログラムに従って演算処理し、そ
の処理結果をネットワーク４の所定の内部入力チャンネ
ル１系統に送出する。特に、映像信号処理にあっては、
各種演算を２７ｎｓ（＝１／３７．１２５ＭＨｚ）のサ
イクル、２４ビット精度で行う。The above-mentioned programmable operation units 5 (1) to 5 (5)
(16) is a video rate video signal processing LSI which has the same configuration and can be applied from the NTSC system to the Hi-Vision system, receives output data of two predetermined internal output channels of the network 4, and designates it by the host controller 6. The arithmetic processing is performed in accordance with a program to be executed, and the processing result is sent to a predetermined internal input channel of the network 4. Especially in video signal processing,
Various operations are performed with a cycle of 27 ns (= 1 / 37.125 MHz) and 24-bit precision.

【００１５】ホストコントローラ６はＬＡＮ２を通じて
ホストコンピュータ３とネットワーク４及びプロクラマ
ブル演算器５（１）〜５（１６）を結合するためのもの
である。The host controller 6 connects the host computer 3 to the network 4 and the programmable processors 5 (1) to 5 (16) through the LAN 2.

【００１６】図３は上記プログラマブル演算器（ここで
は５（１）を代表して示す）の具体的な構成を示すもの
で、７はデジタル信号処理を行うＤＳＰ（デジタル・シ
グナル・プロセッサ）ユニット、８はＤＳＰユニット７
に与える処理機能及び接続回線のプログラムが格納され
るプログラムメモリ、９はＤＳＰユニット７の処理過程
で必要なデータを適宜記憶するデータメモリである。こ
のデータメモリ９はＤＭ−Ａ、ＤＭ−Ｂの２系統あり、
それぞれ最大１Ｍバイトまで（ハイビジョン信号の１フ
ィールド分に相当する）記憶可能であり、またルックア
ップテーブル（ＬＵＴ）として非線形演算器に使用でき
る。図４に上記ＤＳＰユニット７の具体的な構成を示
す。FIG. 3 shows a specific configuration of the above-described programmable operation unit (here, 5 (1) is shown as a representative). Reference numeral 7 denotes a DSP (digital signal processor) unit for performing digital signal processing. 8 is a DSP unit 7
A program memory 9 for storing a processing function and a connection line program to be supplied to the DSP 9; and a data memory 9 for appropriately storing data required in the processing of the DSP unit 7. The data memory 9 has two systems, DM-A and DM-B.
Each of them can store up to 1 Mbyte (corresponding to one field of a Hi-Vision signal) and can be used as a look-up table (LUT) in a non-linear arithmetic unit. FIG. 4 shows a specific configuration of the DSP unit 7.

【００１７】図４において、入力処理部１０（１），１
０（２）はそれぞれネットワーク４の内部出力チャンネ
ル２系統の１６ビットデータＩＮ−Ａ，ＩＮ−Ｂを入力
し、同期フラグ処理を行う。同期フラグは前段回路との
間で同期をとるために用いられ、８０００Ｈ（−３２７
６８）の値をとる。よって、データとしては７ＦＦＦＨ
（３２７６７）〜８００１Ｈ（−３２７６７）が取り得
る範囲となる。各入力処理部１０（１），１０（２）の
出力はセレクタ１１の外部入力チャンネル（１６ビッ
ト）２系統に送られる。In FIG. 4, the input processing units 10 (1), 1
0 (2) inputs the 16-bit data IN-A and IN-B of the two internal output channels of the network 4 and performs synchronization flag processing. The synchronization flag is used to synchronize with the preceding circuit, and is used at 8000H (-327).
68). Therefore, the data is 7FFFH
(32767) to 8001H (-32767) is in a possible range. The outputs of the input processing units 10 (1) and 10 (2) are sent to two external input channels (16 bits) of the selector 11.

【００１８】セレクタ１１は外部入力チャンネルが２系
統、内部入力チャンネルが９系統、外部出力チャンネル
が１系統、内部出力チャンネルがデータ出力が１４系統
であり、与えられたプログラムデータに従って、任意の
チャンネル入力を任意のチャンネル出力に選択的に切換
導出する。The selector 11 has two external input channels, nine internal input channels, one external output channel, and fourteen internal output channels for data output. Is selectively switched to an arbitrary channel output.

【００１９】出力処理部１２はセレクタ１１の外部出力
チャンネル１系統（１６ビット）の出力データを取り込
み、同期フラグ処理を行ってネットワーク４の内部入力
チャンネル１系統に送出する。ここでの同期フラグ処理
としては、同期オフの場合、データが８０００Ｈのとき
８００１Ｈに置き換え、同期オンの場合、強制的に８０
００Ｈに置き換える。The output processing section 12 takes in the output data of one channel (16 bits) of the external output channel of the selector 11, performs a synchronization flag process, and sends it out to one internal channel of the network 4. Here, as the synchronization flag processing, when the synchronization is off, the data is replaced with 8001H when the data is 8000H, and when the synchronization is on, the data is forced to 801H.
Replace with 00H.

【００２０】ＡＬＵ（算術論理演算部）１３（１），１
３（２）は、それぞれセレクタ１１で選択されたチャン
ネル（２４ビット）２系統の出力データを取り込み、与
えられたプログラムデータで指定される演算処理を行
い、その処理結果（２４ビット）をセレクタ１１の内部
入力チャンネル１系統に送出する。演算処理としては、
通常の算術論理演算の他に、ＴＶ信号処理によく用いら
れる最大値／最小値、絶対値演算の機能を含み、２４ビ
ットで処理される。２４ビットでの演算中のオーバーフ
ロー時は、正または負の最大値にクリップされる。ALU (arithmetic operation unit) 13 (1), 1
3 (2) takes in the output data of the two channels (24 bits) selected by the selector 11 and performs the arithmetic processing specified by the given program data, and outputs the processing result (24 bits) to the selector 11 To one internal input channel. As the arithmetic processing,
In addition to the usual arithmetic and logic operations, it includes functions of maximum value / minimum value and absolute value calculation often used in TV signal processing, and is processed in 24 bits. If an overflow occurs during a 24-bit operation, it is clipped to the maximum positive or negative value.

【００２１】具体的には図５に示すように構成され、一
方のチャンネル入力は最大３タップの可変ディレイＡ１
で他方のチャンネル入力タイミングと一致するように遅
延補償され、他方のチャンネル入力と共に演算器Ａ２に
供給される。可変ディレイＡ１の遅延量及び演算器Ａ２
の演算内容はプログラムデータに応じて切換設定され
る。演算器Ａ２の演算結果はレジスタバンクＡ３に供給
される。More specifically, as shown in FIG. 5, one channel input is a variable delay A1 having a maximum of three taps.
The delay is compensated so as to coincide with the other channel input timing, and is supplied to the arithmetic unit A2 together with the other channel input. Variable amount of variable delay A1 and arithmetic unit A2
Are switched according to the program data. The operation result of the operation unit A2 is supplied to the register bank A3.

【００２２】このレジスタバンクＡ３は複数（ここでは
６個とする）の２４ビット演算レジスタを備える。その
うちの１個（または２個）はグローバルレジスタＡ３１
として用いられ、その保持データはＡＬＵ出力となり、
他の４個はローカルレジスタＡ３２として用いられ、そ
の保持データは必要に応じて演算器Ａ２の演算に供され
る。グローバルレジスタＡ３１はパイプラインレジスタ
として機能する。The register bank A3 includes a plurality (here, six) of 24-bit operation registers. One (or two) of them is the global register A31
And the retained data becomes the ALU output,
The other four registers are used as local registers A32, and the data held by the registers is used by the arithmetic unit A2 as needed. The global register A31 functions as a pipeline register.

【００２３】ＡＵ（アドレス演算部）１４（１），１４
（２）は、データメモリ９をアクセスするためのアドレ
ス演算、もしくは波形発生に使用され、例えば一方が水
平、他方が垂直のアドレス演算を行うことができる。そ
れぞれセレクタ１１で選択されたチャンネル（２４ビッ
ト）１系統の出力アドレスデータを取り込み、与えられ
たプログラムデータで指定されるアドレス演算処理を行
い、その処理結果（２４＋６ビット）をセレクタ１１の
内部入力チャンネル１系統に送出する。AU (address operation unit) 14 (1), 14
(2) is used for address calculation for accessing the data memory 9 or for waveform generation. For example, one can perform a horizontal address calculation and the other a vertical address calculation. The output address data of one channel (24 bits) selected by the selector 11 is fetched, the address operation specified by the given program data is performed, and the processing result (24 + 6 bits) is output to the internal input channel of the selector 11. Send to one system.

【００２４】具体的には図６に示すように構成され、内
部にアドレス発生部Ｂ１を備える。このアドレス発生部
Ｂ１はアドレス演算器Ｂ１１、アドレスレジスタバンク
Ｂ１２で構成される。アドレスレジスタバンクＢ１２は
６個の演算レジスタを持ち、アドレス演算器Ｂ１１と共
になって加算、減算、１／２等の演算ができる。演算内
容はプログラムデータによって設定される。More specifically, it is configured as shown in FIG. 6, and has an address generation unit B1 therein. The address generator B1 includes an address calculator B11 and an address register bank B12. The address register bank B12 has six operation registers, and together with the address operation unit B11, can perform operations such as addition, subtraction, and １ ／. The operation content is set by the program data.

【００２５】このアドレス発生部Ｂ１で発生されたアド
レスデータは外部入力アドレスデータ（セレクタ１１の
内部出力）と共に内部セレクタＢ２に供給される。この
内部セレクタＢ２は内部発生アドレスデータと外部入力
アドレスデータを取り込み、プログラムデータに従って
いずれか一方を比較器Ｂ３及びアドレス処理部Ｂ４に選
択的に導出する。The address data generated by the address generator B1 is supplied to an internal selector B2 together with external input address data (internal output of the selector 11). The internal selector B2 takes in internally generated address data and external input address data, and selectively derives one of them to the comparator B3 and the address processing section B4 according to the program data.

【００２６】比較器Ｂ３は入力アドレスデータを予め設
定された規定値（例えば最大、最小の限界値）と比較
し、規定値を越える場合にはフラグを立ててアドレス処
理部Ｂ４に送出する。The comparator B3 compares the input address data with a preset specified value (for example, a maximum or minimum limit value), and if it exceeds the specified value, sets a flag and sends it to the address processing unit B4.

【００２７】このアドレス処理部Ｂ４は置換処理部Ｂ４
１、シフタ部Ｂ４２、モード処理部Ｂ４３に分けられ
る。置換処理部Ｂ４１は、例えばクリッピングに使用さ
れ、比較器Ｂ３からのフラグに応じて入力アドレスデー
タを所定値に置換える。シフタ部Ｂ４２は８種のモード
のビットシフトが可能なバレルシフタであり、２４ビッ
トの入力アドレスデータの小数点位置を任意に設定でき
る。This address processing section B4 is replaced with a replacement processing section B4.
1, a shifter section B42 and a mode processing section B43. The replacement processing unit B41 is used, for example, for clipping, and replaces the input address data with a predetermined value according to the flag from the comparator B3. The shifter section B42 is a barrel shifter capable of bit shifting in eight modes, and can arbitrarily set the decimal point position of 24-bit input address data.

【００２８】モード処理部Ｂ４３はシフタ部Ｂ４２でシ
フトされた後の整数部についてスルー、プラス１、右１
ビットシフト、ＬＳＢ処理の選択が可能であり、小数部
についてスルー、１マイナスの選択が可能である。選択
はプログラムデータにより行われ、固定に選択される場
合と、算出された整数部のＬＳＢにより自動的に選択さ
れる場合がある。処理データは整数部２０ビット、小数
部６ビットに分けて出力される。小数部６ビットはデジ
タル特殊効果における縮小／拡大時の隣接４点補間計算
のために使用される。The mode processing unit B43 performs through, plus 1, right 1 for the integer part shifted by the shifter unit B42.
Bit shift and LSB processing can be selected, and through and minus can be selected for the decimal part. The selection is performed by program data, and may be fixedly selected or automatically selected based on the calculated LSB of the integer part. The processed data is output after being divided into an integer part of 20 bits and a decimal part of 6 bits. The 6-bit fractional part is used for calculation of adjacent four-point interpolation at the time of reduction / enlargement in digital special effects.

【００２９】このモード処理により、幾何学変換時の４
点補間の計算が容易に実現できる。特にハイビジョンの
Ｙ信号のように、標本化周波数の１／２でサブサンプル
されるときには、「整数部のＬＳＢによる自動選択モー
ド」が有効である。この構成によるＡＵ１４（１），１
４（２）を利用すると、データ演算と並行してデータメ
モリ９のアクセスが可能となる。With this mode processing, 4
Calculation of point interpolation can be easily realized. In particular, when sub-sampling is performed at a half of the sampling frequency as in the case of a Y signal of a high-definition television, the "automatic selection mode using the LSB of the integer part" is effective. AU14 (1), 1 by this structure
When 4 (2) is used, the data memory 9 can be accessed in parallel with the data operation.

【００３０】ＭＰＹ（乗算器）１５（１），１５（２）
は１６×１６＝３２ビットのマクロセルを用い、３２ビ
ットから３種のモードで２４ビットを切り出せる。それ
ぞれセレクタ１１で選択されたチャンネル（１６ビッ
ト）２系統の出力データを取り込み、与えられたプログ
ラムデータで指定される形式で両入力データを乗算し、
その演算結果をセレクタ１１の内部入力チャンネル（１
６ビット）１系統に送出する。MPY (multiplier) 15 (1), 15 (2)
Uses a macro cell of 16 × 16 = 32 bits, and can extract 24 bits from 32 bits in three modes. The output data of the two channels (16 bits) selected by the selector 11 are fetched, and both input data are multiplied in a format specified by the given program data.
The result of the operation is input to the internal input channel (1
(6 bits) Transmit to one system.

【００３１】具体的には図７に示すように構成され、一
方のチャンネル入力は最大３タップの可変ディレイＣ１
で他方のチャンネル入力タイミングと一致するように遅
延補償され、他方のチャンネル入力と共に乗算器Ｃ２に
供給される。可変ディレイＣ１の遅延量及び乗算器Ｃ２
の演算内容はプログラムデータに応じて切換設定され
る。乗算器Ｃ２の演算結果はレジスタバンクＣ３に供給
される。More specifically, as shown in FIG. 7, one channel input is a variable delay C1 having a maximum of three taps.
The delay is compensated so as to coincide with the other channel input timing, and is supplied to the multiplier C2 together with the other channel input. Variable amount of variable delay C1 and multiplier C2
Are switched according to the program data. The operation result of the multiplier C2 is supplied to the register bank C3.

【００３２】このレジスタバンクＣ３は複数（ここでは
６個とする）の２４ビット演算レジスタを備える。その
うちの１個（または２個）はグローバルレジスタＣ３１
として用いられ、その保持データはＭＰＹ出力となり、
他の４個はローカルレジスタＣ３２として用いられ、そ
の保持データは必要に応じて乗算器Ｃ２の演算に供され
る。グローバルレジスタＣ３１はパイプラインレジスタ
として機能する。The register bank C3 includes a plurality (here, six) of 24-bit operation registers. One (or two) of them is the global register C31
And the retained data becomes the MPY output,
The other four registers are used as local registers C32, and the held data is used for the operation of the multiplier C2 as necessary. The global register C31 functions as a pipeline register.

【００３３】可変ディレイ１６（１），１６（２）は、
それぞれセレクタ１１で選択されたチャンネル（１６ビ
ット）１系統の出力データを取り込み、１６タップでタ
イミング調整を行い、セレクタ１１の内部入力チャンネ
ル（１６ビット）１系統に送出する。主にマルチプロセ
ッサ動作時のディレイ調相に用いられる。各ディレイ１
６（１），１６（２）を縦続に接続するようにセレクタ
１１を組めば、３２タップディレイとすることも可能で
ある。The variable delays 16 (1) and 16 (2) are
The output data of one channel (16 bits) selected by the selector 11 is fetched, the timing is adjusted by 16 taps, and the data is sent to one internal input channel (16 bits) of the selector 11. It is mainly used for delay modulation during multiprocessor operation. Each delay 1
If the selector 11 is assembled so that 6 (1) and 16 (2) are connected in cascade, a 32-tap delay can be realized.

【００３４】データメモリＩ／Ｏ（インターフェース）
１７は、セレクタ１１で選択されたチャンネル（１６ビ
ット）１系統の出力データ、チャンネル（２０ビット）
１系統の出力アドレスデータを取り込み、プログラムデ
ータに応じてデータメモリ９の書き込み、読出しを行
う。読み出されたデータ、アドレスデータはセレクタ１
１の内部入力チャンネル（１６ビット）１系統に送出さ
れる。Data memory I / O (interface)
Reference numeral 17 denotes output data of one channel (16 bits) selected by the selector 11 and channels (20 bits)
One line of output address data is fetched, and writing and reading of the data memory 9 are performed according to the program data. The read data and address data are stored in the selector 1
It is transmitted to one internal input channel (16 bits).

【００３５】具体的には図８に示すように、データ（１
６ビット）、アドレスデータ（２０ビット）それぞれを
シフタＤ１，Ｄ２で必要に応じてビットシフトし、プロ
グラムデータに従って、セレクタＤ３，Ｄ４でデータメ
モリ９のいずれかのバンク領域を選択して、書込みまた
は読出しを行う。Specifically, as shown in FIG.
6 bits) and address data (20 bits) are bit-shifted by shifters D1 and D2 as necessary, and one of the bank areas of the data memory 9 is selected by the selectors D3 and D4 according to the program data to write or write. Perform reading.

【００３６】ここで、データメモリ９は２バンク構成
（ＤＭ−Ａ，ＤＭ−Ｂ）であり、Ａ系、Ｂ系とも５１２
ＫＷ（１０２４ＫＢ）のアドレス空間を持つ。ハイビジ
ョン時、ワードで１／２フィールド、バイトで１フィー
ルドのデータに対応できる。この構成により、例えば一
方のデータメモリ（フィールドメモリ）を使って計算し
た動きベクトルを他方のデータメモリから読み出すとい
う処理をリアルタイムで実現したり、ルックアップテー
ブル（ＬＵＴ）として画像信号データの変換処理をリア
ルタイムで行うという処理を実現することが可能とな
る。Here, the data memory 9 has a two-bank configuration (DM-A, DM-B).
It has an address space of KW (1024 KB). At the time of high definition, it can correspond to data of 1/2 field in word and 1 field in byte. With this configuration, for example, a process of reading a motion vector calculated using one data memory (field memory) from the other data memory can be realized in real time, or a conversion process of image signal data can be performed as a lookup table (LUT). It is possible to realize a process of performing the processing in real time.

【００３７】上記セレクタ１１、ＡＬＵ１３（１），１
３（２）、ＡＵ１４（１），１４（２）、ＭＰＹ１５
（１），１５（２）、可変ディレイ１６（１），１６
（２）、データメモリＩ／Ｏ１７（以下、総称してオペ
ランドと称する）はいずれも内部バス１８に接続され
る。この内部バス１８には、さらにホストＩ／Ｏ１９及
びシーケンサ２０が接続される。The selector 11, the ALU 13 (1), 1
3 (2), AU14 (1), 14 (2), MPY15
(1), 15 (2), variable delay 16 (1), 16
(2) The data memory I / Os 17 (hereinafter collectively referred to as operands) are all connected to the internal bus 18. A host I / O 19 and a sequencer 20 are further connected to the internal bus 18.

【００３８】ホストＩ／Ｏ１９はホストコントローラ６
を通じてホストコンピュータ３とＤＳＰユニット７の各
オペランドを結合するためのものである。ホストとの受
け渡し用として１６Ｗ×１６ビットのレジスタ群を２バ
ンク持つ。The host I / O 19 is a host controller 6
Is used to connect the operands of the host computer 3 and the DSP unit 7 to each other. It has two banks of 16 W × 16 bit register groups for transfer with the host.

【００３９】片方のバンクはホストに向いており、０番
目のレジスタのＭＳＢを操作することでこの２バンクが
入れ替わる。また、０番目のレジスタにプログラムスタ
ートアドレスを入れておくことにより、１つのプログラ
ムメモリ８に複数動作を書き込んでおき、スタートアド
レスのみを切り替えることで、機能の入れ替えを瞬時に
実現できる。通常、このような切替動作は、垂直ブラン
キングに同期して行い、映像の有効期間に影響を与える
ことなく実行することが可能であり、また複数のプログ
ラマブル演算器による同期動作も容易に行うことができ
る。One bank is suitable for the host, and the two banks are switched by operating the MSB of the 0th register. In addition, by inserting a program start address in the 0th register, a plurality of operations are written in one program memory 8, and only the start address is switched, so that the functions can be switched instantaneously. Normally, such a switching operation is performed in synchronization with vertical blanking and can be performed without affecting the validity period of a video, and the synchronization operation by a plurality of programmable arithmetic units can be easily performed. Can be.

【００４０】シーケンサ２０は制御機構の中心部であ
り、プログラムメモリ８を用いて、インストラクション
のラッチ、デコード、分岐制御、オペランドの制御等を
行うマイクロプログラム制御方式を採用し、条件分岐の
際に崩れないパイプライン動作、オペランドの並列動作
など、映像信号処理に適した構造をとる。プログラムは
外付けのプログラムメモリ８に格納され、１サイクルが
２７ｎｓで、フェッチ、デコード、実行の３段のパイプ
ラインで動作する。The sequencer 20 is a central part of the control mechanism. The sequencer 20 employs a microprogram control method for performing instruction latch, decoding, branch control, operand control, and the like by using the program memory 8. It has a structure suitable for video signal processing, such as no pipeline operation and parallel operation of operands. The program is stored in an external program memory 8 and operates in a three-stage pipeline of fetch, decode, and execution in one cycle of 27 ns.

【００４１】プログラムメモリ８は外部３２ＫＷと内部
６４Ｗの２モードが切替可能であり、マイクロプログラ
ムのビット幅は４８ビットに設定される。外部モード時
は、内部プログラム用ＲＡＭが分岐命令発生時のキャッ
シュとして使用され、分岐時もパイプブレークが生じな
い構造となっている。The program memory 8 is switchable between two modes of external 32KW and internal 64W, and the bit width of the microprogram is set to 48 bits. In the external mode, the internal program RAM is used as a cache when a branch instruction is generated, so that a pipe break does not occur even during a branch.

【００４２】４８ビットのマイクロ命令の構造は、分岐
制御を行うＳＥＱ命令と、演算制御を行うＦＵＮＣ命令
が独立に１命令内にセットできる標準構成命令と、イミ
ディエイト値をオペランドに持つフルフィールド命令の
２種に別れる。ＳＥＱ命令は、通常の汎用プロセッサと
異なり、リピート、コンティニュー、ジャンプの３分岐
構造をとり、同一処理を各画素に繰り返すことの多い画
像信号処理の特性をリピートに、演算フラグと同一信号
による条件分岐を同時に行うＴＶ信号処理の特性をコン
ティニュー、ジャンプに反映している。The structure of the 48-bit microinstruction includes a SEQ instruction for performing branch control, a standard configuration instruction in which an FUNC instruction for performing operation control can be independently set in one instruction, and a full-field instruction having an immediate value as an operand. There are two types. The SEQ instruction, unlike a general-purpose processor, has a three-branch structure of repeat, continue, and jump, and repeats the characteristics of image signal processing that often repeats the same processing for each pixel, and conditional branches using the same signal as the operation flag. Are reflected in the continuation and the jump.

【００４３】ＳＥＱ命令には、このほか、プログラムス
タートのためのＲＳＴ命令や、サブルーチンのためのＰ
ＵＳＨ、ＰＯＰ命令、標準ＴＶのコンポーネント信号の
ような時間軸多重化された信号をハイビジョンレートで
扱うとき、全てのオペランドを同時に制御するためのＦ
ＮＣ命令がある。The SEQ command includes an RST command for starting a program and a P command for a subroutine.
When handling time-division multiplexed signals such as USH, POP instructions, and standard TV component signals at a high definition rate, F for controlling all operands simultaneously.
There is an NC instruction.

【００４４】ここで、プログラムメモリ８及びシーケン
サ２０は、概念的には図９に示すように構成され、各オ
ペランドごとのルックアップテーブルＬＵＴ１〜ＬＵＴ
９を備える。各テーブルにはそれぞれ機能別のプログラ
ムデータが格納されている。シーケンサ２０は、ホスト
命令から各テーブルに対する機能インデクスデータを識
別し、各テーブルから対応するプログラムデータを読出
し、内部バス１８を通じて各オペランドに送出する。ま
た、シーケンサ２０は制御信号に応じて各テーブルの機
能別プログラムデータを書き換えることもできる。Here, the program memory 8 and the sequencer 20 are conceptually configured as shown in FIG. 9 and look-up tables LUT1 to LUT for each operand.
9 is provided. Each table stores program data for each function. The sequencer 20 identifies the function index data for each table from the host instruction, reads the corresponding program data from each table, and sends out the corresponding program data to each operand through the internal bus 18. The sequencer 20 can also rewrite function-specific program data in each table according to a control signal.

【００４５】このように、各オペランドごとの制御テー
ブルのいずれかをインデクスにより指定することで、１
命令内に複数のオペランドに対するインデクスを命令ビ
ット幅の増大なしに実現している。この命令により、Ｒ
ＧＢ信号のような時間軸多重化された低速信号処理時
に、ＲＧＢの各信号に対する処理を変えることができ、
１つのＤＳＰユニットで対応することができる。As described above, by specifying one of the control tables for each operand by the index, 1
An index for a plurality of operands in an instruction is realized without increasing the instruction bit width. With this instruction, R
At the time of time axis multiplexed low-speed signal processing such as a GB signal, processing for each signal of RGB can be changed,
One DSP unit can handle this.

【００４６】上記ＤＳＰユニット７の内部では、１６ビ
ットと２４ビットの２つのデータ形式が混在する。この
間のデータ形式変換には標準転送モードと拡張転送モー
ドの２種があり、十分な精度を確保できるようになって
いる。In the DSP unit 7, two data formats of 16 bits and 24 bits are mixed. There are two types of data format conversion during this period, the standard transfer mode and the extended transfer mode, and sufficient accuracy can be ensured.

【００４７】例えば、標準転送モードは、図１０に示す
ように、１６ビットデータの前に４ビットの符号拡張デ
ータを付加し、後に４ビットの０データを付加して、２
４ビットのデータ形式に変換する。演算後は前後ビット
を切り捨てて１６ビットデータを取り出す。拡張転送モ
ードは、図１１に示すように、８ビットデータを４＋４
ビットに分け、中間に１６ビット相当の書き込み不可領
域を設けて、２４ビットのデータ形式に変換する。演算
後は前後４ビットのみを取り出して８ビットデータに変
換する。For example, in the standard transfer mode, as shown in FIG. 10, 4-bit code extension data is added before 16-bit data, and 4-bit 0 data is added after that.
Convert to 4-bit data format. After the operation, 16-bit data is extracted by truncating the front and rear bits. In the extended transfer mode, as shown in FIG.
It is divided into bits, and a non-writable area corresponding to 16 bits is provided in the middle, and converted into a 24-bit data format. After the operation, only the 4 bits before and after are extracted and converted into 8-bit data.

【００４８】尚、詳細は説明しないが、上記ＤＳＰユニ
ットは、さらにラインメモリの駆動回路、プログラムデ
バック支援用の回路、複数プロセッサの並列動作のため
の同期回路も搭載している。上記構成において、以下、
この発明の特徴とするデータメモリ９の使用法について
説明する。Although not described in detail, the DSP unit further includes a line memory drive circuit, a program debug support circuit, and a synchronous circuit for parallel operation of a plurality of processors. In the above configuration,
The usage of the data memory 9 which is a feature of the present invention will be described.

【００４９】まず、従来から、デジタル映像信号処理装
置では、１個のプログラマブル演算器につき１個のデー
タメモリを備えるようにしていた。このデータメモリは
信号データの蓄積やデータ変換を行うテーブル格納のた
めのものであるが、単一のバンクで構成されていた。と
ころが、この構成では、ハイビジョンのような高速信号
をリアルタイムで処理する場合、例えば垂直帰線期間内
でのみ処理を実行せざるを得ず、その取り扱いが極めて
困難である。また、この制約を除去するためにはその処
理機能別にプログラマブル演算器を用いなければなら
ず、演算器として使用効率が悪い。First, conventionally, a digital video signal processing apparatus has been provided with one data memory per one programmable arithmetic unit. This data memory is for storing signal data and for storing a table for performing data conversion, but was constituted by a single bank. However, with this configuration, when processing a high-speed signal such as a high-definition video signal in real time, the processing must be performed only during, for example, a vertical blanking period, and the handling is extremely difficult. Further, in order to remove this restriction, a programmable operation unit must be used for each processing function, and the use efficiency of the operation unit is low.

【００５０】そこで、この発明ではデータメモリ９を２
バンク構成とし、図８に示したように、ＤＳＰユニット
７側のデータメモリＩ／Ｏ１７にバンク切換機能を持た
せるようにしている。その切換はホストＩ／Ｏ１９また
はシーケンサ２０からの命令により適宜実行可能となっ
ている。但し、処理内容によっては、その切換タイミン
グは垂直帰線期間に行うのが望ましい。Therefore, in the present invention, the data memory 9 is
As shown in FIG. 8, the data memory I / O 17 of the DSP unit 7 has a bank switching function as a bank configuration. The switching can be appropriately performed by an instruction from the host I / O 19 or the sequencer 20. However, depending on the processing content, it is desirable that the switching timing be performed during the vertical flyback period.

【００５１】上記構成によれば、例えば、ある１画像期
間（１フィールド）において、ホストＩ／Ｏ１９がデー
タメモリ９のＡ系バンクＤＭ−Ａをアクセスしていると
き、その処理を止めることなく、シーケンサ２０はＢ系
バンクＤＭ−Ｂをアクセスすることができる。次の画像
期間においては、Ａ系とＢ系とを切り換えることで、ホ
ストコンピュータ３、ＤＳＰユニット７のそれぞれが他
の処理結果を参照することができる。According to the above configuration, for example, when the host I / O 19 accesses the A-system bank DM-A of the data memory 9 in one image period (one field), the processing is not stopped. The sequencer 20 can access the B-system bank DM-B. In the next image period, by switching between the A system and the B system, each of the host computer 3 and the DSP unit 7 can refer to other processing results.

【００５２】具体的な例をあげると、ＤＳＰユニット７
がデータメモリ９をフィールドメモリとして使用し、動
きベクトルを計算してホストコンピュータ３がその動き
ベクトルを得るとか、オペレーションパネルの操作に応
じて１画像期間単位にデータメモリ９に格納しているル
ックアップテーブルをホストコンピュータ３により入れ
替え、それに従ってＤＳＰユニット７がデータ変換を行
うといった処理を単一のデータメモリバンクで実現でき
る。As a specific example, the DSP unit 7
Uses the data memory 9 as a field memory, calculates a motion vector and the host computer 3 obtains the motion vector, or looks up the data stored in the data memory 9 in units of one image period according to the operation of the operation panel. Processing such that the tables are replaced by the host computer 3 and the DSP unit 7 performs data conversion according to the tables can be realized by a single data memory bank.

【００５３】したがって、上記のように２バンク構成の
データメモリ９を用いてホストコンピュータ３とのイン
ターフェースをとることで、ＤＳＰユニット７とのデー
タの受け渡しをリアルタイムで行うことができる。尚、
この発明は上記実施例に限定されるものではなく、この
発明の要旨を逸脱しない範囲で種々変形しても、同様に
実施可能であることはいうまでもない。Therefore, by interfacing with the host computer 3 using the two-bank data memory 9 as described above, data can be transferred to and from the DSP unit 7 in real time. still,
The present invention is not limited to the above embodiment, and it goes without saying that various modifications can be made without departing from the spirit of the present invention.

【００５４】[0054]

【発明の効果】以上のようにこの発明によれば、高速か
つ高度な演算処理を実現すると共に、機能変更、系統変
更に対する自由度を向上させることができ、これによっ
てハイビジョン方式にも対応できるデジタル映像信号処
理装置を提供することができる。As described above, according to the present invention, it is possible to realize high-speed and high-level arithmetic processing, and to improve the degree of freedom in changing functions and systems, thereby enabling a high-definition digital system. A video signal processing device can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明に係るデジタル映像信号処理装置の一
実施例として全体的な構成を示すブロック図。FIG. 1 is a block diagram showing an overall configuration as an embodiment of a digital video signal processing device according to the present invention.

【図２】同実施例のクラスタの具体的な構成を示すブロ
ック図。FIG. 2 is a block diagram showing a specific configuration of a cluster according to the embodiment.

【図３】同実施例のプログラマブル演算器の具体的な構
成を示すブロック図。FIG. 3 is a block diagram showing a specific configuration of the programmable operation unit of the embodiment.

【図４】同実施例のＤＳＰユニットの具体的な構成を示
すブロック図。FIG. 4 is a block diagram showing a specific configuration of the DSP unit of the embodiment.

【図５】同実施例のＡＬＵの具体的な構成を示すブロッ
ク図。FIG. 5 is a block diagram showing a specific configuration of the ALU of the embodiment.

【図６】同実施例のＡＵの具体的な構成を示すブロック
図。FIG. 6 is a block diagram showing a specific configuration of the AU of the embodiment.

【図７】同実施例のＭＰＹの具体的な構成を示すブロッ
ク図。FIG. 7 is a block diagram showing a specific configuration of the MPY of the embodiment.

【図８】同実施例のデータメモリＩ／Ｏの具体的な構成
を示すブロック図。FIG. 8 is a block diagram showing a specific configuration of a data memory I / O of the embodiment.

【図９】同実施例のプログラムメモリ及びシーケンサの
概念的な構成を示す概念図。FIG. 9 is a conceptual diagram showing a conceptual configuration of a program memory and a sequencer of the embodiment.

【図１０】同実施例のＤＰＳユニットにおける標準転送
モードのデータ形式を示す図。FIG. 10 is a view showing a data format in a standard transfer mode in the DPS unit of the embodiment.

【図１１】同実施例のＤＰＳユニットにおける拡張転送
モードのデータ形式を示す図。FIG. 11 is a view showing a data format of an extended transfer mode in the DPS unit of the embodiment.

【符号の説明】[Explanation of symbols]

１（１）〜１（ｎ）…信号処理クラスタ、２…ＬＡＮ、
３…ホストコンピュータ、４…ネットワーク、５（１）
〜５（１６）…プログラマブル演算器（ＰＵ）、６…ホ
ストコントローラ、７…ＤＳＰユニット、８…プログラ
ムメモリ、９…データメモリ、１０（１），１０（２）
…入力処理部、１１…セレクタ、１２…出力処理部、１
３（１），１３（２）…算術論理演算部（ＡＬＵ）、１
４（１），１４（２）…アドレス演算部（ＡＵ）、１５
（１），１５（２）…ＭＰＹ（乗算器）、１６（１），
１６（２）…可変ディレイ、１７…データメモリＩ／
Ｏ、１８…内部バス、１９…ホストＩ／Ｏ、２０…シー
ケンサ。1 (1) to 1 (n) ... signal processing cluster, 2 ... LAN,
3 host computer, 4 network, 5 (1)
5 to (16): Programmable arithmetic unit (PU), 6: Host controller, 7: DSP unit, 8: Program memory, 9: Data memory, 10 (1), 10 (2)
... input processing unit, 11 ... selector, 12 ... output processing unit, 1
3 (1), 13 (2)... Arithmetic logic unit (ALU), 1
4 (1), 14 (2)... Address operation unit (AU), 15
(1), 15 (2)... MPY (multiplier), 16 (1),
16 (2): variable delay, 17: data memory I /
O, 18 internal bus, 19 host I / O, 20 sequencer.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 富田 龍一郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (72)発明者 八木 伸行 東京都世田谷区砧一丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 福井 一夫 東京都世田谷区砧一丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 榎並 和雅 東京都世田谷区砧一丁目10番11号 日本 放送協会放送技術研究所内 (56)参考文献 特開 平１−206777（ＪＰ，Ａ) 特開 平１−206778（ＪＰ，Ａ) 特開 平１−236383（ＪＰ，Ａ) 特開 平５−260373（ＪＰ，Ａ) 特開 平５−260376（ＪＰ，Ａ) 特開 平５−260377（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/262 - 5/275 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Ryuichiro Tomita 1 Kosuka Toshiba-cho, Saiwai-ku, Kawasaki City, Kanagawa Prefecture Inside the Toshiba Komukai Plant (72) Inventor Nobuyuki Yagi 1-10-11 Kinuta, Setagaya-ku, Tokyo No. Japan Broadcasting Corporation Broadcasting Research Institute (72) Inventor Kazuo Fukui 1-10-11 Kinuta, Setagaya-ku, Tokyo Japan Broadcasting Corporation Broadcasting Research Institute (72) Kazumasa Enonami 1-10 Kinuta, Setagaya-ku, Tokyo No. 11 Inside Japan Broadcasting Corporation Broadcasting Research Institute (56) References JP-A-1-206777 (JP, A) JP-A-1-206778 (JP, A) JP-A-1-236383 (JP, A) JP 5-260373 (JP, A) JP-A-5-260376 (JP, A) JP-A-5-260377 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H04N 5/262 -5/275

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】それぞれ、映像信号が供給される２つの入
力部を有し、該入力部に入力された映像信号をプログラ
ムに従って演算処理し、その結果を導出する複数のプロ
グラマブル演算処理部と、 この複数のプログラマブル演算処理部からの各出力信号
がそれぞれ供給される各入力部と、外部から複数の映像
信号をそれぞれ供給することができる各入力部と、前記
複数のプログラマブル演算処理部の入力部にそれぞれ対
応した出力部及び最終出力を導出するための複数の出力
部とを有し、プログラマブルに該各入力部の信号を前記
複数のプログラマブル演算処理部に供給することがで
き、いずれかの入力信号を最終出力信号として導出する
ネットワーク部と、 前記複数のプログラマブル演算処理部及びネットワーク
部のプログラムを外部命令に従ってコントロールするホ
ストコントロール手段とを備え、 前記プログラマブル演算処理部の演算処理内容とネット
ワーク部による各プログラマブル演算処理部の接続形態
とを外部から自在に設定できるように構成されたデジタ
ル映像信号処理装置において、 前記プログラマブル演算処理部は、 それぞれ、映像信号が供給される２つの入力部を有し、
該入力部に入力された映像信号をプログラムに従って演
算処理し、その結果を導出する複数のデータ演算器と、 それぞれ、内部アドレス発生部と外部から供給されるア
ドレスの入力部を有し、内部／外部アドレスをプログラ
ムに従って演算処理し、その結果を導出する複数のアド
レス演算器と、 このアドレス演算器で生成されたアドレス値に基づきイ
ンターフェースを通じて書込み読出し制御されるデータ
メモリ部と、 上記複数のデータ演算器、アドレス演算器、データメモ
リ部からなる複数のオペランドの各出力信号がそれぞれ
供給される各入力部と、前記ネットワーク部から２つの
映像信号をそれぞれ供給することができる各入力部と、
前記複数のオペランドの入力部にそれぞれ対応した出力
部及び最終出力を導出するための１つの出力部とを有
し、プログラマブルに該各入力部の信号を前記複数のオ
ペランドに供給することができ、いずれかの入力信号を
最終出力信号として導出するセレクタと、 前記複数のオペランド及びセレクタのプログラムを前記
ホストコントロール手段からの命令に従ってコントロー
ルするプログラム制御手段とを備え、 前記オペランドの演算処理内容とセレクタによる各オペ
ランドの接続形態とをホストコントロール手段を通じて
外部から自在に設定できるように構成され、 前記データメモリ部は複数バンク構成で、インターフェ
ースが個々のバンクを選択的にアクセスする切換機能を
有することを特徴とするデジタル映像信号処理装置。1. A plurality of programmable arithmetic processing units each having two input units to which a video signal is supplied, performing arithmetic processing on a video signal input to the input unit according to a program, and deriving a result thereof; An input unit to which each output signal from each of the plurality of programmable arithmetic processing units is supplied; an input unit to which a plurality of video signals can be respectively supplied from the outside; and an input unit of the plurality of programmable arithmetic processing units And a plurality of output units for deriving a final output, respectively, and can supply the signals of the respective input units to the plurality of programmable arithmetic processing units in a programmable manner. A network unit for deriving a signal as a final output signal; and a program for the plurality of programmable arithmetic processing units and a network unit for external instructions. Therefore, the digital video signal processing device comprises a host control means for controlling, and is configured such that the content of the arithmetic processing of the programmable arithmetic processing unit and the connection form of each programmable arithmetic processing unit by the network unit can be freely set from the outside. The programmable arithmetic processing units each have two input units to which a video signal is supplied,
A plurality of data calculators for performing arithmetic processing on a video signal input to the input unit in accordance with a program and deriving a result thereof; each having an internal address generation unit and an input unit for an address supplied from the outside; A plurality of address calculators for performing an arithmetic operation on an external address according to a program and deriving the result; a data memory unit controlled to write / read through an interface based on an address value generated by the address calculator; Unit, an address operation unit, each input unit to which each output signal of a plurality of operands consisting of a data memory unit is supplied, and each input unit that can respectively supply two video signals from the network unit;
An output unit corresponding to an input unit of each of the plurality of operands and one output unit for deriving a final output, and a signal of each input unit can be supplied to the plurality of operands in a programmable manner; A selector for deriving any one of the input signals as a final output signal; and a program control means for controlling a program of the plurality of operands and the selector in accordance with an instruction from the host control means. The connection form of each operand is configured to be freely set from the outside through a host control means. The data memory section has a configuration of a plurality of banks, and the interface has a switching function of selectively accessing individual banks. Digital video signal processing device.