JP3179646B2

JP3179646B2 - 共有型試験レジスタおよびこれを用いた組み込み自己試験回路

Info

Publication number: JP3179646B2
Application number: JP33681093A
Authority: JP
Inventors: 剛池永; 武小倉
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 2001-06-25
Anticipated expiration: 2016-06-25
Also published as: JPH07198791A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路の試験容易化
のための共有型試験レジスタおよびこれを用いた組み込
み自己試験（ＢＩＳＴ：Built-In Self Test）回路に関
する。

【０００２】

【従来の技術】集積回路の試験容易化のための１手法と
して、同一集積回路内にテスター機能（テストパターン
発生器、パターン圧縮器、比較器、期待値）を組み込ん
だ、コンパクトテスト法に基づく組み込み自己試験回路
が知られている。大規模化、複雑化する集積回路に対し
ては、高故障検出率、短テスト時間を達成するために、
上記のパターン発生器、パターン圧縮器を集積回路内に
複数個搭載した分散型構成が必須となりつつあるが、こ
の分散型構成としては、集積回路内の通常動作に用いら
れるレジスタの一部を、モード選択によって通常動作と
テスト動作に切替えられる共有型試験レジスタで置き換
えて、試験容易性を高める方法が知られている。分散型
組み込み自己試験回路の従来例としては、共有型試験レ
ジスタとして、モード切替えによって、通常レジスタ動
作、シフト動作、初期化、パターン発生、パターン圧縮
（時間圧縮）を行なうビルトイン・ロジックブロック・
オブザベーション（BILBO:Built-In Logic-Block Obser
vation）レジスタを用い、上記のモードを切替えなが
ら、順次、ＢＩＬＢＯレジスタで囲まれた論理ブロッツ
クを試験していく方法が知られている（参考文献：Kone
mann B., Muncha J. and Zwiehoff G. :“Built-In Log
ic Block Observation Techniques”, IEEE Int. Test
Conference,pp37-41（1979））。しかし、集積回路内に
複数個搭載されるＢＩＬＢＯレジスタとして、リニアフ
ィードバック・シフトレジスタ型の多機能レジスタセル
を用いる必要があるので、試験のために加える付加回路
が大きくなるという問題がある。また、集積回路内の全
ブロックを試験するためには、複数の試験手順が必要な
ため、試験制御回路が複雑になるという問題がある。

【０００３】このようなＢＩＬＢＯ手法と比較して試験
制御回路が簡易に構成可能な手法としては、共有型試験
レジスタとしてセルフテストパスレジスタ７３を用い、
それらを１本の循環パス７４で結合した構成が知られて
いる。図７に従来の組み込み自己試験回路の全体構成を
示す（参考文献：Krasniewski A. and Albicki A. :“C
ircular Self-Test Path : A Low-Cost BIST Technique
for VLSI Circuits”, IEEE Trans. on CAD, Vol.8, N
o.1, pp.46-55（1989））。セルフテストパスレジスタ
７３を、同時に、レジスタの入力側の試験対象回路に対
するパターン圧縮器（時間圧縮器）、出力側の試験対象
回路に対するテストパターン発生器として動作させるこ
とにより、一回の試験手順で集積回路７８内の全ブロッ
クを試験可能であり、簡易な試験制御回路が構成可能と
なる。しかし、全てのセルフテストパスレジスタ７３を
一本の循環パス７４で結合するため、各セルフテストパ
スレジスタのクロックサイクルが異なるマルチサイクル
回路に対しては適用困難であり、また、大規模集積回路
に対しては、同時にシフト動作させるレジスタ数が多く
なるためタイミング保証が困難であるという問題があ
る。また、セルフテストパスレジスタ７３で直接、圧縮
度の大きな時間圧縮を行なうため、圧縮器での故障マス
ク率を低減するためには、セルフテストパスレジスタ７
３として、多入力シグネチャレジスタ（ＭＩＳＲ）、フ
ィードバック・シフトレジスタといったフィードバック
線を持ったハード量の大きな構成を用いなければならな
いという問題がある。参考文献２では、セルフテストパ
スレジスタ７３として、フィードバック・シフトレジス
タを用いているが、故障マスク率を減らすためには、多
入力シグネチャレジスタ（ＭＩＳＲ）よりも期待値比較
回数を増やす必要があり、期待値ベクトルが大きくなる
という問題がある。

【０００４】

【発明が解決しようとする課題】集積回路の大規模化に
より、消費電力が増大する傾向にあり、集積回路全体を
１つのクロックサイクルで動作させるのではなく、各機
能ブロックをそれぞれの要求性能に見あったクロックサ
イクルで動作させるマルチサイクル回路が増加してい
る。このため、試験容易化手法として、マルチサイクル
回路に適用できることが望まれている。集積回路の大規
模化により、レジスタのシフト動作時のタイミング保証
が困難になってきている。２本のシフト専用のクロック
によりシフト動作を保証した、レベルセンシティブ・ス
キャン方式が知られているが、多くのハード量を必要と
する。このため、組み込み自己試験手法では、レベルセ
ンシティブ・スキャン方式を用いなくても、容易にタイ
ミング保証が可能な構成が望まれている。組み込み自己
試験回路を用いて集積回路の試験を行なう場合のテスト
工程として、組み込み自己試験回路の設計、組み込み、
試験実行工程があるが、テストコスト削減のため、この
工数を削減することが望まれている。このうち、設計、
組み込み工数を削減するためには、組み込み自己試験回
路を構成する全部品を規格化、簡易化できる構成が必要
である。特に設計工数を必要とする試験制御回路を規格
化、簡易化できる構成が必要である。また、製造段階、
システム段階での試験実行を容易にするためには、期待
値を集積回路内に搭載し、テスターを用いずに集積回路
内部で良否結果を出力できる構成が望まれている。組み
込み自己試験のハードを付加することによって、チップ
面積が増大すると、そのまま集積回路の歩留まり低下に
つながるので、組み込み自己試験用の追加ハード量はで
きるだけ少なくすることが望まれている。このため、集
積回路内に複数個搭載し、付加回路の増加の要因となる
共有型試験レジスタをできるだけハード量の少ない回路
で実現できることが必要となる。

【０００５】本発明は、以上の点に鑑み、その問題点を
解決するためになされたもので、その目的は、集積回路
の試験容易化を行なうための組み込み自己試験回路用と
して、一つには、マルチサイクル回路に適用可能で、タ
イミング保証が容易で、かつ、テスト工数を少なくする
よう改善する共有型試験レジスタを提供するとともに、
もう一つには、このような改善の上にさらに試験のため
の付加回路が少なくて済む組み込み自己試験回路を提供
することにある。

【０００６】

【課題を解決するための手段】上記の一つの目的を達成
するための本発明の共有型試験レジスタでは、例えば図
１に示すように、Ｎ本（Ｎは任意の自然数）のデータ入
力線３２と、１本のモード切替え入力線３４と、Ｎ本の
データ出力線３６と、試験情報出力線３５を有するレジ
スタ３３を試験対象回路例えば３１、３７と上記データ
入力線３２およびデータ出力線３６を介して接続する回
路構成の中で、上記レジスタ３３を、通常モード時は、
Ｎビット幅のレジスタとして動作させ、試験モード時
は、前段の試験対象回路から出力されるＮビット×ｔパ
ターン（ｔはテストパターン数）の入力情報によりＮビ
ット幅のレジスタに蓄えられた情報を次段の試験対象回
路に対してＮビット×ｔパターンのテストパターンとし
て出力させる、集積回路の共有型試験レジスタ３３にお
いて、該共有型試験レジスタ３３は、レイアウト時に近
接して配置されるＮ個の例えばフリップフロップの記憶
素子から構成され、かつ、該Ｎ個の記憶素子は同じクロ
ックサイクルで動作し、さらに、上記試験情報出力線が
１本の空間圧縮出力線３５から成る構造を備え、上記試
験モード時のＮビット×ｔパターンの情報を１ビット×
ｔパターンの情報に空間圧縮して上記空間圧縮出力線３
５から出力する空間圧縮器の構成を備えることとする。

【０００７】また上記のもう一つの目的を達成するため
の本発明の組み込み自己試験回路では、例えば図２に示
すように、集積回路内に、Ｌ（Ｌは任意の自然数）個の
上記の空間圧縮器としての共有型試験レジスタ１２（Ｒ
３、Ｒ７、Ｒ８）と、該共有型試験レジスタのそれぞれ
に与えられるクロックサイクルの最小公倍数となるクロ
ックサイクルで動作する例えばフリップフロップの記憶
素子から構成されるＬビット幅の時間圧縮器１６と、試
験制御回路１７を備え、上記時間圧縮器よりも圧縮度の
小さい上記Ｌ個の共有型試験レジスタ１２から出力され
る空間圧縮出力線（１３）Ｌ本を上記時間圧縮器１６に
接続し、該時間圧縮器１６において、Ｌビット×ｔパタ
ーン（ｔはテストパターン数）の情報をＬビット×ｐパ
ターン（ｐはＬビット幅の期待値と比較する回数、ｐ＜
＜ｔの自然数）の情報に圧縮し、圧縮された該情報を上
記試験制御回路１７において、期待値と比較し、良否結
果を集積回路外に出力する（１１０）構成を備えること
とする。

【０００８】

【作用】本発明の共有型試験レジスタによれば、レイア
ウト時に近接して配置されるＮ個の記憶素子（フリップ
・フロップ）を用いて１つの共有型試験レジスタを構成
することにより、上記記憶素子に与えられるクロックの
ずれを抑え、タイミング保証を容易にすることが可能に
なる。また、本発明の共有型試験レジスタによれば、試
験モード時に共有型試験レジスタをテストパターン発生
器、空間圧縮器として同時に動作させることにより、一
回の試験手順で集積回路内の全ブロックを試験可能にな
る。このため、試験制御回路が簡易に構成できるように
なり、テスト工数も少なくなる。さらに、本発明の共有
型試験レジスタにおいて、これを構成する記憶素子が同
じ周波数のクロックサイクルで動作するようにすること
は、これを用いた試験回路が後述のようにマルチサイク
ル回路に好適になるような素地を備えることになる。

【０００９】また本発明の組み込み自己試験回路では、
パターン圧縮を共有型試験レジスタによる空間圧縮と時
間圧縮との２段に分けて行ない、空間圧縮器（共有型試
験レジスタ）は、同じ周波数のクロックサイクルで動作
する記憶素子（フリップ・フロップ）のみで構成し、時
間圧縮器は、各共有型試験レジスタに与えられるクロッ
クサイクルの最小公倍数となるクロックサイクルで動作
する記憶素子（フリップ・フロップ）のみで動作するこ
とにより、マルチサイクル回路に適用可能になる。また
本発明の組み込み自己試験回路では、集積回路内に多数
搭載され、試験用付加回路増大の要因となる共有型試験
レジスタとして、パターン圧縮度が大きく、故障マスク
率を低く抑えるためにはハード量の大きな構成が必須な
時間圧縮器を用いるのではなく、パターン圧縮度が小さ
く、少ないハード量で故障マスク率を低く抑えることが
可能な空間圧縮器を用い、時間圧縮は独立した１つの他
入力シグネチャレジスタ（ＭＩＳＲ）等の圧縮器を用い
て行うことにより、共有型レジスタのハード量を抑え、
試験用付加回路全体のハード量を少なくすることが可能
になる。また、本発明の組み込み自己試験回路によれ
ば、クロックずれの少ない上記共有型試験レジスタを用
いることにより、タイミング保証の容易な自己試験回路
の組み込みが容易になる。さらに、本発明の組み込み自
己試験回路によれば、期待値、比較回路を集積回路内に
搭載し、集積回路内部で良否結果を判別しており、これ
により、製造段階、システム段階での試験実行が容易に
行なえるようになる。

【００１０】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の共有型試験レジスタの基本
構成を示す図で、図２は、本発明による組み込み自己試
験回路の全体構成を示す図である。図２に示すように、
本発明による組み込み自己試験回路は、自己試験のた
め、通常レジスタ・パターン発生器切替え型のタイプ１
の共有型試験レジスタ１１、通常レジスタ・パターン発
生器＋空間圧縮器切替え型のタイプ２の共有型試験レジ
スタ１２、時間圧縮器１６、試験制御回路１７を用いて
構成する。その中で、図１の本発明の共有型試験レジス
タはタイプ２の共有型試験レジスタ１２であり、上記の
タイプ１の共有型試験レジスタ１１は図３に示す。さら
に図４〜図６に本発明の共有型試験レジスタの実施例を
示す。

【００１１】まず、図１のタイプ２の共有型試験レジス
タ１２は、Ｎ本（Ｎは任意の自然数）のデータ入力線３
２、１本のモード切替え入力線３４、Ｎ本のデータ出力
線３６、１本の空間圧縮出力線３５を持ち、通常モード
時は、通常動作に用いられるＮビット幅のレジスタとし
て動作し、試験モード時は、前段の試験対象回路３１か
ら出力されるＮビット（Ｎは試験対象回路の出力本数）
×ｔパターン（ｔはテストパターン数）の情報を１×ｔ
情報に圧縮し空間圧縮出力線３５から出力すると同時
に、Ｎビット幅のレジスタに蓄えられた情報を次段の試
験対象回路３７に対するテストパターンとして出力する
機能を持つ。

【００１２】図２において、上記のタイプ１の共有型試
験レジスタ１１は、外部入力１１３に直結された、レジ
スタ（あるいはバウンダリスキャンレジスタ）を置き換
える形で集積回路１１６内に搭載する。また、タイプ１
の共有型試験レジスタ１１は、通常動作時に同じクロッ
クサイクルで動作し、タイミング保証が可能なレイアウ
トブロックに属した、２０から３０程度の記憶素子（フ
リップ・フロップ）ごとに構成する。また、タイプ１の
共有型試験レジスタ１１は、Ｎ本（Ｎは任意の自然数）
のデータ入力線、１本のモード切替え入力線、Ｎ本のデ
ータ出力線を持ち、通常モード時は、通常動作に用いら
れるＮビット幅のレジスタとして動作し、試験モード時
は、次段の試験対象回路に対するテストパターン発生器
としての機能を持つ。

【００１３】また、上記のタイプ２の共有型試験レジス
タ１２は、組合せ論理回路１１５に囲まれたレジスタの
一部、及び外部出力に直結されたレジスタ（あるいはバ
ウンダリスキャンレジスタ）を置き換える形で集積回路
１１６内に搭載する。組合せ論理回路１１５に囲まれた
レジスタとしては、乱数パターンでは、可制御性、可観
測性の悪いレジスタを選択する。一般に、状態制御用レ
ジスタ等が例として挙げられる。また、集積回路が適当
な大きさのサブブロックに分割できるようなレジスタを
選択し、故障検出率算出等の評価を容易にする。また、
タイプ２の共有型試験レジスタ１２は、通常動作時に同
じクロックサイクルで動作し、タイミング保証が可能な
レイアウトブロックに属した、２０から３０程度の記憶
素子（フリップ・フロップ）ごとに構成する。

【００１４】時間圧縮器１６は、Ｌビット（Ｌはタイプ
２の共有型試験レジスタの数）の多入力シグネチャレジ
スタ（ＭＩＳＲ）を用いる。全共有型試験レジスタの空
間圧縮出力線１３から出力されるＬビット（Ｌは試験対
象回路の出力本数）×ｔパターン（ｔはテストパターン
数）の情報をＬ×ｐパターンの情報に時間圧縮する。こ
こでｐ（任意の自然数）は期待値との比較回数で、他入
力シグネチャレジスタの故障マスク率は、１／（２Ｌ）
となるので、Ｌが２０から３０ビット以下になるとＭＩ
ＳＲでの故障マスク率が顕著になることと、不良出荷率
を例えば通常の１００万分の１の目標にするということ
の両者の見地からＬ×ｐの値を３０以上になるようにす
る。また、上記時間圧縮器１６は、通常動作時に同じク
ロックサイクルで動作し、タイミング保証が可能なレイ
アウトブロックに属した、２０から３０程度の記憶素子
（フリップ・フロップ）ごとに構成する。また、集積回
路全体で複数のクロックサイクルで動作している場合、
上記時間圧縮器１６は、各クロックサイクルの最小公倍
数となるクロックサイクルで動作させる。

【００１５】試験制御回路１７は、集積回路１１６の外
部から試験回路起動信号１８を受けとり、初期化信号線
１５により、集積回路内の全レジスタを初期化し、試験
モード信号線１４により、全共有型試験レジスタを試験
モードに切替え、パターン発生・圧縮を行ない、ｔ周期
（ｔはテストパターン数）後、時間圧縮器１６の出力を
期待値と比較し、終了信号１９と結果判定信号１１０を
集積回路１１６外に出力する。上記試験制御回路１７が
制御する、上記のタイプ２の共有型試験レジスタ１２
は、同時にパターン発生器、パターン圧縮器として動作
するので、上記の起動、初期化、パターン生成・圧縮、
良否判別を１試験手順で実行可能で、ＢＩＬＢＯ手法の
ように複数の試験手順を必要とするものと比較して、試
験制御回路１７の構成が簡易となる。

【００１６】図３に、タイプ１の共有型試験レジスタ１
１の構成例を示す。タイプ１の共有型試験レジスタ１１
は、Ｎ個の記憶素子２３、Ｎ個のシフトデータ・通常入
力データ選択素子２４、Ｏ個（Ｏは１〜３の整数）の排
他的論理和素子２５を用いて構成する。シフトデータ・
通常入力データ選択素子２４は、モード切替え入力線２
２から与えられる信号によって、通常モード時はデータ
入力線２１を、試験モード時は前段の記憶素子２４から
シフトされてくるデータを選択する。また、上記タイプ
１の共有型試験レジスタ１１は、フィードバックする位
置として原始多項式が生成多項式となる複数のフィード
バック線２６を有し、試験モード時は、リニアフィード
バック・シフトレジスタ（ＬＦＳＲ）として動作し、次
段の試験対象回路に対し、最大長系列の疑似乱数パター
ンを与える。

【００１７】図４に、上記タイプ２の共有型試験レジス
タ１２の構成例１（フィードバック型）を示す。図４の
タイプ２の共有型試験レジスタ１２は、Ｎ個の試験用レ
ジスタセル４３を用いて構成する。また、各試験用レジ
スタセル４３はシフト線４１０により結合する。最終段
の試験用レジスタセル４３_nの出力をフィードバック線
により初段の試験用レジスタセル４３_lに結合し、さら
に空間圧縮出力線４７として出力する。上記試験用レジ
スタセル４３は、記憶素子４４、２入力論理素子４５、
シフトデータ・固定値選択素子４６を用いて構成する。
上記シフトデータ・固定値選択素子４６は、モード切替
え入力線４２から与えられる信号によって、通常モード
時は固定値を２入力論理素子４５に与え、データ入力４
１がそのまま記憶素子４４に与えられるように動作し、
試験モード時は、前段の試験用レジスタセル４３からシ
フトされてくるデータとデータ入力４１の論理をとった
値が記憶素子４４に与えられるように動作する。２入力
論理素子４５は、論理和、論理積、排他的論理和および
それらの否定のいずれかで構成する。

【００１８】また、上記フィードバック型の別の構成と
して、図５に示すように、フィードバックする位置とし
て原始多項式が生成多項式となる複数のフィードバック
線５８を有し、２入力論理素子として排他的論理和素子
５５を用い、試験モード時に多入力シグネチャレジスタ
として動作する構成２（ＭＩＳＲ型）を用いる。

【００１９】図６に、上記タイプ２の共有型試験レジス
タ１２の構成例３（ノー・フィードバック型）を示す。
図６のタイプ２の共有型試験レジスタ１２は、１個の通
常レジスタセル６３、Ｎ−１個の試験用レジスタセル６
４から構成され、通常レジスタセル６３及び各試験用レ
ジスタセル６４はシフト線６１０により結合する。最終
段の試験用レジスタセル６４_n-1の出力を空間圧縮出力
線６８として出力する。通常レジスタセル６３は、前段
の試験対象回路の出力３２のうちランダムに０、１反転
する率の高い出力に接続されたものを選択する。上記試
験用レジスタセル６４は、記憶素子６５、２入力論理素
子６６、シフトデータ・固定値選択素子６７を用いて構
成する。上記シフトデータ・固定値選択素子６７は、モ
ード切替え入力線６２から与えられる信号によって、通
常モード時は固定値を２入力論理素子６６に与え、デー
タ入力６１がそのまま記憶素子６５に与えられるように
動作し、試験モード時は、前段の通常レジスタセル６３
あるいは試験用レジスタセル６４からシフトされてくる
データとデータ入力６１の論理をとった値が記憶素子に
与えられるように動作する。２入力論理素子６６は、論
理和、論理積、排他的論理和及びそれらの否定のいずれ
かで構成する。

【００２０】次に、マルチサイクル回路への適用、タイ
ミング保証、タイプ２の共有型試験レジスタに関する追
記事項について述べる。（マルチサイクル回路への適
用）前記に述べたように、集積回路全体が複数のクロッ
クサイクルで動作している場合、タイプ１の共有型試験
レジスタ１１、タイプ２の共有型試験レジスタ１２は通
常動作時に同じクロックサイクルで動作する記憶素子
（フリップ・フロップ）ごとに構成する。また、時間圧
縮器１６は、各クロックサイクルの最小公倍数となるク
ロックで動作させる。これにより、各々のタイプ１の共
有型試験レジスタ１１、タイプ２の共有型試験レジスタ
１２、時間圧縮器１６を構成するフリップ・フロップ間
のシフト動作は、同じクロックサイクルで行なわれ、ま
た、各タイプ２の共有型試験レジスタ１２から時間圧縮
器１６へのシフト動作は、必ず、低いクロックサイクル
のフリップ・フロップから高いクロックサイクルのフリ
ップ・フロップに対して行なわれるため、シフト動作時
での情報の欠損が生じない。一方従来手法では、全ての
レジスタを一本の循環パス７４で結合しシフト動作させ
るため、集積回路全体が複数のクロックサイクルで動作
している場合、高いクロックサイクルのフリップ・フロ
ップから低いクロックサイクルのフリップ・フロップへ
のシフト動作が行なわれるため、シフト動作時に情報の
欠損が生じ、圧縮器での故障マスク率が増大する。

【００２１】（タイミング保証）前記に述べたように、
タイプ１の共有型試験レジスタ１１、タイプ２の共有型
試験レジスタ１２、時間圧縮器１６は、それぞれ、タイ
ミング保証が可能なレイアウトブロックに属した、２０
から３０程度の記憶素子（フリップ・フロップ）ごとに
構成する。上記タイプ１の共有型試験レジスタ１１、タ
イプ２の共有型試験レジスタ１２、時間圧縮器１６を構
成するフリップ・フロップ間のタイミング保証に関して
は、各種試験レジスタを構成するフリップ・フロップ間
は１、２段の論理素子が配置されているため、その論理
素子の遅延時間分のホールドマージンがあるため、タイ
ミング保証を行なうためには、上記試験レジスタのそれ
ぞれフリップ・フロップに与えられるクロックのばらつ
きを上記ホールドマージン内に抑えればよい。クロック
配線長を揃える、同じドライバで駆動する等のクロック
設計により、スキューを１、２段の論理素子の遅延時間
以内に保証したレイアウトブロックの特定は容易に行な
えるため、各種試験レジスタを構成するフリップ・フロ
ップとして、上記のタイミング保証可能なレイアウトブ
ロックに属し、数を２０から３０程度に抑えることによ
り、タイミング保証を容易に行なえる。また、タイプ２
の共有型試験レジスタ１２から時間圧縮器１６へのシフ
ト動作に対するタイミング保証に関しては、タイプ２の
共有型試験レジスタ１２が含まれるレイアウトブロック
と時間圧縮器１６が含まれるレイアウトブロック間で想
定されるクロックのばらつきに相当する遅延素子を、タ
イプ２の共有型試験レジスタ１２と時間圧縮器１６の間
に入れることによって容易に行なえる。

【００２２】（タイプ２の共有型試験レジスタ）タイプ
２の共有型試験レジスタ１２としては、前記に示したよ
うに、全体構成としてフィードバック型、ＭＩＳＲ型あ
るいはノー・フィードバック型、２入力論理素子として
論理和、論理積、排他的論理和及びそれらの否定のいず
れかを選択して構成するが、その際の選択指針を示す。
ハード量としては、ノー・フィードバック型、フィード
バック型、ＭＩＳＲ型の順に大きくなり、２入力論理素
子としては、排他的論理和およびその否定を用いた場合
が最も大きくなる。タイプ２の共有型試験レジスタ１２
は、前記で述べたように前段の試験対象回路３１に対す
る空間圧縮器および次段の試験対象回路３７に対するテ
ストパターン発生器として機能するが、それぞれ空間圧
縮器の故障マスク率（圧縮器で故障の影響をマスクして
しまう率）、テストパターン発生器のテストパターン効
率（ランダム性の高いパターンがどれくらい生成される
か）を考慮した選択が必要である。タイプ２の共有型試
験レジスタ１２の空間圧縮器としての故障マスク率に関
して、最終段の試験用レジスタセル４３_n、５３_n、６４
_n-1に結合された空間圧縮出力線４７、５７、６８から
全試験サイクルにおいて圧縮値を出力するので、最終段
の試験用レジスタセル４３_n、５３_n、６４_n-1に一度で
も故障の影響が伝搬すればよく、フィーバック型とノー
・フィードバック型では、故障マスク率に差はない。ま
た、２入力論理素子４５、６６として排他的論理和ある
いはその否定を用いた場合は、故障マスクが生じるため
には、あるサイクルに前段の試験対象回路３１から異常
出力が伝搬した場合、その異常出力が最終段の試験用レ
ジスタセル４３_n、５３_n、６４_n-1にシフトされるまで
に、前記の異常出力を打ち消す新たな異常出力が伝搬す
る必要があるため、故障マスク率は極めて低い。論理和
あるいはその否定を用いた場合は、あるサイクルに前段
の試験対象回路３１から異常出力が伝搬した場合、その
影響を打ち消すような異常出力が来なくても、シフト動
作時に１／２の確率で見逃していくので、排他的論理和
あるいはその否定を用いた場合と比較して故障マスク率
は高くなる。タイプ２の共有型試験レジスタ１２のテス
トパターン発生器としてのテストパターン効率に関し
て、前段の試験対象回路３１からは様々な形態のパター
ンが伝搬してくるが、前段の試験対象回路３１の出力の
中で、全部あるいは一部がランダムに０、１反転する率
が高い場合は、その出力を通常レジスタセル６３に接続
することにより、ノー・フィードバック型を用いても次
段の試験対象回路３７に対しテストパターン効率の高い
パターンが発生できる。前段の試験対象回路３１の出力
がランダムに０、１反転する率が一様に低い場合、ノー
・フィードバック型では、固定パターンが生成される率
が高くなるため、テストパターン効率が悪くなるのでフ
ィードバック型を用いる必要がある。前段の試験対象回
路３１の全出力から、ほとんど全ての試験サイクルにお
いて固定値が伝搬してくるものに関しては、単なるフィ
ーバック型では、共有試験レジスタのビット幅数のパタ
ーンが繰り返されるため、パターン効率が悪くなる。そ
こで、ＭＩＳＲ型を用いる必要がある。また、２入力論
理素子４５、６６として論理和、論理積あるいはその否
定を用いた場合は、排他的論理和あるいはその否定を用
いた場合と比較して、試験用レジスタセルに０あるいは
１が生じる確率が高くなり、パターン効率が落ちる。

【００２３】以上、各タイプ２の共有型試験レジスタ１
２の特徴を考慮して、まず、フィードバック型、ＭＩＳ
Ｒ型、ノー・フィードバック型の選択は、前段の試験対
象回路３１の出力の中で、全部あるいは一部がランダム
にトグルする率の高い場合は、ノー・フィードバック型
を用い、前段の試験対象回路３１の出力全部がランダム
にトグルする率が一様に低い場合は、フィードバック型
を用い、前段の試験対象回路３１の全出力から、ほとん
どのサイクルにおいて固定値が伝搬してくる場合は、Ｍ
ＩＳＲ型を用いる。

【００２４】次に、２入力論理素子４５、６６の選択
は、前段の試験対象回路３１に故障検出率の高いパター
ンが数多く与えられ、試験対象回路の出力に故障の影響
が数多く伝搬し、かつ次段の試験対象回路３７がそれほ
どテストパターン効率の良くないパターンでも高い故障
検出率が得られる場合に用いる。

【００２５】本発明では、共有型試験レジスタのパター
ン圧縮としては空間圧縮しか行なわないため、共有試験
レジスタでは、数十分の１程度のパターン圧縮（共有型
試験レジスタを構成するレジスタ数は数十とする）を行
なえば良く、上記に示したように、前段と次段に接続さ
れる試験対象回路の特徴によって、多くの場合、ハード
量の少ない共有試験レジスタを用いることができる。一
方、従来手法のように、共有型試験レジスタで直接時間
圧縮を行なう手法は、共有試験レジスタで、数百万分の
１（テストサイクル数を数百万とする）のパターン圧縮
を行なう必要があり、故障マスクを生じないためには、
前段と次段に接続される試験対象回路の特徴にかかわら
ず、多入力シグネチャレジスタ（ＭＩＳＲ）あるいはフ
ィードバック型でなおかつ２入力論理素子として排他的
論理和素子を用いたものといったハード量の大きな圧縮
器を用いる必要がある。

【００２６】

【発明の効果】以上に述べたように、本発明の共有型試
験レジスタを用いた組み込み自己試験回路によれば、マ
ルチサイクル回路に適用可能で、タイミング保証が容易
で、テスト工数が少なく、さらに試験のための付加回路
が少ない、集積回路用の組み込み自己試験回路が実現で
きる。

【図面の簡単な説明】

【図１】本発明のタイプ２の共有試験レジスタの基本構
成図。

【図２】本発明による組み込み自己試験回路の全体構成
図。

【図３】タイプ１の共有型試験レジスタの構成例を示す
図。

【図４】タイプ２の共有型試験レジスタの構成例１（フ
ィードバック型）を示す図。

【図５】タイプ２の共有型試験レジスタの構成例２（Ｍ
ＩＳＲ型）を示す図。

【図６】タイプ２の共有型試験レジスタの構成例３（ノ
ー・フィードバック型）を示す図。

【図７】従来の組み込み自己試験回路の全体構成図。

【符号の説明】

１１…共有型試験レジスタ（パターン発生）１２…共有型試験レジスタ（パターン発生、空間圧縮）１３…空間圧縮出力線１４…
モード切替え信号１５…初期化信号１６…
時間圧縮器１７…組み込み自己試験制御回路１８…
試験回路起動信号１９…終了信号１１０…
結果判定信号１１１…通常レジスタ１１２
…通常パス１１３…外部入力１１４
…外部出力１１５…組合せ回路１１６
…集積回路３１…前段の試験対象回路３２…
データ入力線３３…共有型試験レジスタ（パターン発生、空間圧縮）３４…モード切替え入力線３５…
空間圧縮出力線３６…データ出力線３７…
次段の試験対象回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭62−49273（ＪＰ，Ａ) 特開昭63−286780（ＪＰ，Ａ) 特開平１−221686（ＪＰ，Ａ) 特開平５−66249（ＪＰ，Ａ) 特開平５−81855（ＪＰ，Ａ) 特開平５−249197（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193

Claims

(57)【特許請求の範囲】

【請求項１】Ｎ本（Ｎは任意の自然数）のデータ入力線
と、１本のモード切替え入力線と、Ｎ本のデータ出力線
と、試験情報出力線を有するレジスタを試験対象回路と
上記データ入力線およびデータ出力線を介して接続する
回路構成の中で、上記レジスタを、通常モード時は、Ｎビット幅のレジスタとして動作さ
せ、試験モード時は、前段の試験対象回路から出力されるＮ
ビット×ｔパターン（ｔはテストパターン数）の入力情
報によりＮビット幅のレジスタに蓄えられた情報を次段
の試験対象回路に対してＮビット×ｔパターンのテスト
パターンとして出力させる、集積回路の共有型試験レジ
スタにおいて、該共有型試験レジスタは、レイアウト時に近接して配置
されるＮ個の記憶素子から構成され、かつ、該Ｎ個の記
憶素子は同じクロックサイクルで動作し、さらに、上記試験情報出力線が１本の空間圧縮出力線から成る構
造を備え、上記試験モード時のＮビット×ｔパターンの
情報を１ビット×ｔパターンの情報に空間圧縮して上記
空間圧縮出力線から出力する空間圧縮器の構成を備える
ことを特徴とする共有型試験レジスタ。
【請求項２】集積回路内に、Ｌ（Ｌは任意の自然数）個
の請求項１記載の共有型試験レジスタと、該共有型試験レジスタのそれぞれに与えられるクロック
サイクルの最小公倍数となるクロックサイクルで動作す
る記憶素子から構成されるＬビット幅の時間圧縮器と、試験制御回路を備え、上記時間圧縮器よりも圧縮度の小さい上記Ｌ個の共有型
試験レジスタから出力される空間圧縮出力線Ｌ本を上記
時間圧縮器に接続し、該時間圧縮器において、Ｌビット
×ｔパターン（ｔはテストパターン数）の情報をＬビッ
ト×ｐパターン（ｐはＬビット幅の期待値と比較する回
数、ｐ＜＜ｔの自然数）の情報に圧縮し、圧縮された該
情報を上記試験制御回路において、期待値と比較し、良
否結果を集積回路外に出力する構成を備えることを特徴
とする組み込み自己試験回路。