JP3179467B2 - SRAM - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、一般的にトランジスタのラッチ技術に関す
るものであり、更に詳細には、ラッチ回路を構成する交
差接続されたコンデンサをその中に含む積層CMOSトラン
ジスタ構造に関するものである。Description: FIELD OF THE INVENTION The present invention relates generally to transistor latching technology, and more particularly, to including therein cross-connected capacitors that constitute a latch circuit. The present invention relates to a stacked CMOS transistor structure.

「従来の技術」 SRAM（スタッチックRAM）密度が増大するにつれて、
より小型のSRAMセルを得る別の方法を見いだすことが益
々必要になってきた。Ｎチャネルのバルクトランジスタ
の上にＰチャネル負荷を積み重ねた積層CMOS技術を利用
して、４メガビット以上のメモリが作成されている。デ
バイス形状が縮小されるにつれて、その中の各セルは放
射線によるソフトエラーの影響を強く受けるようにな
る。その結果、敏感な節（ノード）にコンデンサを取り
付けることで、ソフト放射線に曝されて影響を受ける可
能性のある電荷を保持するようにせざるを得ない。マー
ジCMOS（MCMOS）と呼ばれている既存の積層CMOS技術に
よれば、積層CMOSラッチはバルクのＰ型基板の上に形成
した多結晶シリコン一層によって構成される。この結
果、下層のＮチャネルトランジスタのソースとドレイン
領域はそのトランジスタのゲート電極と自己整合しない
ことになる。更に、Ｎチャネル及びＰチャネル両トラン
ジスタのゲート酸化物は同一の酸化物で構成され、その
結果両トランジスタで同じ厚さにならざるを得ないこと
のために、それらトランジスタの機能を制限することに
なる。更に加えて、従来の技術では、SRAM構造内に積層
コンデンサを設ける方法がない。"Prior art" As the density of SRAM (stuck RAM) increases,
It has become increasingly necessary to find another way to obtain smaller SRAM cells. Utilizing stacked CMOS technology in which a P-channel load is stacked on an N-channel bulk transistor, a memory of 4 Mbit or more has been created. As device geometries shrink, the cells therein become more susceptible to soft errors due to radiation. As a result, attaching a capacitor to a sensitive node must force it to retain charge that could be affected by exposure to soft radiation. According to the existing stacked CMOS technology called merge CMOS (MCMOS), the stacked CMOS latch is composed of a single layer of polysilicon formed on a bulk P-type substrate. As a result, the source and drain regions of the lower N-channel transistor do not self-align with the gate electrode of the transistor. In addition, the gate oxide of both N-channel and P-channel transistors is made of the same oxide, thus limiting the function of both transistors because they must be of the same thickness. Become. In addition, in the prior art, there is no method of providing a multilayer capacitor in the SRAM structure.

従って、ソフト放射線エラーに対する感度を減ずるた
めに、積層された容量性の要素をその中に含んだ積層CM
OSセルが必要とされるようになってきた。また、下層の
Ｎチャネルトランジスタと自己整合したソース／ドレイ
ン領域を用いた積層セルに対する需要もある。最後に、
埋め込まれたＮチャネルトランジスタと上層のＰチャネ
ルトランジスタに対してそれぞれ独立したゲート酸化物
を設けられるようにすることについての要望もある。Therefore, in order to reduce the sensitivity to soft radiation errors, a stacked CM containing stacked capacitive elements therein
OS cells are needed. There is also a need for stacked cells that use source / drain regions that are self-aligned with the underlying N-channel transistor. Finally,
There is also a need to be able to provide independent gate oxides for the buried N-channel transistor and the overlying P-channel transistor.

「発明の要約」 本発明に従えば、従来のトランジスタセル形状に付随
した欠点を本質的になくしたか、あるいは減らしたトラ
ンジスタセルが得られる。SUMMARY OF THE INVENTION In accordance with the present invention, a transistor cell is provided that substantially eliminates or reduces the drawbacks associated with conventional transistor cell geometries.

本発明のトランジスタセルは一般的に積層トランジス
タに隣接したバルクトランジスタを含んでいる。本発明
には更に第１と第２の対向する電極板を有する積層容量
性要素が含まれており、前記第１の電極板はバルクトラ
ンジスタのゲートへ電気的につながれ、また前記第２の
電極板は積層トランジスタのゲートへ電気的につながれ
ている。好適実施例においては、バルクトランジスタは
Ｎチャネルトランジスタであり、一方積層トランジスタ
はＰチャネルトランジスタである。本発明のトランジス
タは各種の拡散領域をその中に含む半導体基板に対して
形成される。半導体基板内の一つの拡散領域はＰチャネ
ルトランジスタのゲート、容量性要素の電極板、そして
Ｎチャネルトランジスタのソース／ドレイン領域の一つ
として用いられることができる。The transistor cell of the present invention generally includes a bulk transistor adjacent to a stacked transistor. The invention further includes a stacked capacitive element having first and second opposing electrode plates, wherein the first electrode plate is electrically connected to a gate of a bulk transistor, and wherein the second electrode plate is electrically connected to a gate of a bulk transistor. The plate is electrically connected to the gate of the stacked transistor. In a preferred embodiment, the bulk transistors are N-channel transistors, while the stacked transistors are P-channel transistors. The transistor of the present invention is formed on a semiconductor substrate including various diffusion regions therein. One diffusion region in the semiconductor substrate can be used as a gate of a P-channel transistor, an electrode plate of a capacitive element, and one of source / drain regions of an N-channel transistor.

本発明は、積層構造についての技術的な利点を提供す
ることができ、それによって、セルの寸法を最小化し、
より大きい実装密度を実現することができる。更に、セ
ル中にコンデンサを含めることでソフト放射線エラーに
対する感度を減じたセルを得るという技術的な利点を与
えることができる。本発明の別の一つの技術的利点は、
その中の各トランジスタのゲートとチャネルの間のゲー
ト酸化物の厚さを独立的に与えることができることであ
る。独立したゲート酸化物の厚さによって、ゲート酸化
物の完全性が増大し、各々の独立したトランジスタに対
して選択的なしきい値を与えることができるという技術
的な利点が得られる。更に、本発明によって得られる容
量性要素に対して選択的な容量値を与えられるという技
術的な利点もある。The present invention can provide technical advantages for stacked structures, thereby minimizing cell dimensions,
Greater packing density can be achieved. In addition, including a capacitor in the cell can provide the technical advantage of obtaining a cell with reduced sensitivity to soft radiation errors. Another technical advantage of the present invention is that
The thickness of the gate oxide between the gate and the channel of each transistor therein can be given independently. The thickness of the independent gate oxide provides the technical advantage of increasing gate oxide integrity and providing a selective threshold for each independent transistor. Further, there is a technical advantage that a selective capacitance value can be given to the capacitive element obtained by the present invention.

本発明とそれの利点について、より完全に理解するた
めに、以下に図面を参照して具体的な例について詳細に
説明する。For a more complete understanding of the present invention and its advantages, specific examples are described in detail below with reference to the drawings.

「実施例」 本発明の好適実施例は第１図〜第4c図を参照すること
によって最も良く理解できる。これらの図面において、
同様な部品には同じ参照番号が用いられている。Embodiment The preferred embodiment of the present invention can best be understood with reference to FIGS. 1 through 4c. In these drawings,
The same reference numbers are used for similar parts.

第１図は、本発明を生ずるラッチ10の模式図が示され
ている。ラッチ10は、一般的に２つのMOSトランジスタ
対を含んでいる。これらのトランジスタは第１と第２の
Ｐチャネルトランジスタ12と14、それに第１と第２のＮ
チャネルトランジスタ16と18を含んでいる。ふたつのＰ
チャネルトランジスタ12と14のそれぞれの第１のソース
／ドレイン20と22は上限の供給電圧、Vccへつながれて
いる。同様にＮチャネルトランジスタ16と18の第１のソ
ース／ドレイン24と26は下限の基準電圧へつながれてお
り、これは通常アースである。Ｐチャネルトランジスタ
12の第２のソース／ドレイン28とＮチャネルトランジス
タ16の第２のソース／ドレイン30とがつながれている。
同様に、Ｐチャネルトランジスタ14とＮチャネルトラン
ジスタ18の第２のソース／ドレイン32と34とがつながれ
ている。FIG. 1 shows a schematic diagram of a latch 10 which produces the present invention. Latch 10 typically includes two MOS transistor pairs. These transistors include first and second P-channel transistors 12 and 14, and first and second N-channel transistors.
Channel transistors 16 and 18 are included. Two P
The first source / drain 20 and 22 of each of the channel transistors 12 and 14 are connected to an upper supply voltage, Vcc. Similarly, the first sources / drains 24 and 26 of N-channel transistors 16 and 18 are connected to a lower reference voltage, which is typically ground. P-channel transistor
The 12 second source / drain 28 and the second source / drain 30 of the N-channel transistor 16 are connected.
Similarly, the second sources / drains 32 and 34 of the P-channel transistor 14 and the N-channel transistor 18 are connected.

デジタル情報はラッチ10の第１の節36に蓄えられる。
第１の節36は更にＰチャネルトランジスタのゲート38と
Ｎチャネルトランジスタ18のゲート40へつながれ、また
トランジスタ12と16のそれぞれの第２のソース／ドレイ
ン28と30へつながれている。第２の節42はＰチャネルト
ランジスタ12とＮチャネルトランジスタ16のそれぞれの
ゲート44と47へつながれている。第２の節42は第１の節
36に蓄えられたデジタル情報の反転を蓄えている。更に
加えて、第２の節42はＰチャネルトランジスタ14とＮチ
ャネルトランジスタ18のそれぞれの第２のソース／ドレ
イン32と34へつながれている。Ｐチャネルトランジスタ
12からＮチャネルトランジスタ18への相互接続及び、Ｎ
チャネルトランジスタ16からＰチャネルトランジスタ14
への同様の接続についてはトランジスタ対の「交差接
続」として従来技術で知られている。第１のコンデンサ
48がＰチャネルトランジスタ12のゲート44と第１の節36
との間に接続される。同様に、第２のコンデンサ50がＰ
チャネルトランジスタ14のゲート38と第２の節42との間
に接続される。Digital information is stored in a first node 36 of the latch 10.
The first node 36 is further connected to the gate 38 of the P-channel transistor and the gate 40 of the N-channel transistor 18 and to the second source / drain 28 and 30 of the transistors 12 and 16, respectively. The second node 42 is connected to the gates 44 and 47 of the P-channel transistor 12 and N-channel transistor 16, respectively. The second clause 42 is the first clause
It stores the reversal of the digital information stored in 36. In addition, a second node 42 is connected to the second source / drain 32 and 34 of the P-channel transistor 14 and N-channel transistor 18, respectively. P-channel transistor
Interconnect from 12 to N-channel transistor 18 and N
Channel transistor 16 to P-channel transistor 14
A similar connection to is known in the prior art as a "cross connection" of transistor pairs. First capacitor
48 is the gate 44 of the P-channel transistor 12 and the first node 36
Connected between Similarly, if the second capacitor 50 is P
It is connected between the gate 38 of the channel transistor 14 and the second node 42.

ラッチ10の動作はその中を信号を通したとして、それ
をたどることによって良く理解されるであろう。例え
ば、ＶINをデジタルの「１」であるとし、Ｐチャネルト
ランジスタ14が高インピーダンス状態にあり、Ｎチャネ
ルトランジスタ18が導通状態にあるとする。従って、第
２の節42はアースへつながり、それによって、デジタル
「０」を出力する。出力信号を表すことに加えて、この
デジタル「０」はＰチャネルトランジスタ12とＮチャネ
ルトランジスタ16のそれぞれのゲータ44と46へ与えられ
る。このデジタル「０」はＰチャネルトランジスタ12を
導通させ、Ｎチャネルトランジスタ16を高インピーダン
ス状態に置く。従って、上限の供給電圧Vccが第１の節3
6へ伝わり、Ｐチャネルトランジスタ14とＮチャネルト
ランジスタ18のそれぞれのゲート38と40へ戻される。こ
のように、ラッチ10がその中のトランジスタ回路網を通
して、再生式の帰還構造を形成していることが理解され
るであろう。従って、ラッチ10は、上限の電圧Vccが印
加されている限り、一般的にそれの状態を保つように動
作する。The operation of the latch 10 may be better understood by passing a signal through it and following it. For example, assume that VIN is a digital "1", the P-channel transistor 14 is in a high impedance state, and the N-channel transistor 18 is in a conductive state. Accordingly, the second node 42 connects to ground, thereby outputting a digital "0". In addition to representing the output signal, this digital "0" is provided to gaters 44 and 46 of P-channel transistor 12 and N-channel transistor 16, respectively. This digital "0" causes P-channel transistor 12 to conduct and puts N-channel transistor 16 into a high impedance state. Therefore, the upper limit supply voltage Vcc is equal to the first node 3
6 and are returned to the gates 38 and 40 of the P-channel transistor 14 and N-channel transistor 18, respectively. Thus, it will be appreciated that the latch 10 forms a regenerative feedback structure through the transistor network therein. Therefore, the latch 10 generally operates so as to maintain its state as long as the upper limit voltage Vcc is applied.

しかし、コンデンサ48と50を付加しないと、ラッチ10
はソフト放射線信号に対して、より敏感である。言い替
えると、ソフト放射線がラッチ10内のトランジスタの動
作変動を引き起こし、それがなければ有効であったそこ
の信号に影響を及ぼす。このように、放射線が破壊的な
効果を及ぼすかもしれないどんな短い時間も、コンデン
サ48と50がその回路内の信号を蓄えておくように作用す
る。However, if capacitors 48 and 50 are not added, latch 10
Are more sensitive to soft radiation signals. In other words, the soft radiation causes a variation in the operation of the transistors in the latch 10, affecting the signals there that would otherwise be valid. Thus, for any short period of time that radiation may have a destructive effect, capacitors 48 and 50 act to store the signal in the circuit.

第２図は、第１図の交差接続されたトランジスタ対の
一つを模式的に示している。更に詳細には、第２のＰチ
ャネルトランジスタ14と第１のＮチャネルトランジスタ
16が示されている。同様に、第１図のその他の共通な参
照番号も示されている。本発明は、第２図の構造を積層
MOSトランジスタ構成で形成するための、方法と特別な
構造とを与える。しかし、第１のＰチャネルトランジス
タ12と第２のＮチャネルトランジスタ18は、以降に述べ
るようなものと同じ形で同様に構成することが可能であ
ることを理解されたい。一端、トランジスタの各対が形
成されれば、第１図に模式的に示したのに従って、必要
なように相互接続される。FIG. 2 schematically shows one of the pairs of cross-connected transistors of FIG. More specifically, a second P-channel transistor 14 and a first N-channel transistor
16 is shown. Similarly, other common reference numbers of FIG. 1 are also shown. The present invention laminates the structure of FIG.
Methods and special structures are provided for forming in MOS transistor configurations. However, it should be understood that the first P-channel transistor 12 and the second N-channel transistor 18 can be similarly configured in the same manner as described below. Once each pair of transistors has been formed, they are interconnected as needed, as shown schematically in FIG.

第３図は、ここに示すようにコンデンサ50を付加する
ことなしに第２図の構造を実現しようとした、従来技術
の積層CMOS構造52を示す。CMOS構造52は典型的にはＰ型
の半導体物質でできた半導体基板54を含む。半導体基板
54内に第１及び第２の拡散領域56と58がそれぞれ形成さ
れる。両領域56と58は典型的にはＮ型半導体物質ででき
ている。更に詳細には、これらの領域は「Ｎ＋」レベル
までドープされており、それは、10²¹/cm³オーダの高い
ドーパント濃度を意味する。半導体基板54を覆うように
絶縁層60が形成される。この後、絶縁層60上に多結晶シ
リコン層62が形成される。多結晶シリコン層はマスクを
かけられ、その中に４つの異なる領域64、66、68、70を
含むようにドープされる。第１のドープ領域64は拡散領
域56,58と同じ程度の高いドーピングレベルのＮ型領域
でよい。第２と第３のドープ領域66、68は、これも高い
ドーピング濃度レベルに、Ｐ型ドーパントをドープされ
たものでよい。第４のドープ領域70は、第２と第３のド
ープ領域、66と68の間に形成される。第４のドープ領域
70はＰ型でもＮ型でもよいが、典型的にはＰ型物質であ
って、ドープ領域66と68との間のしきい値電圧は比較的
低い。多結晶シリコン層62の端部に絶縁性側壁72,74が
形成される。導電性ストラップ78が第１のドープ領域64
と第２のドープ領域66とを電気的につなぐ。FIG. 3 shows a prior art stacked CMOS structure 52 which attempted to implement the structure of FIG. 2 without adding a capacitor 50 as shown. CMOS structure 52 includes a semiconductor substrate 54, typically made of a P-type semiconductor material. Semiconductor substrate
First and second diffusion regions 56 and 58 are formed in 54, respectively. Both regions 56 and 58 are typically made of an N-type semiconductor material. More specifically, these regions are doped to the “N +” level, which means a high dopant concentration on the order of 10 ²¹ / cm ³ . An insulating layer 60 is formed to cover the semiconductor substrate 54. Thereafter, a polycrystalline silicon layer 62 is formed on insulating layer 60. The polycrystalline silicon layer is masked and doped to include four different regions 64, 66, 68, 70 therein. The first doped region 64 may be an N-type region with as high a doping level as the diffusion regions 56,58. The second and third doped regions 66, 68 may also be doped with a P-type dopant to a high doping concentration level. A fourth doped region 70 is formed between the second and third doped regions, 66 and 68. Fourth doped region
70 may be P-type or N-type, but is typically a P-type material, and the threshold voltage between doped regions 66 and 68 is relatively low. Insulating sidewalls 72 and 74 are formed at the ends of the polycrystalline silicon layer 62. The conductive strap 78 is connected to the first doped region 64.
And the second doped region 66 are electrically connected.

第３図内の各種領域と第２図の構造との関係は次のよ
うになっている。第１と第２の拡散領域56と58は第１の
Ｎチャネルトランジスタ16の第１のソース／ドレイン24
と第２のソース／ドレイン30にそれぞれ対応している。
このように、第１の拡散領域56は第２図に従ってアース
へつながれる。第１のドープ領域64は第１のチャネルト
ランジスタ16のゲート46として機能する。第２のドープ
領域66と第３のドープ領域68は第２のＰチャネルトラン
ジスタ14の第２のソース／ドレイン32と第１のソース／
ドレイン22として働く。こうして、第３のドープ領域68
は第２図に従ってVccへつながれる。更に、導電性スト
ラップ78がＮチャネルトランジスタ16のゲート46をＰチ
ャネルトランジスタ14の第２のソース／ドレイン32へつ
なぐ。第４のドープ領域70はＰチャネルトランジスタ14
のチャネル領域として働く。第２の拡散領域58はＰチャ
ネルトランジスタ14のゲートとして働く。従って、第２
の拡散領域58は、Ｐチャネルトランジスタ14のゲート38
でもあり、またＮチャネルトランジスタ16の第２のソー
ス／ドレインでもある。第４のドープ領域70はＮ型半導
体物質で形成してもよく、そうすれば第１と第２のドー
プ領域66と68の間のしきい値電圧を増大させることにな
る点に注意する必要がある。The relationship between the various regions in FIG. 3 and the structure in FIG. 2 is as follows. The first and second diffusion regions 56 and 58 are connected to the first source / drain 24 of the first N-channel transistor 16.
And the second source / drain 30 respectively.
Thus, the first diffusion region 56 is connected to ground according to FIG. The first doped region 64 functions as the gate 46 of the first channel transistor 16. The second doped region 66 and the third doped region 68 define the second source / drain 32 and the first source / drain 32 of the second P-channel transistor 14.
Work as drain 22. Thus, the third doped region 68
Are connected to Vcc according to FIG. In addition, a conductive strap 78 connects the gate 46 of the N-channel transistor 16 to the second source / drain 32 of the P-channel transistor 14. The fourth doped region 70 is a P-channel transistor 14
Works as a channel region. Second diffusion region 58 serves as the gate of P-channel transistor 14. Therefore, the second
Of the P-channel transistor 14
And the second source / drain of the N-channel transistor 16. Note that fourth doped region 70 may be formed of an N-type semiconductor material, which will increase the threshold voltage between first and second doped regions 66 and 68. There is.

第３図に従来技術のCMOS構造52はその中にコンデンサ
を含んでいない。この結果、この回路は既に述べたよう
に、ソフト放射線エラーに敏感である。更に、多結晶シ
リコン層62の形成のために、Ｎチャネルトランジスタ16
とＰチャネルトランジスタ14のどちらもがそれぞれのト
ランジスタのゲートとチャネルとの間に同じ厚さのゲー
ト絶縁体を持つことになる。また、第１と第２の拡散領
域56と58はゲート導体としての第１のドープ領域64と自
己整合していない点も注意する必要がある。In FIG. 3, the prior art CMOS structure 52 does not include a capacitor therein. As a result, this circuit is sensitive to soft radiation errors, as already mentioned. Further, for forming the polycrystalline silicon layer 62, the N-channel transistor 16
And the P-channel transistor 14 will both have the same thickness of gate insulator between the gate and the channel of each transistor. It should also be noted that the first and second diffusion regions 56 and 58 are not self-aligned with the first doped region 64 as a gate conductor.

第4a図、第4c図は、本発明のラッチ80を構成するトラ
ンジスタセルの製作段階を示す断面図である。ラッチの
半分だけを示してあるが、これと同じ残りの半分も相補
的に作られて第１図に示されたように接続されることを
注意しておく。4a and 4c are cross-sectional views showing the steps of manufacturing a transistor cell constituting the latch 80 of the present invention. Note that although only one half of the latch is shown, the same other half is also made complementary and connected as shown in FIG.

ラッチ80は半導体基板82上に形成される。半導体基板
82上に絶縁層84が形成される。絶縁層84は堆積膜でも成
長膜でもよいが、厚さは120オングストローム程度であ
る。この後、絶縁層84上にゲート導体86が形成される。
ゲート導体は導電性物質でさえあれば良く、好適実施例
においては厚さ2000〜3000オングストローム程度で長さ
約0.6μｍに加工されたドープされた多結晶シリコン層
で構成されている。また、ゲート導体86のドーピングは
Ｎ型半導体ドーピングで良く、Ｎ＋のドーパント濃度
（すなわち10²¹/cm³程度）のものである。導電性物質の
マスクかけとエッチングとによってゲート導体が形成さ
れた後に、半導体基板82中にゲート導体86の側辺で自己
整合されて、軽くドープされた領域88と90が形成され
る。典型的には、軽くドープされた領域88と90はＮ型ド
ーパントを10¹⁸/cm³の程度ドープされる。ゲート導体86
の端部に絶縁性の側面スペーサ92と94が形成される。側
面スペーサ92と94の形成の後に半導体基板82内に第１と
第２の拡散領域96と98が形成される。第２図のＮチャネ
ルトランジスタ16を構成するために第１と第２の拡散領
域96と98がＮ型ドーピング源からドープされる。典型的
には、これらの領域は10²¹/cm³程度にドープされる。こ
うして、ゲート導体86と拡散領域96,98との組み合わせ
で半導体基板内にバルクＮチャネルトランジスタを構成
される。The latch 80 is formed on the semiconductor substrate 82. Semiconductor substrate
An insulating layer 84 is formed on 82. The insulating layer 84 may be a deposited film or a grown film, but has a thickness of about 120 Å. Thereafter, a gate conductor 86 is formed on the insulating layer 84.
The gate conductor need only be a conductive material, and in the preferred embodiment is comprised of a doped polycrystalline silicon layer having a thickness on the order of 2000-3000 angstroms and a length of about 0.6 .mu.m. Further, the doping of the gate conductor 86 may be an N-type semiconductor doping and has a dopant concentration of N + (that is, about 10 ²¹ / cm ³ ). After the gate conductor is formed by masking and etching the conductive material, lightly doped regions 88 and 90 are formed in the semiconductor substrate 82 by self-alignment at the sides of the gate conductor 86. Typically, lightly doped regions 88 and 90 are doped with N-type dopants on the order of 10 ¹⁸ / cm ³ . Gate conductor 86
Are formed at the ends of the insulating side spacers 92 and 94. After formation of the side spacers 92 and 94, first and second diffusion regions 96 and 98 are formed in the semiconductor substrate 82. First and second diffusion regions 96 and 98 are doped from an N-type doping source to form N-channel transistor 16 of FIG. Typically, these regions are doped to about 10 ²¹ / cm ^3. Thus, a bulk N-channel transistor is formed in the semiconductor substrate by the combination of the gate conductor 86 and the diffusion regions 96 and 98.

第4b図は、本発明のラッチ80の製作工程の更に進んだ
段階における断面図を示す。全体構造上に第２の絶縁層
100が形成される。絶縁層100は100〜200オングストロー
ム程度の厚さの、または任意の望みの厚さの酸化物で良
く、この回路内に形成されるコンデンサの容量に影響
し、またＰチャネルトランジスタのトランジスタ特性に
影響する。第２の絶縁層100の形成に先だって第２の拡
散領域98の上の絶縁層84の部分は除去されることを注意
しておく。絶縁層84のこの部分を除去することによって
Ｐチャネルトランジスタのゲート酸化物の完全性が増大
する。FIG. 4b shows a cross-sectional view of the latch 80 of the present invention at a further advanced stage in the manufacturing process. Second insulating layer on the whole structure
100 are formed. The insulating layer 100 may be an oxide of a thickness on the order of 100-200 angstroms, or any desired thickness, which will affect the capacitance of the capacitors formed in this circuit and will affect the transistor characteristics of the P-channel transistor I do. Note that prior to the formation of the second insulating layer 100, the portion of the insulating layer 84 above the second diffusion region 98 is removed. Removing this portion of the insulating layer 84 increases the gate oxide integrity of the P-channel transistor.

第２の絶縁層100の上に半導体層102が形成される。典
型的には、半導体層102は厚さ700〜1400オングストロー
ム程度の多結晶シリコンを含んでいる。半導体層102は
マスクをかけられ、その中に第１、第２、第３、第４の
ドープ領域、それぞれ104,106,108,110を含むようにド
ープされる。第１のドープ領域104は典型的には10²¹/cm
³程度のレベルにＮ型半導体ドーパントをドープされ
る。第２及び第４のドープ領域106と110も10²¹/cm³程度
にＰ型半導体ドーパントをドープされる。第３のドープ
領域108もＮ型またはＰ型のドーパントがドープされ
る。ドーパント源の選択は第２と第４のドープ領域106
と110との間のしきい値電圧に影響する。好適実施例に
おいては、第３のドープ領域108はＰ型ドーパントを５
（10）¹⁶から１（10）¹⁷/cm³程度ドープされる。このド
ーパントレベルでＰ型ドーパントを用いることは第２と
第４のドープ領域106と110との間のより低いしきい値電
圧を与える。第３のドープ領域108上に絶縁マスク112が
形成される。A semiconductor layer 102 is formed over the second insulating layer 100. Typically, semiconductor layer 102 includes polycrystalline silicon having a thickness on the order of 700 to 1400 angstroms. The semiconductor layer 102 is masked and doped to include first, second, third, and fourth doped regions therein, 104, 106, 108, and 110, respectively. The first doped region 104 is typically 10 ²¹ / cm
N-type semiconductor dopants are doped to about ³ levels. The second and fourth doped regions 106 and 110 are also doped with a P-type semiconductor dopant to about 10 ²¹ / cm ³ . The third doped region 108 is also doped with an N-type or P-type dopant. The choice of dopant source depends on the second and fourth doped regions 106.
Affects the threshold voltage between 110 and 110. In the preferred embodiment, third doped region 108 contains 5 p-type dopants.
(10) About ¹⁶ to 1 (10) ¹⁷ / cm ^{3 is} doped. Using a P-type dopant at this dopant level provides a lower threshold voltage between the second and fourth doped regions 106 and 110. An insulating mask 112 is formed on the third doped region 108.

第4b図に示された構造は、第２図の部品を示している
が、それらの間の相互接続は示されていない。第１と第
２の拡散領域96と98は、軽くドープされた領域88と90と
共に、Ｎチャネルトランジスタ16のソース／ドレインと
して機能する。ゲート導体86はＮチャネルトランジスタ
16のゲートとして機能する。第２の拡散領域98と第１の
ドープ領域104はコンデンサ50の電極板として機能す
る。従って、それらの間の第１の絶縁層84と第２の絶縁
層100との組み合わせは、コンデンサ50の容量値に寄与
する誘電体として機能する。第２のドープ領域106と第
４のドープ領域110はＰチャネルトランジスタ14のソー
ス／ドレイン32と22として、それぞれ機能する。更に加
えて、第３の拡散領域108はＰチャネルトランジスタ14
のチャネル領域として、また第２の拡散領域98はゲート
38として機能する。こうして、第２の拡散領域98はＮチ
ャネルトランジスタ16の第２のソース／ドレイン30、コ
ンデンサ50の一つの電極板、Ｐチャネルトランジスタ14
のゲート38として機能する。The structure shown in FIG. 4b shows the components of FIG. 2, but the interconnections between them are not shown. First and second diffusion regions 96 and 98, together with lightly doped regions 88 and 90, function as the source / drain of N-channel transistor 16. Gate conductor 86 is an N-channel transistor
Functions as 16 gates. The second diffusion region 98 and the first doped region 104 function as an electrode plate of the capacitor 50. Therefore, the combination of the first insulating layer 84 and the second insulating layer 100 between them functions as a dielectric that contributes to the capacitance value of the capacitor 50. The second doped region 106 and the fourth doped region 110 function as the source / drain 32 and 22 of the P-channel transistor 14, respectively. In addition, the third diffusion region 108 is a P-channel transistor 14
And the second diffusion region 98 is a gate region.
Functions as 38. Thus, the second diffusion region 98 includes the second source / drain 30 of the N-channel transistor 16, one electrode plate of the capacitor 50, and the P-channel transistor 14.
Function as a gate 38 of

第4c図は、第２図に示された回路を実現するために、
その中に最終的な接続を施したラッチ80の断面図を示
す。マスク領域112の形成に続いて、ラッチ80はシリサ
イドプロセスを施され、シリサイド領域114,116,118が
形成される。マスク領域112はシリサイドが第３のドー
プ領域108上に形成されるのを妨げる。シリサイド領域1
14,116,118はそれによってシリサイドに隣接する部品へ
の電気的接触を実現するための手段を与える。更に、シ
リサイド領域116は第１のドープ領域104を第２のドープ
領域106へ電気的につなぐ。この接続はコンデンサ50を
Ｐチャネルトランジスタ14の第２のソース／ドレイン32
へつなぐことに関連している。シリサイド領域の形成に
続いて、シリサイド領域114と116との間にストラップコ
ンタクト120が形成される。ストラップコンタクト120は
コンデンサ50をＮチャネルトランジスタ16のゲートへ電
気的につなぐ効果を待つ。FIG. 4c illustrates the implementation of the circuit shown in FIG.
A cross-sectional view of the latch 80 with final connections made therein is shown. Following formation of the mask region 112, the latch 80 is subjected to a silicide process to form silicide regions 114, 116, 118. Mask region 112 prevents silicide from forming on third doped region 108. Silicide region 1
14,116,118 thereby provide a means for achieving electrical contact to components adjacent to the silicide. Further, silicide region 116 electrically connects first doped region 104 to second doped region 106. This connection connects the capacitor 50 to the second source / drain 32 of the P-channel transistor 14.
Related to connecting. Following formation of the silicide region, a strap contact 120 is formed between the silicide regions 114 and 116. Strap contact 120 waits for the effect of electrically connecting capacitor 50 to the gate of N-channel transistor 16.

第２図に従って、電圧と信号の接続も行われる。例え
ば、第１の拡散領域96はアースへ接続されるであろう。
同様に、第４のドープ領域110はVccへつながれるであろ
う。第１の節36は第２の拡散領域98へつながれること
で、コンタクトが取られる。第２の節42はシリサイド領
域116へつながれることによって、コンタクトが取られ
る。バルクと積層のトランジスタはここに述べたのと反
対の導電型のものでも良い。すなわち、バルクのトラン
ジスタをＰチャネルトランジスタとして構成し、積層ト
ランジスタをＮチャネルトランジスタを含むものとして
良い。According to FIG. 2, voltage and signal connections are also made. For example, the first diffusion region 96 will be connected to ground.
Similarly, the fourth doped region 110 will be connected to Vcc. The first node 36 is connected to the second diffusion region 98 to be contacted. The second node 42 is contacted by being connected to the silicide region 116. The bulk and stacked transistors may be of the opposite conductivity type as described herein. That is, the bulk transistor may be configured as a P-channel transistor, and the stacked transistor may include an N-channel transistor.

このように、本発明は付随の交差接続されたＰ及びＮ
チャネルトランジスタのゲート間にコンデンサを接続さ
れた積層ラッチを含む、方法と構造を与える。コンデン
サはソフト放射線への露出によるエラーを軽減し、回路
の残りの部分に対して、積層手法を適合できるように積
層状に形成される。セル中の独立したＰ及びＮチャネル
トランジスタは、各独立トランジスタに対して異なるゲ
ート酸化物厚さが形成できるようになっている。ゲート
絶縁体が独立していることで、交差接続されたコンデン
サに付随した容量が調整できるようになる。最後に、Ｎ
チャネルトランジスタのゲート導体の形成がＰチャネル
トランジスタの形成と独立していることでＮチャネルト
ランジスタのゲートとソース／ドレイン領域との間の自
己整合が可能となる。Thus, the present invention provides for the associated cross-connected P and N
A method and structure is provided that includes a stacked latch with a capacitor connected between the gates of the channel transistors. The capacitors are stacked to reduce errors due to exposure to soft radiation and to adapt the stacking technique to the rest of the circuit. The independent P and N channel transistors in the cell allow different gate oxide thicknesses to be formed for each independent transistor. The independence of the gate insulator allows the capacitance associated with the cross-connected capacitors to be adjusted. Finally, N
Since the formation of the gate conductor of the channel transistor is independent of the formation of the P-channel transistor, self-alignment between the gate and the source / drain region of the N-channel transistor becomes possible.

本発明は詳細に説明してきたが、特許請求の範囲に示
した発明の範囲からはずれることなく、各種の変更、置
き換え、修正が可能であることは理解されたい。Although the present invention has been described in detail, it should be understood that various changes, substitutions and alterations can be made without departing from the scope of the invention as set forth in the appended claims.

以上の説明に関して更に以下の項を開示する。 The following items are further disclosed with respect to the above description.

（１） トランジスタセルであって、 ゲートを有するバルクトランジスタ、 前記バルクトランジスタに隣接して、ゲートを有する
積層トランジスタ、 積層容量性要素であって、第１と第２の対向する電極
板を有し、前記第１の電極板が前記バルクトランジスタ
の前記ゲートへ電気的につながり、また前記第２の電極
板が前記積層トランジスタの前記ゲートへ電気的につな
がっている、積層容量性要素、 を含む、トランジスタセル。(1) A transistor cell, comprising: a bulk transistor having a gate; a stacked transistor having a gate adjacent to the bulk transistor; a stacked capacitive element having first and second opposed electrode plates A stacked capacitive element, wherein the first electrode plate is electrically connected to the gate of the bulk transistor, and the second electrode plate is electrically connected to the gate of the stacked transistor. Transistor cell.

（２） 第１項のトランジスタセルであって、前記バル
クトランジスタが更に、 半導体基板、 前記半導体基板内にあって、それらの間にチャネルを
有する第１と第２の拡散領域、 前記バルクトランジスタの前記ゲートと前記半導体基
板との間の絶縁層、 を含む、トランジスタセル。(2) The transistor cell according to (1), wherein the bulk transistor further comprises: a semiconductor substrate; first and second diffusion regions in the semiconductor substrate having a channel therebetween; A transistor cell, comprising: an insulating layer between the gate and the semiconductor substrate.

（３） 第２項のトランジスタセルであって、前記第１
と第２の拡散領域が更に前記半導体基板中の軽くドープ
された領域を含み、前記ゲートに対して自己整合されて
いるような、トランジスタセル。(3) The transistor cell according to (2), wherein
And the second diffusion region further comprises a lightly doped region in the semiconductor substrate and is self-aligned to the gate.

（４） 第１項のトランジスタセルであって、前記積層
トランジスタが更に、 半導体基板であって、前記積層トランジスタの前記ゲ
ートをその中に有する、半導体基板、 前記半導体基板に隣接した絶縁層、 前記半導体基板と反対側で前記絶縁層に隣接する半導
体層であって、第１の伝導型の第１及び第２の領域とそ
れらの間に形成されたチャネル領域を有する、半導体
層、 を含む、トランジスタセル。(4) The transistor cell according to (1), wherein the laminated transistor is further a semiconductor substrate, the semiconductor substrate having the gate of the laminated transistor therein, an insulating layer adjacent to the semiconductor substrate, A semiconductor layer adjacent to the insulating layer on the side opposite to the semiconductor substrate, the semiconductor layer having first and second regions of a first conductivity type and a channel region formed therebetween. Transistor cell.

（５） 第４項のトランジスタセルであって、前記チャ
ネル領域が前記第１の伝導型を含む、トランジスタセ
ル。(5) The transistor cell according to (4), wherein the channel region includes the first conductivity type.

（６） 第１項のトランジスタセルであって、前記容量
性要素が、 半導体基板、 前記半導体基板内にあって、前記容量性要素の前記第
１の電極板として作用する、あらかじめ定められた伝導
型の拡散領域、 前記拡散領域に隣接する絶縁層、 前記半導体基板と反対側で前記絶縁層に隣接する半導
体層であって、前記容量性要素の前記第２の電極板とし
て作用する、半導体層、 を含む、トランジスタセル。(6) The transistor cell according to (1), wherein the capacitive element is in a semiconductor substrate, and wherein the predetermined conductivity is in the semiconductor substrate and acts as the first electrode plate of the capacitive element. A diffusion region of a type, an insulation layer adjacent to the diffusion region, a semiconductor layer adjacent to the insulation layer on a side opposite to the semiconductor substrate and acting as the second electrode plate of the capacitive element. A transistor cell, comprising:

（７） 第６項のトランジスタセルであって、前記絶縁
層が第１の絶縁層を含み、更に前記第１の絶縁層に隣接
して、前記半導体基板と前記半導体層との間に第２の絶
縁層を含む、トランジスタセル。(7) The transistor cell according to (6), wherein the insulating layer includes a first insulating layer, and a second insulating layer is provided between the semiconductor substrate and the semiconductor layer adjacent to the first insulating layer. A transistor cell, comprising: an insulating layer.

（８） 第６項のトランジスタセルであって、前記半導
体層がドープされた多結晶シリコンを含む、トランジス
タセル。(8) The transistor cell according to (6), wherein the semiconductor layer includes doped polycrystalline silicon.

（９） 第１項のトランジスタセルであって、前記バル
クトランジスタが第１及び第２のソース／ドレイン領域
を含み、更に前記半導体基板中に前記積層トランジスタ
の前記ゲートとして動作する拡散領域、前記容量性要素
の前記第１の電極板、それに前記バルクトランジスタの
前記ソース／ドレインの一つを含む、トランジスタセ
ル。(9) The transistor cell according to (1), wherein the bulk transistor includes first and second source / drain regions, a diffusion region in the semiconductor substrate that operates as the gate of the stacked transistor, and a capacitor. A transistor cell comprising: the first electrode plate of a conductive element; and one of the sources / drains of the bulk transistor.

（10） トランジスタセルであって、 半導体基板、 前記半導体基板内にある第１の伝導型の第１及び第２
の拡散領域、 前記半導体基板に隣接した絶縁層、 前記絶縁層に隣接して、前記第１と第２の拡散領域の
間に電流を生じさせる、ゲート導体、 前記絶縁層に隣接した半導体層、 前記半導体層内にあって、それらの間にチャネル領域
を有する第２の伝導型の第１と第２の領域、 を含む、トランジスタセル。(10) A transistor cell, comprising: a semiconductor substrate; first and second first conductivity type transistors in the semiconductor substrate.
A diffusion region, an insulating layer adjacent to the semiconductor substrate, a gate conductor adjacent to the insulating layer to generate a current between the first and second diffusion regions, a semiconductor layer adjacent to the insulating layer, A transistor cell comprising: first and second regions of a second conductivity type within the semiconductor layer and having a channel region therebetween.

（11） 第10項のトランジスタセルであって、前記絶縁
層が第１の絶縁層を含み、更に前記第１の絶縁層に隣接
して、前記半導体基板と前記半導体層との間に第２の絶
縁層を含む、トランジスタセル。(11) The transistor cell according to item 10, wherein the insulating layer includes a first insulating layer, and a second insulating layer is provided between the semiconductor substrate and the semiconductor layer adjacent to the first insulating layer. A transistor cell, comprising: an insulating layer.

（12） 第10項のトランジスタセルであって、前記半導
体基板がＰ型基板を含む、トランジスタセル。(12) The transistor cell according to (10), wherein the semiconductor substrate includes a P-type substrate.

（13） 第10項のトランジスタセルであって、前記第１
と第２の拡散領域がＮ型拡散領域を含む、トランジスタ
セル。(13) The transistor cell according to item 10, wherein the first cell is
And the second diffusion region includes an N-type diffusion region.

（14） 第10項のトランジスタセルであって、前記半導
体基板内の前記第１と第２の領域がドープされたＰ型領
域を含む、トランジスタセル。(14) The transistor cell according to item 10, wherein the first and second regions in the semiconductor substrate include a doped P-type region.

（15） 第14項のトランジスタセルであって、前記チャ
ネル領域がドープされたＰ型領域を含み、前記チャネル
領域が、前記半導体層内の前記第１及び第２の領域より
も少ないドーパント濃度を有するような、トランジスタ
セル。(15) The transistor cell according to item 14, wherein the channel region includes a doped P-type region, and the channel region has a lower dopant concentration than the first and second regions in the semiconductor layer. Transistor cell as having.

（16） 第10項のトランジスタセルであって、前記半導
体層が前記第１の拡散領域に対向した第３の領域を含
み、前記第３の領域が前記第３の領域と前記第１の拡散
領域との間に容量を実現するように作用する、トランジ
スタセル。(16) The transistor cell according to item 10, wherein the semiconductor layer includes a third region opposed to the first diffusion region, and the third region includes the third region and the first diffusion region. A transistor cell that acts to achieve a capacitance between a region and a region.

（17） トランジスタセルを作成する方法であって、 ゲートを有するバルクトランジスタを形成すること、 前記バルクトランジスタに隣接して、ゲートを有する
積層トランジスタを形成すること、 第１と第２の対向する電極板を有し、前記第１の電極
板が前記バルクトランジスタのゲートへ電気的につなが
り、前記第２の電極板が前記積層トランジスタのゲート
へ電気的につながった、積層容量性要素を形成するこ
と、 を含む、方法。(17) A method of forming a transistor cell, comprising: forming a bulk transistor having a gate; forming a stacked transistor having a gate adjacent to the bulk transistor; first and second opposed electrodes A stacked capacitive element having a plate, wherein the first electrode plate is electrically connected to a gate of the bulk transistor, and the second electrode plate is electrically connected to a gate of the stacked transistor. A method, comprising:

（18） 第17項のトランジスタセルを作成する方法であ
って、前記バルクトランジスタを形成する工程が更に、 半導体基板を形成すること、 それらの間にチャネルを有する第１と第２の拡散領域
を、前記半導体基板中に形成すること、 前記バルクトランジスタのゲートと半導体基板との間
に絶縁層を形成すること、 を含む、方法。(18) The method of making a transistor cell according to item 17, wherein the step of forming the bulk transistor further comprises: forming a semiconductor substrate; and forming the first and second diffusion regions having a channel therebetween. Forming in the semiconductor substrate; forming an insulating layer between the gate of the bulk transistor and the semiconductor substrate.

（19） 第18項のトランジスタセルを作成する方法であ
って、前記第１と第２の拡散領域を形成する工程が更
に、半導体基板内に軽くドープされた領域を形成して、
ゲートと自己整合させることを含む、方法。(19) The method of making a transistor cell according to item 18, wherein the step of forming the first and second diffusion regions further comprises: forming a lightly doped region in a semiconductor substrate;
A method comprising self-aligning with a gate.

（20） 第17項のトランジスタセルを作成する方法であ
って、前記積層トランジスタを形成する工程が更に、 積層トランジスタのゲートをその中に形成されて有す
る半導体基板を形成すること、 半導体基板に隣接した絶縁層を形成すること、 半導体基板と反対側で、絶縁層に隣接した半導体層を
形成すること、 半導体層中に、第１の伝導型の第１と第２の領域を形
成すること、 第１と第２の領域の間にチャネル領域を形成するこ
と、 を含む、方法。(20) The method of making a transistor cell according to item 17, wherein the step of forming the stacked transistor further comprises: forming a semiconductor substrate having a gate of the stacked transistor formed therein; Forming a semiconductor layer adjacent to the insulating layer on the side opposite to the semiconductor substrate; forming first and second regions of the first conductivity type in the semiconductor layer; Forming a channel region between the first and second regions.

（21） 第20項のトランジスタセルを作成する方法であ
って、前記チャネル領域を形成する工程が第１の伝導型
の領域を形成することを含む、方法。21. The method of making a transistor cell of claim 20, wherein forming the channel region includes forming a region of a first conductivity type.

（22） 第17項のトランジスタセルを作成する方法であ
って、前記容量性要素を形成する工程が、 半導体基板を形成すること、 容量性要素を第１の電極板として作用する、あらかじ
め定められた伝導型の拡散領域と半導体基板中に形成す
ること、 半導体基板に隣接した絶縁層を形成すること、 半導体基板と反対側で、絶縁層に隣接する半導体層で
あって、容量性要素の第２の電極板として作用する半導
体層を形成すること、 を含む、方法。(22) The method for forming a transistor cell according to item 17, wherein the step of forming the capacitive element includes: forming a semiconductor substrate; and acting the capacitive element as a first electrode plate. Forming a diffusion region of a conduction type and a semiconductor substrate adjacent to the semiconductor substrate; forming an insulating layer adjacent to the semiconductor substrate; Forming a semiconductor layer that acts as the second electrode plate.

（23） 第22項のトランジスタセルを作成する方法であ
って、前記絶縁層を形成する工程が第１の絶縁層を形成
することを含み、そして更に第１の絶縁層に隣接し、半
導体基板と半導体層との間に第２の絶縁層を形成するこ
とを含む、方法。(23) The method of making a transistor cell according to paragraph 22, wherein the step of forming an insulating layer includes forming a first insulating layer, and further comprising: adjoining the first insulating layer; Forming a second insulating layer between the semiconductor layer and the semiconductor layer.

（24） 第22項のトランジスタセルを作成する方法であ
って、前記半導体層を形成する工程がドープされた多結
晶シリコンを形成することを含む、方法。24. The method of making a transistor cell of claim 22, wherein forming the semiconductor layer comprises forming doped polycrystalline silicon.

（25） 第17項のトランジスタセルを作成する方法であ
って、前記バルクトランジスタを形成する工程が第１及
び第２のソース／ドレイン領域を形成することを含み、
更に半導体基板中にあって積層トランジタのゲートとし
て作用する拡散領域、容量性要素の第１の電極板、バル
クトランジスタのソース／ドレイン領域の一つを形成す
ることを含む、方法。(25) The method of making a transistor cell according to item 17, wherein the step of forming the bulk transistor includes forming first and second source / drain regions;
A method further comprising forming one of a diffusion region in the semiconductor substrate that acts as a gate of the stacked transistor, a first electrode plate of the capacitive element, and a source / drain region of the bulk transistor.

（26） 第17項の方法によって作成されたトランジスタ
セル。(26) A transistor cell created by the method of paragraph 17.

（27） トランジスタセルを作成する方法であって、 半導体基板を形成すること、 半導体基板中に第１の伝導型の第１及び第２の拡散領
域を形成すること、 半導体基板に隣接して、絶縁層を形成すること、 第１と第２の拡散領域の間に電流を生じさせるための
ゲート導体を形成すること、 絶縁層に隣接して、半導体層を形成すること、 半導体層中に、第２の伝導型の第１及び第２の領域を
形成すること、 半導体層内の第１と第２の領域の間にチャネル領域を
形成すること、 を含む、方法。(27) A method of forming a transistor cell, comprising: forming a semiconductor substrate; forming first and second diffusion regions of a first conductivity type in the semiconductor substrate; Forming an insulating layer; forming a gate conductor for generating a current between the first and second diffusion regions; forming a semiconductor layer adjacent to the insulating layer; A method comprising: forming first and second regions of a second conductivity type; forming a channel region between the first and second regions in a semiconductor layer.

（28） 第27項のトランジスタセルを作成する方法であ
って、前記絶縁層を形成する工程が第１の絶縁層を形成
することを含み、更に第１の絶縁層に隣接して、半導体
基板と半導体層との間に第２の絶縁層を形成することを
含む、方法。(28) The method for forming a transistor cell according to paragraph 27, wherein the step of forming the insulating layer includes forming a first insulating layer, and further comprising: forming a semiconductor substrate adjacent to the first insulating layer. Forming a second insulating layer between the substrate and the semiconductor layer.

（29） 第27項のトランジスタセルを作成する方法であ
って、前記半導体基板を形成する工程がＰ型の基板を形
成することを含む、方法。(29) The method of making a transistor cell according to paragraph 27, wherein the step of forming the semiconductor substrate includes forming a P-type substrate.

（39） 第27項のトランジスタセルを作成する方法であ
って、前記第１及び第２の拡散領域を形成する工程がＮ
型の領域を形成することを含む、方法。(39) The method for fabricating a transistor cell according to paragraph 27, wherein the step of forming the first and second diffusion regions comprises N
A method, comprising forming an area of a mold.

（31） 第27項のトランジスタセルを作成する方法であ
って、半導体層中に第１と第２の領域を形成する前記工
程がＰ型領域を形成することを含む、方法。(31) The method of making a transistor cell according to paragraph 27, wherein the step of forming the first and second regions in the semiconductor layer includes forming a P-type region.

（32） 第31項のトランジスタセルを作成する方法であ
って、前記チャネル領域を形成する工程がドープされた
Ｐ型領域を形成することを含み、形成されたチャネル領
域が半導体層中の第１及び第２の領域よりも小さいドー
パント濃度を有する、方法。(32) The method for fabricating a transistor cell according to paragraph 31, wherein the step of forming the channel region includes forming a doped P-type region, wherein the formed channel region is a first region in a semiconductor layer. And having a lower dopant concentration than the second region.

（33） 第27項のトランジスタセルを作成する方法であ
って、更に半導体基板内の第１の拡散領域に対向して、
半導体層中に第３の領域を形成することを含み、前記第
３の領域が第３の領域と第１の拡散領域との間に容量を
実現するように作用するようになった、方法。(33) The method for producing a transistor cell according to paragraph 27, further comprising: opposing the first diffusion region in the semiconductor substrate;
A method, comprising forming a third region in a semiconductor layer, wherein the third region acts to achieve a capacitance between the third region and the first diffusion region.

（34） 第27項の方法によって作成されたトランジスタ
セル。(34) A transistor cell formed by the method of paragraph 27.

（35） 積層されたCMOS技術を用いたラッチ80が得られ
る。ラッチ80は一般的に半導体基板82に対して形成され
る。第１と第２の拡散領域96,98とゲート導体86と備え
たＮチャネルトランジスタが得られる。第１と第２のド
ープされた領域106,110と、それらの間にチャネル領域1
08を備えたＰ型トランジスタが得られる。Ｎチャネルト
ランジスタの第２の拡散領域98はまたＰチャネルトラン
ジスタのゲート導体として機能する。第１のドープされ
た領域104と第２の拡散領域98との間に絶縁層84または
絶縁層84,100を有することによって容量性要素が存在す
る。(35) The latch 80 using the stacked CMOS technology is obtained. Latch 80 is generally formed with respect to semiconductor substrate 82. An N-channel transistor including the first and second diffusion regions 96 and 98 and the gate conductor 86 is obtained. First and second doped regions 106, 110 and a channel region 1 between them.
08 is obtained. The second diffusion region 98 of the N-channel transistor also functions as the gate conductor of the P-channel transistor. Capacitive elements are present by having an insulating layer 84 or insulating layers 84, 100 between the first doped region 104 and the second diffusion region 98.

【図面の簡単な説明】[Brief description of the drawings]

第１図は、交差接続されたコンデンサをその中に含むラ
ッチメモリセルの模式図である。 第２図は、第１図の交差接続されたＰ及びＮチャネルト
ランジスタ対の模式図であり、両トランジスタのゲート
間にコンデンサが接続されている。 第３図は、従来技術の積層CMOS構造の断面図である。 第4a図は、本発明の好適積層構造についての初期の処理
段階を示す断面図である。 第4b図は、本発明の積層構造の製作中の中間段階の断面
図である。 第4c図は、本発明の相互接続された、交差接続CMOSトラ
ンジスタの断面図である。 （参照番号） 10……ラッチ 12,14……Ｐチャネルトランジスタ 16,18……Ｎチャネルトランジスタ 20,22,24,26……ソース／ドレイン 28,30,32,34……ソース／ドレイン 36……節（ノード） 38,40……ゲート 42……節 44,46……ゲート 48,50……コンデンサ 52……CMOS 54……半導体基板 56,68……拡散領域 60……絶縁層 62……多結晶シリコン層 64,66,68,70……ドープ領域 72,74……絶縁側壁 78……導電性ストラップ 80……ラッチ 82……半導体基板 84……絶縁層 86……ゲート導体 88,90……ドープ領域 92,94……側壁スペーサ 96,98……拡散領域 100……絶縁層 102……半導体層 104,106,108,110……ドープ領域 112……マスク領域 114,116,118……シリサイド領域 120……ストラップコンタクトFIG. 1 is a schematic diagram of a latch memory cell including a cross-connected capacitor therein. FIG. 2 is a schematic diagram of the cross-connected P and N channel transistor pair of FIG. 1, with a capacitor connected between the gates of both transistors. FIG. 3 is a cross-sectional view of a conventional stacked CMOS structure. FIG. 4a is a cross-sectional view showing an initial processing stage for the preferred laminate structure of the present invention. FIG. 4b is a cross-sectional view of an intermediate stage during the fabrication of the laminated structure of the present invention. FIG. 4c is a cross-sectional view of an interconnected, cross-connected CMOS transistor of the present invention. (Reference number) 10 Latch 12, 14 P-channel transistor 16, 18 N-channel transistor 20, 22, 24, 26 Source / drain 28, 30, 32, 34 Source / drain 36 … Node (node) 38,40… gate 42… node 44,46… gate 48,50… capacitor 52… CMOS 54… semiconductor substrate 56,68… diffusion region 60… insulating layer 62… ... polycrystalline silicon layer 64,66,68,70 ... doped region 72,74 ... insulating sidewall 78 ... conductive strap 80 ... latch 82 ... semiconductor substrate 84 ... insulating layer 86 ... gate conductor 88, 90 doped region 92,94 sidewall spacer 96,98 diffusion region 100 insulating layer 102 semiconductor layer 104,106,108,110 doped region 112 mask region 114,116,118 silicide region 120 strap contact

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−67861（ＪＰ，Ａ) 特開 昭62−58672（ＪＰ，Ａ) 特開 昭63−19847（ＪＰ，Ａ) 特開 昭60−246671（ＪＰ，Ａ) 特開 昭62−274773（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8244 H01L 21/8238 H01L 27/092 H01L 27/11 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-62-67861 (JP, A) JP-A-62-58672 (JP, A) JP-A-63-19847 (JP, A) 246671 (JP, A) JP-A-62-274773 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H01L 21/8244 H01L 21/8238 H01L 27/092 H01L 27/11

Claims (10)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ゲートを有するバルクトランジスタ、 ゲートと第１及び第２ソース／ドレーン領域を有する積
層トランジスタ、 前記バルクトランジスタの前記ゲートと前記積層トラン
ジスタの第１ソース／ドレーン領域の間に位置するディ
スクリート第１キャパシタ板とを有し、 前記積層トランジスタの前記ゲートが、第１拡散領域を
有し、前記第１拡散領域が、前記バルクトランジスタの
第１ソース／ドレーン領域と第２キャパシタ板を形成す
ることを特徴とするSRAM。A bulk transistor having a gate; a stacked transistor having a gate and first and second source / drain regions; a discrete transistor located between the gate of the bulk transistor and a first source / drain region of the stacked transistor. A first capacitor plate, wherein the gate of the stacked transistor has a first diffusion region, and the first diffusion region forms a second capacitor plate with a first source / drain region of the bulk transistor. An SRAM. 【請求項２】前記バルクトランジスタが第１導電型であ
り、前記積層トランジスタが第１導電型と反対の第２導
電型であることを特徴とする請求項１記載のSRAM。2. The SRAM according to claim 1, wherein said bulk transistor is of a first conductivity type, and said stacked transistor is of a second conductivity type opposite to said first conductivity type. 【請求項３】前記第１及び第２キャパシタ板が第１導電
型であることを特徴とする請求項２記載のSRAM。3. The SRAM according to claim 2, wherein said first and second capacitor plates are of a first conductivity type. 【請求項４】前記バルクトランジスタが、半導体基板に
配置され、前記半導体基板内に配置される第２拡散領域
と、前記バルクトランジスタの前記ゲートと前記半導体
基板の間に配置される第１絶縁層を更に有することを特
徴とする請求項１記載のSRAM。4. The bulk transistor is disposed on a semiconductor substrate, a second diffusion region disposed in the semiconductor substrate, and a first insulating layer disposed between the gate of the bulk transistor and the semiconductor substrate. 2. The SRAM according to claim 1, further comprising: 【請求項５】前記第１絶縁層も、前記第１及び第２キャ
パシタ板の間に配置されることを特徴とする請求項４記
載のSRAM。5. The SRAM according to claim 4, wherein said first insulating layer is also disposed between said first and second capacitor plates. 【請求項６】前記第１キャパシタ板と前記第１絶縁層の
間に配置される第２絶縁層を更に有することを特徴とす
る請求項５記載のSRAM。6. The SRAM according to claim 5, further comprising a second insulating layer disposed between said first capacitor plate and said first insulating layer. 【請求項７】前記第１絶縁層と前記第２絶縁層が、前記
積層トランジスタの前記ゲートと前記積層トランジスタ
の第１及び第２ソース／ドレーン領域の間に配置される
ことを特徴とする請求項６記載のSRAM。7. The device according to claim 1, wherein the first insulating layer and the second insulating layer are disposed between the gate of the stacked transistor and first and second source / drain regions of the stacked transistor. Item 6. The SRAM according to item 6. 【請求項８】前記第１及び第２拡散領域の近くに配置さ
れる第１及び第２の軽いドープ領域を更に有し、前記第
１及び第２の軽いドープ領域が、前記バルクトランジス
タの前記ゲートと自己整合することを特徴とする請求項
４記載のSRAM。8. The semiconductor device according to claim 1, further comprising first and second lightly doped regions disposed near said first and second diffusion regions, wherein said first and second lightly doped regions are arranged in said bulk transistor. 5. The SRAM according to claim 4, wherein the SRAM is self-aligned. 【請求項９】前記積層トランジスタの第１及び第２ソー
ス／ドレーン領域が、絶縁層によって前記第１拡散領域
から分離される半導体層を有し、前記半導体層が、前記
積層トランジスタの第１及び第２ソース／ドレーン領域
の間に配置されるチャンネル領域を有することを特徴と
する請求項１記載のSRAM。9. The stacked transistor has first and second source / drain regions having a semiconductor layer separated from the first diffusion region by an insulating layer, wherein the semiconductor layer is a first and a second region of the stacked transistor. 2. The SRAM according to claim 1, further comprising a channel region disposed between the second source / drain regions. 【請求項１０】前記積層トランジスタの第１及び第２ソ
ース／ドレーン領域と前記チャンネル領域が、第１導電
型不純物を有することを特徴とする請求項９記載のSRA
M。10. The SRA of claim 9, wherein the first and second source / drain regions of the stacked transistor and the channel region have a first conductivity type impurity.
M.