JP3177266B2 - Digital modulation signal demodulation circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、デジタル変調信号復調
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital modulation signal demodulation circuit.

【０００２】[0002]

【従来の技術】従来、ＰＳＫ変調信号等のデジタル変調
信号を復調する際、当該デジタル変調信号が２つの直交
した成分の和で表すことができることに鑑み、直交検波
器が用いられている。2. Description of the Related Art Conventionally, when demodulating a digitally modulated signal such as a PSK modulated signal, a quadrature detector has been used in view of the fact that the digitally modulated signal can be represented by the sum of two orthogonal components.

【０００３】此種従来の復調回路について図４を参照し
て簡単に説明する。図４において、１はＰＳＫ変調信号
等のデジタル変調された受信信号が供給される入力端
子、２は入力端子１から供給された受信信号を分配する
分配器、３は搬送波信号を発生する搬送波信号発生源、
４は分配器２からの受信信号と搬送波発生源３からの搬
送波信号とを混合する第１混合器、５は分配器２からの
受信信号と搬送波信号発生源３からの搬送波信号をπ／
２移相器６で移相した信号とを混合する第２混合器、７
は第１混合器４の出力端に接続され、低域成分（Ｉ相成
分）を通過させる第１低域通過フィルタ、８は第２混合
器５の出力端に接続され、低域成分（Ｑ相成分）を通過
させる第２低域通過フィルタ、９及び１０は出力端子で
ある。A conventional demodulation circuit of this kind will be briefly described with reference to FIG. In FIG. 4, 1 is an input terminal to which a digitally modulated reception signal such as a PSK modulation signal is supplied, 2 is a distributor for distributing the reception signal supplied from the input terminal 1, and 3 is a carrier signal for generating a carrier signal Generation source,
Reference numeral 4 denotes a first mixer for mixing the received signal from the splitter 2 and the carrier signal from the carrier generation source 3, and 5 denotes a π / to convert the received signal from the splitter 2 and the carrier signal from the carrier signal generation source 3 into π /.
A second mixer 7 for mixing the phase-shifted signal with the two-phase shifter 6;
Is a first low-pass filter that is connected to the output end of the first mixer 4 and passes the low-frequency component (I-phase component), and 8 is connected to the output end of the second mixer 5 and outputs the low-frequency component (Q The second low-pass filters, which pass the phase component), 9 and 10 are output terminals.

【０００４】次に、動作について簡単に説明する。Next, the operation will be briefly described.

【０００５】入力端子１から入力された受信信号は、分
配器２にて分配された後、第１混合器４において搬送波
信号源３からの搬送波信号と混合されるとともに、第２
混合器５においてπ／２移相された搬送波信号と混合さ
れる。而して、第１混合器４の出力信号には、Ｉ相成分
及び高調波成分が出力され、これを低域通過フィルタ７
に供給することにより、Ｉ相成分のみが抽出され、出力
時端子９から導出される。一方、第２混合器５の出力信
号には、Ｑ相成分及び高調波成分が出力され、これを低
域通過フィルタ８に供給することにより、Ｑ相成分のみ
が抽出される。[0005] A received signal input from an input terminal 1 is distributed by a distributor 2, mixed with a carrier signal from a carrier signal source 3 in a first mixer 4, and
The mixer 5 mixes the carrier signal with the phase-shifted π / 2 carrier signal. Thus, the I-phase component and the harmonic component are output from the output signal of the first mixer 4, and are output to the low-pass filter 7.
, Only the I-phase component is extracted and derived from the output terminal 9. On the other hand, a Q-phase component and a harmonic component are output from the output signal of the second mixer 5, and are supplied to the low-pass filter 8 to extract only the Q-phase component.

【０００６】[0006]

【発明が解決しようとする課題】上述した従来の技術で
は、復調動作がアナログ信号にて行われるため、回路構
成が大きくなるとともに、移相器における移相量の誤差
等にて正確なベースバンド信号の復調が行えなくなる虞
がある。In the above-mentioned prior art, since the demodulation operation is performed by an analog signal, the circuit configuration becomes large, and an accurate baseband due to an error in the amount of phase shift in the phase shifter or the like. There is a possibility that the signal cannot be demodulated.

【０００７】[0007]

【課題を解決するための手段】上記の課題に鑑み、本発
明は、受信信号が入力される入力端子と、入力端子から
入力された信号を振幅制限する振幅制限手段と、この振
幅制限手段にて振幅制限された信号を当該信号の周波数
よりも高い周波数を有するクロック信号にてサンプリン
グするサンプリング手段と、このサンプリング手段にて
サンプリングされた信号を前記クロック信号に応じて順
次取り込む複数のシフトレジスタ手段と、このシフトレ
ジスタ手段の内、所定数のシフトレジスタ手段からの出
力をアドレスとし、前記振幅制限手段からのデータと搬
送波信号の振幅とを乗算し、さらにデジタルフィルタ処
理した情報をベースバンド信号として格納する記憶手段
とを具備したことを特徴とする。SUMMARY OF THE INVENTION In view of the above-mentioned problems, the present invention provides an input terminal to which a received signal is input, amplitude limiting means for limiting the amplitude of a signal input from the input terminal, and an amplitude limiting means. Means for sampling the amplitude-limited signal with a clock signal having a frequency higher than the frequency of the signal, and a plurality of shift register means for sequentially taking in the signal sampled by the sampling means in accordance with the clock signal The output from a predetermined number of the shift register means in the shift register means is used as an address, and the data from the amplitude limiting means is transferred.
Multiplies the amplitude of the transmitted signal,
Storage means for storing processed information as a baseband signal
And characterized in that:

【０００８】[0008]

【０００９】[0009]

【作用】本発明によれば、入力された受信信号の振幅を
制限した後、受信信号よりも高い周波数を有するクロッ
ク信号にて当該信号をサンプリングし、そのサンプリン
グ値に応じて記憶手段からベースバンド信号を導出す
る。According to the present invention, after limiting the amplitude of an input received signal, the signal is sampled with a clock signal having a frequency higher than that of the received signal, and the baseband is stored from a storage means in accordance with the sampled value. Derive the signal.

【００１０】[0010]

【実施例】図１は、本発明の一実施例を示すブロック図
で、１０はデジタル変調された信号が入力される入力端
子、１１は受信信号の振幅を制限する振幅制限回路で、
受信信号をゼロクロスに応じたデジタル信号に変換す
る。１２は振幅制限回路１１からの出力信号がＤ入力端
子に供給されるとともに、クロック信号発生回路１３か
ら出力される、搬送波信号の周波数のＮ倍（Ｎは２以上
の整数）の周波数を有するクロック信号がＣＬＫ入力端
子に供給されるＤフリップフロップで、前記クロック信
号にて受信信号をサンプリングするサンプリング手段を
構成している。１４はＤフリップフロップ１２のＱ端子
出力をクロック信号発生回路１３からのクロック信号に
基づき順次取り込む複数段のシフトレジスタ、１５はシ
フトレジスタ１４の所定数の出力をアドレスとし、当該
アドレスに対応してサンプリングデータと搬送波信号と
を乗算し、これを有限インパルス応答（ＦＩＲ）フィル
タで処理することにより得られた同相（Ｉ相）成分のベ
ースバンド信号が格納された第１記憶装置、１６はシフ
トレジスタ１４の所定数の出力をアドレスとし、当該ア
ドレスに対応してサンプリングデータと搬送波信号（但
し、この搬送波信号は、第１記憶装置における搬送波信
号をπ／２移相したものになっている）とを乗算し、こ
れを有限インパルス応答（ＦＩＲ）フィルタで処理する
ことにより得られた直交位相（Ｑ相）成分のベースバン
ド信号が格納された第２記憶装置、１７はクロック信号
発生回路１３からのクロック信号を所定数計数するごと
に第１記憶装置６及び第２記憶装置７に制御信号を供給
する制御信号発生回路で、当該制御信号の供給に応じて
第１記憶装置１５及び第２記憶装置１６は、シフトレジ
スタ１４からの出力信号を受け付ける。FIG. 1 is a block diagram showing an embodiment of the present invention. Reference numeral 10 denotes an input terminal to which a digitally modulated signal is input, 11 denotes an amplitude limiting circuit for limiting the amplitude of a received signal,
The received signal is converted into a digital signal corresponding to the zero cross. Reference numeral 12 denotes a clock having a frequency N times the frequency of the carrier signal (N is an integer of 2 or more) output from the clock signal generation circuit 13 while the output signal from the amplitude limiting circuit 11 is supplied to the D input terminal. A D flip-flop in which a signal is supplied to a CLK input terminal constitutes sampling means for sampling a received signal with the clock signal. Reference numeral 14 denotes a plurality of stages of shift registers that sequentially take in the Q terminal output of the D flip-flop 12 based on the clock signal from the clock signal generation circuit 13, and 15 denotes a predetermined number of outputs of the shift register 14 as an address. A first storage device storing a baseband signal of an in-phase (I-phase) component obtained by multiplying the sampling data by a carrier signal and processing the multiplied by a finite impulse response (FIR) filter; The predetermined number of outputs of 14 is an address, sampling data and a carrier signal corresponding to the address (however, this carrier signal is obtained by shifting the carrier signal in the first storage device by π / 2). , And processed by a finite impulse response (FIR) filter. The second storage device 17 storing the baseband signal of the component supplies a control signal to the first storage device 6 and the second storage device 7 every time the clock signal from the clock signal generation circuit 13 is counted by a predetermined number. In the control signal generation circuit, the first storage device 15 and the second storage device 16 receive an output signal from the shift register 14 in response to the supply of the control signal.

【００１１】ここで、本発明におけるベースバンド信号
の復調原理について、図２を参照して説明する。Here, the principle of demodulating a baseband signal in the present invention will be described with reference to FIG.

【００１２】２０は入力端子、２１は入力信号の振幅を
制限する振幅制限回路、２２は搬送波信号のＮ倍（Ｎは
２以上の整数）の周波数を有するクロック信号を出力す
る発振器、２３は発振器２２の出力をＮ分周する分周
器、２４は振幅制限回路２１からの出力信号と分周器２
３にてＮ分周された発振器出力（即ち、搬送波信号と同
じ周波数を有する信号）とを乗算する第１乗算器、２５
は振幅制限回路２１からの出力信号と分周器２３にてＮ
分周され且つ移相器２６にてπ／２移相された発振器出
力とを乗算する第２乗算器、２７は発振器２２からのク
ロック信号にて第１乗算器２４の出力をデジタル信号に
変換する第１アナログ／デジタル変換器、２８は発振器
２２からのクロック信号にて第２乗算器２５の出力をデ
ジタル信号に変換する第２アナログ／デジタル変換器、
２９及び３０は有限インパルス応答（ＦＩＲ）フィルタ
よりなるデジタルフィルタで、例えば図３に示すごとき
構成を有している。20 is an input terminal, 21 is an amplitude limiting circuit for limiting the amplitude of the input signal, 22 is an oscillator for outputting a clock signal having a frequency N times (N is an integer of 2 or more) of the carrier signal, and 23 is an oscillator A frequency divider 24 divides the output of N by N. An output signal from the amplitude limiting circuit 21 and the frequency divider 2
A first multiplier that multiplies the N-divided oscillator output by 3 (ie, a signal having the same frequency as the carrier signal), 25
Is the output signal from the amplitude limiting circuit 21 and N
A second multiplier 27 multiplies the output of the first multiplier 24 by a clock signal from the oscillator 22 and converts the output of the first multiplier 24 into a digital signal. A second analog / digital converter that converts the output of the second multiplier 25 into a digital signal based on the clock signal from the oscillator 22;
Numerals 29 and 30 are digital filters comprising a finite impulse response (FIR) filter, and have a configuration as shown in FIG. 3, for example.

【００１３】而して、入力端子２０より入力された信号
は、振幅制限回路２１にて振幅制限されて方形波に変換
され、第１乗算器２４にて分周器２３の出力と乗算され
るとともに、第２乗算器２５にて移相器２６の出力と乗
算される。また、各乗算器の出力は、発振器２２からの
発振信号（クロック信号）に基づきデジタル信号に変換
される。即ち、各乗算器出力がクロック信号にてサンプ
リングされる。The signal input from the input terminal 20 is limited in amplitude by the amplitude limiting circuit 21 to be converted into a square wave, and is multiplied by the output of the frequency divider 23 by the first multiplier 24. At the same time, the output of the phase shifter 26 is multiplied by the second multiplier 25. The output of each multiplier is converted into a digital signal based on an oscillation signal (clock signal) from the oscillator 22. That is, each multiplier output is sampled by the clock signal.

【００１４】この時、振幅制限回路２１からの出力デー
タをdiとすると、搬送波信号の整数倍で且つ同期してい
るクロック信号にてサンプリングされたデータは、Ｉ相
ではdi・COS (2πi/N)、Ｑ相ではdi・SIN (2πi/N)とな
る。この時点では、サンプリングデータには、ベースバ
ンド信号成分以外の不要成分も含まれているため、デジ
タルフィルタ２９及び３０にて当該不要成分を除去す
る。ここで、デジタルフィルタ２９及び３０は、図３に
示す構成であるため、フィルタのタップ係数をａｉ、タ
ップ数をＭとするとデジタルフィルタの出力、即ちベー
スバンド信号は以下の通りとなる。At this time, assuming that the output data from the amplitude limiting circuit 21 is di, data sampled by a clock signal that is an integral multiple of the carrier signal and that is synchronized is di · COS (2πi / N) in the I phase. ) And di-SIN (2πi / N) in the Q phase. At this time, since the sampling data includes unnecessary components other than the baseband signal components, the digital filters 29 and 30 remove the unnecessary components. Here, since the digital filters 29 and 30 have the configuration shown in FIG. 3, if the tap coefficient of the filter is ai and the number of taps is M, the output of the digital filter, that is, the baseband signal is as follows.

【００１５】[0015]

【数１】 (Equation 1)

【００１６】ここで、未知の値は、サンプリングデータ
diのみであるため、このdiが求まれば、ベースバンド信
号が一義的に決まり、当該データに対応して上記式のデ
ータをを格納しておくことにより、ベースバンド信号を
導出することができる。Here, the unknown value is the sampling data
Since only di is obtained, if this di is obtained, the baseband signal is uniquely determined, and the baseband signal can be derived by storing the data of the above equation corresponding to the data. .

【００１７】従って、図１では上記（１）式により求ま
るベースバンド信号を第１記憶装置１５に、また上記
（２）式により求まるベースバンド信号を第２記憶装置
１６に夫々記憶させる様にしている。Therefore, in FIG. 1, the baseband signal obtained by the above equation (1) is stored in the first storage device 15 and the baseband signal obtained by the above expression (2) is stored in the second storage device 16. I have.

【００１８】図１において、入力端子１０から入力され
た信号は、振幅制限回路１１でデジタル信号に変換され
た後、Ｄフリップフロップ１２にてクロック信号発生回
路１３からのクロック信号にてサンプリングされる。そ
して、このＤフリップフロップ１２のＱ端子出力は、ク
ロック信号発生回路１３からのクロック信号に基づきシ
フトレジスタ１４に取り込まれる。このシフトレジスタ
１４は、搬送波信号の１周期におけるサンプリング数
（即ち、Ｎ個）以上の段数を有しており、第１記憶装置
１５及び第２記憶装置１６へのアドレスとしては、例え
ば上記Ｎ個のサンプリング値が供給される。In FIG. 1, a signal input from an input terminal 10 is converted into a digital signal by an amplitude limiting circuit 11, and then sampled by a D flip-flop 12 with a clock signal from a clock signal generating circuit 13. . Then, the Q terminal output of the D flip-flop 12 is taken into the shift register 14 based on the clock signal from the clock signal generation circuit 13. The shift register 14 has a number of stages equal to or greater than the number of samplings (ie, N) in one cycle of the carrier signal. As an address to the first storage device 15 and the second storage device 16, for example, the N Are supplied.

【００１９】そして、制御信号発生回路１７は、クロッ
ク信号発生回路１３からのクロック信号が所定数（例え
ば、Ｎ個）供給されるごとに、第１記憶装置１５及び第
２記憶装置１６に制御信号を供給し、第１記憶装置１５
及び第２記憶装置１６は、この制御信号に応じてシフト
レジスタ１４からの出力信号をアドレスとして格納され
たベースバンド信号を導出する。即ち、第１記憶装置１
５からは、Ｉ相成分のベースバンド信号が、第２記憶装
置１６からは、Ｑ相成分のベースバンド信号が導出され
る。The control signal generation circuit 17 sends a control signal to the first storage device 15 and the second storage device 16 every time a predetermined number (for example, N) of clock signals from the clock signal generation circuit 13 are supplied. And the first storage device 15
The second storage device 16 derives a stored baseband signal using the output signal from the shift register 14 as an address in response to the control signal. That is, the first storage device 1
5, the baseband signal of the I-phase component is derived from the second storage device 16, and the baseband signal of the Q-phase component is derived from the second storage device 16.

【００２０】[0020]

【発明の効果】本発明によれば、受信信号が入力される
入力端子と、入力端子から入力された信号を振幅制限す
る振幅制限手段と、この振幅制限手段にて振幅制限され
た信号を当該信号の周波数よりも高い周波数を有するク
ロック信号にてサンプリングするサンプリング手段と、
このサンプリング手段にてサンプリングされた信号を前
記クロック信号に応じて順次取り込む複数のシフトレジ
スタ手段と、このシフトレジスタ手段の内、所定数のシ
フトレジスタ手段からの出力をアドレスとしてベースバ
ンド信号を格納する少なくとも１つの記憶手段とを具備
したので、アナログ素子を用いる必要がなく、復調精度
を向上させることができる。また、全てデジタル回路に
て構成することができるので、ＩＣ化を容易に行うこと
ができる。According to the present invention, an input terminal to which a received signal is input, amplitude limiting means for limiting the amplitude of a signal input from the input terminal, and a signal whose amplitude has been limited by the amplitude limiting means are provided. Sampling means for sampling with a clock signal having a higher frequency than the frequency of the signal,
A plurality of shift register means for sequentially taking in the signals sampled by the sampling means in accordance with the clock signal; and a baseband signal is stored by using an output from a predetermined number of shift register means among the shift register means as an address. Since at least one storage unit is provided, there is no need to use an analog element, and the demodulation accuracy can be improved. In addition, since all the circuits can be configured by digital circuits, IC integration can be easily performed.

【００２１】更に、受信信号をサンプリングした値を用
いて記憶手段からベースバンド信号を導出するようにし
ているので、回路構成の大幅な簡素化が計れる。Further, since the baseband signal is derived from the storage means using the sampled value of the received signal, the circuit configuration can be greatly simplified.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.

【図２】本発明における復調原理を説明するための図で
ある。FIG. 2 is a diagram for explaining a demodulation principle in the present invention.

【図３】デジタルフィルタの構成例を示す図である。FIG. 3 is a diagram illustrating a configuration example of a digital filter.

【図４】従来例を示す図である。FIG. 4 is a diagram showing a conventional example.

【符号の説明】[Explanation of symbols]

１０ 入力端子 １１ 振幅制限回路 １２ Ｄフリップフロップ（サンプリング手段） １３ クロック信号発生回路 １４ シフトレジスタ １５ 第１記憶装置 １６ 第２記憶装置 １７ 制御信号発生回路 DESCRIPTION OF SYMBOLS 10 Input terminal 11 Amplitude limiting circuit 12 D flip-flop (sampling means) 13 Clock signal generation circuit 14 Shift register 15 First storage device 16 Second storage device 17 Control signal generation circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 浜 光司 守口市京阪本通２丁目18番地 三洋電機 株式会社内 (72)発明者 小坂 明雄 鳥取県鳥取市南吉方３丁目201番地 鳥 取三洋電機株式会社内 (56)参考文献 特開 平２−117247（ＪＰ，Ａ) 特開 平５−48663（ＪＰ，Ａ) 特開 平２−239755（ＪＰ，Ａ) 特公 昭45−20611（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 27/22 ──────────────────────────────────────────────────続 き Continued on the front page (72) Koji Hama 2-18-18 Keihanhondori, Moriguchi-shi Sanyo Electric Co., Ltd. (72) Akio Kosaka 3-201 Minamiyoshikata, Tottori-shi, Tottori Tottori Sanyo Electric Co., Ltd. In-company (56) References JP-A-2-117247 (JP, A) JP-A-5-48663 (JP, A) JP-A-2-239755 (JP, A) JP-B-45-20611 (JP, B1) (58) Field surveyed (Int.Cl. ⁷ , DB name) H04L 27/22

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 受信信号が入力される入力端子と、 入力端子から入力された信号を振幅制限する振幅制限手
段と、 この振幅制限手段にて振幅制限された信号を当該信号の
周波数よりも高い周波数を有するクロック信号にてサン
プリングするサンプリング手段と、 このサンプリング手段にてサンプリングされた信号を前
記クロック信号に応じて順次取り込む複数のシフトレジ
スタ手段と、 このシフトレジスタ手段の内、所定数のシフトレジスタ
手段からの出力をアドレスとし、前記振幅制限手段から
のデータと搬送波信号の振幅とを乗算し、さらにデジタ
ルフィルタ処理した情報をベースバンド信号として格納
する記憶手段とを具備したことを特徴とするデジタル変
調信号復調回路。An input terminal to which a received signal is input; amplitude limiting means for limiting the amplitude of a signal input from the input terminal; and a signal whose amplitude is limited by the amplitude limiting means being higher than the frequency of the signal. Sampling means for sampling with a clock signal having a frequency; a plurality of shift register means for sequentially taking in the signals sampled by the sampling means in accordance with the clock signal; and a predetermined number of shift registers among the shift register means the output from the means as an address, from said amplitude limiting means
Multiplied by the amplitude of the carrier signal and the digital
Information that has been filtered is stored as a baseband signal.
A digital modulation signal demodulation circuit, comprising: