JP3175752B2 - パルス発生装置 - Google Patents
パルス発生装置Info
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Description
・ジェネレータなどに利用されるパルス発生装置に関
し、特に、スルーレート制限回路を1つの極性のトラン
ジスタで構成することができるパルス発生装置に関する
ものである。
ら差動信号を入力した差動増幅器により所望のレベルの
パルス信号にし、差動増幅器の後段に設けられるスルー
レート制限回路により、パルス信号のスルーレートの制
限を行っていた。このような装置を以下に示す。図3は
従来のパルス発生装置の構成を示した図である。図にお
いて、2は差動増幅器で、差動信号を受けて、所望レベ
ルのパルス信号を出力する。そして、差動増幅器2は、
NPNトランジスタQ5,Q6と定電流源I4と抵抗R
3とで構成される。3はスルーレート制限回路で、差動
増幅器2から出力される信号の立ち上がり時間と立ち下
がり時間を制限したパルス信号を出力する。そして、ス
ルーレート制限回路3は、NPNトランジスタQ7とP
NPトランジスタQ8と電流源I5,I6とコンデンサ
C3,C4とで構成される。
まず、差動増幅器2の動作を説明する。差動信号がハイ
レベルのとき、NPNトランジスタQ5がオンになり、
NPNトランジスタQ6はオフになり、抵抗R3には電
流が流れない。差動増幅器2からは電圧VHが出力され
る。差動信号がロウレベルのとき、NPNトランジスタ
Q5がオフになり、NPNトランジスタQ6はオンにな
り、抵抗R3に定電流源I4の電流Idが流れる。つま
り、コレクタ電流の変化による抵抗R3の電圧降下がパ
ルス信号の振幅となる。そして、パルス信号のハイレベ
ルは”VH”となり、ロウレベルは”VH−Rc×I
d”となる。ここで、Rcは抵抗R3の抵抗値,Idは
定電流源I4の電流値である。
明する。差動増幅器2からのパルス信号が立ち上がる
と、NPNトランジスタQ7のコレクタとエミッタ間に
電流が流れ、コンデンサC3が充電される。このとき、
PNPトランジスタQ8のコレクタとエミッタ間には電
流は流れなく、電流源I6からの電流によりコンデンサ
C4が充電される。このことにより、スルーレート制限
回路2の出力は、立ち上がり時間が遅くなる。そして、
差動増幅器2からのパルス信号が立ち下がると、NPN
トランジスタQ7のコレクタとエミッタ間に電流が流れ
なく、コンデンサC3から電流源I5へ電流が流れ、放
電される。このとき、PNPトランジスタQ8のコレク
タとエミッタ間には電流が流れ、コンデンサC4からN
PNトランジスタQ8に電流が流れ、放電する。このこ
とにより、スルーレート制限回路3の出力は、立ち下が
り時間が遅くなる。ここで、電流源I5,I6の電流の
量を調整することにより、スルーレートを調整すること
ができる。
合、スルーレート制限回路3の1つのトランジスタだ
け、極性の異なるトランジスタを使わなければならなか
ったという問題点があった。
1つの極性のトランジスタで構成するパルス発生装置を
実現することにある。
力する駆動回路と、この駆動回路の出力を入力とする第
1の差動増幅器と、この第1の差動増幅器の正の入力端
と負の出力端との間に設けられ、前記駆動回路により前
記差動信号に基づいて充電される第1のコンデンサと、
前記第1の差動増幅器の負の入力端と正の出力端との間
に設けられ、前記駆動回路により前記差動信号に基づい
て充電される第2のコンデンサと、前記第1の差動増幅
器に入力される信号を差動信号として入力し、パルスを
発生する第2の差動増幅器とを有することを特徴とする
ものである。また、一方の信号がハイレベルのとき、他
方の信号はロウレベルとなる一対の差動信号を受けて、
パルスを発生するパルス発生装置において、第1の電流
源(I1)、第2の電流源(I2)がそれぞれエミッタ
に接続され、コレクタが共通に接続される第1のNPN
トランジスタ(Q1)、第2のNPNトランジスタ(Q
2)を設ける駆動回路(10)と、第3の電流源(I
3)がエミッタに接続され、前記第1のNPNトランジ
スタ、前記第2のNPNトランジスタのエミッタがそれ
ぞれベースに接続される第3のNPNトランジスタ(Q
3)、第4のNPNトランジスタ(Q4)を設ける第1
の差動増幅器(11)と、前記第3のNPNトランジス
タのコレクタとベースの間に設けられる第1のコンデン
サ(C1)と、前記第4のNPNトランジスタのコレク
タとベースの間に設けられる第2のコンデンサ(C2)
と、第4の電流源(I4)がエミッタに接続され、前記
第3のNPNトランジスタ、前記第4のNPNトランジ
スタのベースにそれぞれベースが接続される第5のNP
Nトランジスタ(Q5)、第6のNPNトランジスタ
(Q6)、第6のNP Nトランジスタのコレクタに接続
する抵抗(R3)を設ける第2の差動増幅器(2)と、
を有し、前記第6のNPNトランジスタのコレクタから
パルスを発生することを特徴とするものである。さら
に、駆動回路の電流の大きさを可変にして、出力パルス
のスルーレートを調整することを特徴とするものであ
る。
入力し、差動信号に基づいて第1のコンデンサあるいは
第2のコンデンサを充電する。この動作により、第1の
差動増幅器に入力される信号が変化する。そして、第2
の差動増幅器は、第1の差動増幅器に入力される信号を
差動信号としてパルスを発生させる。さらに、駆動回路
の電流の大きさを変えることにより、第1のコンデンサ
と第2のコンデンサに充電される時間が変わる。この時
間の変化により、出力されるパルスのスルーレートが変
わる。
本発明の一実施例を示した構成図である。図において、
1はスルーレート制限回路で、差動信号を入力し、スル
レートを調整した差動信号を差動増幅器2の入力へ出力
する。そして、差動増幅器2は、スルーレート制限回路
1からの差動信号を受けてパルスを発生する。スルーレ
ート制限回路1において、10は駆動回路で、差動信号
が入力される。11は差動増幅器で、駆動回路10が接
続される。そして、差動増幅器11に入力される信号を
差動信号として差動増幅器2に出力する。C1は第1の
コンデンサで、差動増幅器11の正の入力端と負の出力
端との間に設けられる。C2は第2のコンデンサで、差
動増幅器11の負の入力端と正の出力端との間に設けら
れる。駆動回路10において、I1,I2は第1,第2
の電流源で、一端が−5Vレベルに接続され、電流量を
調整できる。Q1は第1のエミッタフォロアであるNP
Nトランジスタで、電流源I1の他端がエミッタに接続
される。Q2は第2のエミッタフォロアであるNPNト
ランジスタで、第2の電流源I2の他端がエミッタに接
続される。差動増幅器11において、NPNトランジス
タQ3,Q4のベースをそれぞれ正の入力端,負の入力
端とし、それぞれNPNトランジスタQ1,Q2のエミ
ッタが接続される。そして、エミッタが定電流源I3の
一端に接続され、コレクタがそれぞれ、抵抗R1,R2
の一端が接続され、負の出力端,正の出力端となる。定
電流源I3の他端は−5Vレベルに接続され、抵抗R
1,R2の他端は接地されている。差動増幅器2におい
て、NPNトランジスタQ5,Q6のベースにそれぞれ
NPNトランジスタQ3,Q4のベースが接続され、エ
ミッタに定電流源I4の一端が接続されている。定電流
源I4の他端は−5Vレベルに接続されている。NPN
トランジスタQ5のコレクタは、電圧値VHレベルに接
続され、NPNトランジスタQ6のコレクタは、抵抗R
3の一端に接続されている。抵抗R3の他端は電圧値V
Hレベルに接続されている。そして、NPNトランジス
タQ6のコレクタの出力をパルスとして出力する。
図2は図1の装置の動作を示したタイミングチャートで
ある。まず、スルーレート制限回路1の動作を説明す
る。初期状態として、差動信号がロウレベル(例えば、
−1.8V)とする。このとき、NPNトランジスタQ
1のエミッタがロウで、NPNトランジスタQ2のエミ
ッタがハイであるので、NPNトランジスタQ3のベー
ス電圧VB3とNPNトランジスタQ4のベース電圧V
B4とは、VB3<VB4となる。つまり、NPNトラ
ンジスタQ3はオフとなり、NPNトランジスタQ4は
オンとなる。これにより、定電流源I3の電流Icはす
べてNPNトランジスタQ4のコレクタとエミッタ間を
流れる。
からハイレベル(例えば、−0.9V)に遷移したとす
る。差動入力のクロスポイントにおいて、NPNトラン
ジスタQ3,Q4のベース電圧VB3,VB4は共に一
致し、NPNトランジスタQ3,Q4は能動領域に入
り、差動増幅の機能を発揮する。この結果、ベース電圧
VB3,VB4は共にハイレベルの電位になり、共にわ
ずかしか動かない。従って、NPNトランジスタQ1は
オンで、電流源I1の電流Iaをエミッタ電流として流
す。そして、NPNトランジスタQ2は逆バイアスされ
てオフし、電流源I2の電流Ibは全てコンデンサC2
に流れ、コンデンサC2が充電される。この結果、NP
NトランジスタQ4のコレクタ電圧はコンデンサC2の
充電に従ってランプ状に上昇する。同時にNPNトラン
ジスタQ4のコレクタ電流IC4はランプ状に減少す
る。やがて、IC4=0となったとき、充電が終了し、
NPNトランジスタQ4のベース電圧VB4はロウレベ
ルに向かって下がり始める。NPNトランジスタQ3の
動作は、NPNトランジスタQ4と差動増幅の動作を行
っているので、コレクタ電流はIC3=Ic−IC4の
関係になる。
時刻をt2とすれば、時刻t1からt2にかけて、充電
時間P1は次式で表される。 P1=Cb×ΔV/Ib (1) Cb:コンデンサC2の容量 ΔVは時刻t1からt2にかけてのコンデンサC2の端
子の電圧変化であって次式で表される。 ΔV=(Ic−Ib)×Rb (2) Rb:抵抗R2の抵抗値 (2)式を(1)式に代入すれば、 P1=(Ic−Ib)×Cb×Rb/Ib (3) となる。(3)式は、厳密な式であるが、多くの場合、
電流Ibは電流Icより十分小さいので、次式のように
近似して扱う。 P1≒Ic×Cb×Rb/Ib (4)
イレベルからロウレベルに遷移したとする。差動入力の
クロスポイントにおいて、NPNトランジスタQ3,Q
4のベース電圧VB3,VB4は共に一致し、NPNト
ランジスタQ3,Q4は能動領域に入り、差動増幅の機
能を発揮する。この結果、ベース電圧VB3,VB4は
共にハイレベルの電位のまま共にわずかしか動かない。
従って、NPNトランジスタQ2はオンで、電流源I2
の電流Ibをエミッタ電流として流す。そして、NPN
トランジスタQ1は逆バイアスされてオフし、電流源I
1の電流Iaは全てコンデンサC1に流れ、コンデンサ
C1が充電される。この結果、NPNトランジスタQ3
のコレクタ電圧はコンデンサC1の充電に従ってランプ
状に上昇する。同時にNPNトランジスタQ3のコレク
タ電流IC3はランプ状に減少する。やがて、IC3=
0となったとき、充電が終了し、NPNトランジスタQ
3のベース電圧VB3はロウレベルに向かって下がり始
める。NPNトランジスタQ4の動作は、NPNトラン
ジスタQ3と差動増幅の動作を行っているので、コレク
タ電流IC4=Ic−IC3の関係になる。このとき、
コンデンサC2からNPNトランジスタQ4に電流が流
れ、放電される。
時刻をt4とすれば、時刻t3からt4にかけて、充電
時間P2は次式で表される。 P2=Ca×ΔV’/Ia (5) Ca:コンデンサC1の容量 ΔV’は時刻t3からt4にかけてのコンデンサC1の
端子の電圧変化であって次式で表される。 ΔV’=(Ic−Ia)×Rb (6) Rb:抵抗R2の抵抗値 (6)式を(5)式に代入すれば、 P2=(Ic−Ia)×Ca×Ra/Ia (7) となる。(7)式は、厳密な式であるが、多くの場合、
電流Iaは電流Icより十分小さいので、次式のように
近似して扱う。 P2≒Ic×Ca×Ra/Ia (8)
PNトランジスタQ5,Q6のベースは、それぞれNP
NトランジスタQ3,Q4のベースに接続されているの
で、コレクタ電流は以下のような関係になる。 IC6/IC5=IC4/IC3 (9) IC5,IC6:NPNトランジスタQ5,Q6のコレ
クタ電流 式(9)は、NPNトランジスタQ5,Q6のコレクタ
電流とNPNトランジスタQ3,Q4のコレクタ電流と
が相似形になることを表している。つまり、差動増幅器
2が出力する波形は、NPNトランジスタQ4のコレク
タ電流IC4と相似の電圧となり、差動増幅器2が出力
する信号にスルーレート制限がかかることになる。そし
て、立ち上がりスルーレートS1,立ち下がりスルーレ
ートS2は以下のようになる。 S1=Id×Rc/P1 (10) S2=Id×Rc/P2 (11) 式(10),(11)にそれぞれ式(4),(8)を代
入すれば、 S1=(Id×Rc/Ic×Rb×Cb)×Ib (12) S2=(Id×Rc/Ic×Ra×Ca)×Ia (13) となる。式(12),(13)より、差動増幅器2が出
力する信号の立ち上がりスルーレートS1は電流源I2
の電流Ib、立ち下がりスルーレートS2は電流源I1
の電流Iaで決まることがわかる。つまり、電流源I
1,I2の電流を調整すれば、スルーレートを調整する
ことができる。
で、スルーレート制限回路を構成することができる。そ
して、スルーレート制限回路をNPNトランジスタで構
成すれば、高速で、波形品質のよいパルスを発生するこ
とができる。すなわち、PNPトランジスタによる立ち
上がり時間あるいは立ち下がり時間が長い、オーバシュ
ートが発生するなどの波形品質の悪化などの問題をなく
すことができる。
る。請求項1によれば、スルーレート制限回路を1つの
極性のトランジスタで構成することができる。請求項2
によれば、NPNトランジスタでパルス発生装置を構成
したので、高速で波形品質のよいパルスを発生すること
ができる。請求項3によれば、駆動回路の電流の大きさ
を可変にしたので、パルスのスルーレートを調整するこ
とができる。
である。
る。
スタ
Claims (3)
- 【請求項1】 差動信号を入力する駆動回路と、 この駆動回路の出力を入力とする第1の差動増幅器と、 この第1の差動増幅器の正の入力端と負の出力端との間
に設けられ、前記駆動回路により前記差動信号に基づい
て充電される第1のコンデンサと、 前記第1の差動増幅器の負の入力端と正の出力端との間
に設けられ、前記駆動回路により前記差動信号に基づい
て充電される第2のコンデンサと、前記第1の差動増幅器に入力される信号を差動信号とし
て入力し、パルスを発生する第2の差動増幅器と を有す
ることを特徴とするパルス発生装置。 - 【請求項2】 一方の信号がハイレベルのとき、他方の
信号はロウレベルとなる一対の差動信号を受けて、パル
スを発生するパルス発生装置において、 第1の電流源(I1)、第2の電流源(I2)がそれぞ
れエミッタに接続され、コレクタが共通に接続される第
1のNPNトランジスタ(Q1)、第2のNPNトラン
ジスタ(Q2)を設ける駆動回路(10)と、 第3の電流源(I3)がエミッタに接続され、前記第1
のNPNトランジスタ、前記第2のNPNトランジスタ
のエミッタがそれぞれベースに接続される第3のNPN
トランジスタ(Q3)、第4のNPNトランジスタ(Q
4)を設ける第1の差動増幅器(11)と、 前記第3のNPNトランジスタのコレクタとベースの間
に設けられる第1のコンデンサ(C1)と、 前記第4のNPNトランジスタのコレクタとベースの間
に設けられる第2のコンデンサ(C2)と、 第4の電流源(I4)がエミッタに接続され、前記第3
のNPNトランジスタ、前記第4のNPNトランジスタ
のベースにそれぞれベースが接続される第5のNPNト
ランジスタ(Q5)、第6のNPNトランジスタ(Q
6)、第6のNPNトランジスタのコレクタに接続する
抵抗(R3)を設ける第2の差動増幅器(2)と、 を有し、前記第6のNPNトランジスタのコレクタから
パルスを発生することを特徴とするパルス発生装置。 - 【請求項3】 駆動回路の電流の大きさを可変にして、
出力パルスのスルーレートを調整することを特徴とする
請求項1または2のいずれかに記載のパルス発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31001993A JP3175752B2 (ja) | 1993-12-10 | 1993-12-10 | パルス発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31001993A JP3175752B2 (ja) | 1993-12-10 | 1993-12-10 | パルス発生装置 |
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JPH07162277A JPH07162277A (ja) | 1995-06-23 |
JP3175752B2 true JP3175752B2 (ja) | 2001-06-11 |
Family
ID=18000184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31001993A Expired - Fee Related JP3175752B2 (ja) | 1993-12-10 | 1993-12-10 | パルス発生装置 |
Country Status (1)
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JP (1) | JP3175752B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3842560B2 (ja) * | 2001-01-18 | 2006-11-08 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路 |
US7203143B2 (en) | 2002-05-16 | 2007-04-10 | Asahi Kasei Microsystems Co., Ltd. | Slew rate limiting circuit and optical disc apparatus |
-
1993
- 1993-12-10 JP JP31001993A patent/JP3175752B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JPH07162277A (ja) | 1995-06-23 |
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