JP3173017B2 - Adaptive filter - Google Patents
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は未知系を同定する際に用
いられるアダプティブ・フィルタに関する。このような
アダプティブ・フィルタは、２線／４線変換部で生じる
エコーを除去するためのエコー・キャンセラ、伝送路上
で受ける符号間干渉を除去するための等化器、音響入力
用のマイクロホンに漏れ込むノイズを除去するためのノ
イズ・キャンセラ、スピーカからマイクロホンに至る音
響結合によって生じるハウリングを除去するためのハウ
リング・キャンセラ等に応用されている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an adaptive filter used for identifying an unknown system. Such an adaptive filter leaks to an echo canceller for removing an echo generated in a 2-wire / 4-wire conversion unit, an equalizer for removing intersymbol interference received on a transmission path, and a microphone for acoustic input. It is applied to a noise canceller for removing noise to be included, a howling canceller for removing howling caused by acoustic coupling from a speaker to a microphone, and the like.
【０００２】[0002]
【従来の技術】通常、アダプティブ・フィルタによる未
知系の同定は、同定しようとする未知系とアダプティブ
・フィルタに同一の信号を入力し、未知系出力からアダ
プティブ・フィルタ出力を差引いて得られる同定誤差
（以下、これを誤差信号と呼ぶ）を用いてアダプティブ
・フィルタの係数を更新することによって行なわれる。
このようなアダプティブ・フィルタによる未知系の同定
の応用として、エコー・キャンセラ、等化器、ノイズ・
キャンセラ、ハウリング・キャンセラ等が知られてい
る。（アダプティブ・シグナル・プロセシング、（Ａｄ
ａｐｔｉｖｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ），プレンティス・ホール社（Ｐｒｅｎｔｉｃｅ−Ｈ
ａｌｌ），１９８５年；以下、「文献１」）これらの応
用におけるアダプティブ・フィルタの基本動作はほとん
ど同じなので、ここではエコー・キャンセラを例にとっ
て従来技術について説明する。エコー・キャンセラはエ
コーのインパルス応答を近似する伝送関数を持つ適応
（アダプティブ）・フィルタを用いて、２線／４線変換
回路の４線側にて送信回路から受信回路に漏れ込むエコ
ーに対応した擬似エコー（エコー・レプリカ）を生成す
ることにより、受信回路に混入して受信信号に妨害を与
えるエコーを抑圧するように動作する。すなわち、２線
／４線変換回路の４線側にて送信回路から受信回路に至
る経路が、エコー・キャンセラにおいてアダプティブ・
フィルタで同定しようとする未知系に相当する。このと
き、アダプティブ・フィルタの各タップ係数は、エコー
と受信信号が混在した混在信号からエコー・レプリカを
差し引いた差信号と送信信号との相関をとることにより
逐次修正される。このようなアダプティブ・フィルタの
係数修正すなわちエコー・キャンセラの収束アルゴリズ
ムの代表的なものとしてＬＭＳアルゴリズム（ＬＭＳ
ＡＬＧＯＲＩＴＨＭ）「文献２」とラーニング・アイデ
ンティフィケーション・メソッド（ＬＥＡＲＮＩＮＧ
ＩＤＥＮＴＩＦＩＣＡＴＩＯＮＭＥＴＨＯＤ；ＬＩＭ）
（アイイーイーイー・トランザクションズ・オン・オー
トマティック・コントロール（ＩＥＥＥ ＴＲＡＮＳＡ
ＣＴＩＯＮＳ ＯＮＡＵＴＯＭＡＴＩＣ ＣＯＮＴＲＯ
Ｌ）１２巻３号、１９６７年、２８２−２８７ページ参
照；以下、「文献３」）が知られている。2. Description of the Related Art Usually, identification of an unknown system using an adaptive filter is performed by inputting the same signal to the unknown system to be identified and the adaptive filter, and subtracting the output of the adaptive filter from the output of the unknown system. (Hereinafter, referred to as an error signal) by updating the coefficients of the adaptive filter.
Applications of identification of unknown systems using such adaptive filters include echo cancellers, equalizers, and noise filters.
Cancellers, howling cancellers, and the like are known. (Adaptive signal processing, (Ad
active Signal Processin
g), Prentice-Hall (Prentice-H)
all), 1985; hereinafter, "Document 1") Since the basic operation of the adaptive filter in these applications is almost the same, here, the prior art will be described using an echo canceller as an example. The echo canceller uses an adaptive (adaptive) filter having a transfer function that approximates the impulse response of the echo, and responds to the echo leaking from the transmitting circuit to the receiving circuit on the 4-wire side of the 2-wire / 4-wire conversion circuit. By generating a pseudo echo (echo replica), an operation is performed so as to suppress an echo that enters a receiving circuit and interferes with a received signal. That is, the path from the transmitting circuit to the receiving circuit on the 4-wire side of the 2-wire / 4-wire conversion circuit is an adaptive canceller in the echo canceller.
This corresponds to an unknown system to be identified by a filter. At this time, each tap coefficient of the adaptive filter is sequentially corrected by correlating a difference signal obtained by subtracting an echo replica from a mixed signal in which an echo and a received signal are mixed, and a transmission signal. As a typical example of such adaptive filter coefficient correction, that is, a convergence algorithm of an echo canceller, an LMS algorithm (LMS algorithm) is used.
ALGORITHM) "Reference 2" and the Learning Identification Method (LEARNING)
IDENTIFICATIONMETHOD; LIM)
(IEEE Transactions on Automatic Control (IEEE TRANSA)
CTIONS ONAUTOMATIC CONTROL
L) Vol. 12, No. 3, 1967, pp. 282-287; hereinafter, "Document 3") is known.
【０００３】図６は、従来のエコー・キャンセラの一構
成例を示したブロック図である。入力端子１に供給され
た送信信号が２線／４線変換回路２で受信側へ漏れ込ん
で発生するエコーｅk は減算器３においてエコー・レプ
リカｅk を減算された後、出力端子４に供給される。一
方、入力端子１に供給された送信信号はアダプティブ・
フィルタの第１タップ回路６０1 にも供給される。第１
タップ回路６０1 の第１の出力は隣接する第２タップ回
路６０2 に伝達される。第１タップ回路６０1 の第２の
出力は加算器６１に供給される。第２タップ回路６０2
は第１タップ回路６０1 から受けた信号から生成した第
１の出力を第３タップ回路６０3 へ、第２の出力を加算
器６１へ伝達する。同様に、第ｉタップ回路６０i は第
（ｉ−１）タップ回路６０i-1 から受けた信号から生成
した第１の出力を第（ｉ＋１）タップ回路６０i+1 へ、
第２の出力を加算器６１へ伝達する。但し、ｉは２≦ｉ
≦Ｎ−１を満たす整数で、Ｎはアダプティブ・フィルタ
のタップ数を表す。第１タップ回路６０1 は入力端子１
から受けた信号から生成した第１の出力を第２タップ回
路６０2 へ、第２の出力を加算器６１へ伝達する。第Ｎ
タップ回路６０N は第（Ｎ−１）タップ回路６０N-1 か
ら受けた信号から生成した第２の出力を加算器６１へ伝
達する。加算器６１は第ｉタップ回路６０i （１≦ｉ≦
Ｎ）から供給された第２の出力を全て加算し、エコー・
レプリカｅk として減算器３へ供給する。FIG. 6 is a block diagram showing an example of the configuration of a conventional echo canceller. After being subtracted echo replica <br/> Rica e k in the echo e k subtractor 3 a transmission signal supplied to the input terminal 1 is generated leaks to the receiver side a 2-wire / 4-wire conversion circuit 2 , Output terminal 4. On the other hand, the transmission signal supplied to the input terminal 1 is an adaptive
Also supplied to the first tap circuit 60 1 of the filter. First
The first output of the tap circuit 60 1 is transmitted to the second tap circuit 60 2 adjacent. A second output of the first tap circuit 60 1 is supplied to the adder 61. Second tap circuit 60 2
The the first third tap circuit the output of 60 3 generated from the signal received from the first tap circuit 60 1, transmits the second output to the adder 61. Similarly, the i-th tap circuit 60 i sends the first output generated from the signal received from the (i−1) -th tap circuit 60 i-1 to the (i + 1) -th tap circuit 60 i + 1 .
The second output is transmitted to the adder 61. Where i is 2 ≦ i
N is an integer satisfying ≦ N−1, where N represents the number of taps of the adaptive filter. The first tap circuit 60 1 is an input terminal 1
A first output generated from the signal received from the second tap circuit 60 2, it transmits a second output to the adder 61. Nth
Tap circuit 60 N transmits the second output generated from the signal received from the (N-1) th tap circuit 60 N-1 to the adder 61. The adder 61 includes an i-th tap circuit 60 i (1 ≦ i ≦
N), add all the second outputs supplied from
Supplies as a replica e k to the subtractor 3.
【０００４】第ｉタップ回路６０i には減算器３の出力
である差信号及び定数μ1 が供給されている。ここにμ
1 はステップ・サイズと呼ばれ、係数更新に深く関与す
る。図７に第ｉタップ回路６０i （１≦ｉ≦Ｎ）のブロ
ック図を示す。但し、ｉ＝１の場合は遅延素子７０を有
しない。また、ｉ＝Ｎの場合は出力７４は用いない。入
力信号７３は入力端子１又は第（ｉ−１）タップ回路６
０i-1 から伝達された信号、出力信号７４は第（ｉ＋
１）タップ回路へ伝達される信号、入力信号７５は減算
器３の出力である差信号、出力信号７６は加算器６１へ
供給される信号、入力信号７７はステップ・サイズμ1
である。入力信号７３は遅延素子７０に供給されて１サ
ンプル周期遅延された後、出力信号７４となって第（ｉ
＋１）タップ回路へ供給されると同時に係数発生回路７
１及び乗算器７２へ伝達される。係数発生回路７１には
差信号である入力信号７５及びステップ・サイズμ1 で
ある入力信号７７も供給されている。係数発生回路７１
はこれらの入力信号を用いて発生した係数値を乗算器７
２に供給する。乗算器７２は、係数発生回路７１からの
信号と遅延素子７０からの信号を乗算し、結果を出力信
号７６として出力する。The difference signal and the constant μ 1 output from the subtracter 3 are supplied to the i-th tap circuit 60 i . Where μ
1 is called the step size and is deeply involved in coefficient updating. FIG. 7 shows a block diagram of the i-th tap circuit 60 i (1 ≦ i ≦ N). However, when i = 1, no delay element 70 is provided. When i = N, the output 74 is not used. The input signal 73 is input terminal 1 or the (i-1) th tap circuit 6
0 i−1 , the output signal 74 is the (i +
1) A signal transmitted to the tap circuit, an input signal 75 is a difference signal output from the subtractor 3, an output signal 76 is a signal supplied to the adder 61, and an input signal 77 is a step size μ 1.
It is. The input signal 73 is supplied to the delay element 70 and is delayed by one sample period.
+1) Coefficient generation circuit 7 while being supplied to the tap circuit
1 and to the multiplier 72. Input signal 77 is also supplied as an input signal 75 and the step size mu 1 is the difference signal to the coefficient generation circuit 71. Coefficient generating circuit 71
Calculates the coefficient value generated by using these input signals as a multiplier 7
Feed to 2. Multiplier 72 multiplies the signal from coefficient generation circuit 71 by the signal from delay element 70, and outputs the result as output signal 76.
【０００５】図８に係数発生回路７１の、ＬＭＳアルゴ
リズムを想定したブロック図を示す。入力信号８４は図
７の遅延素子７０の出力信号、入力信号７５は差信号、
入力信号７７はステップ・サイズμ1 、出力信号８５は
係数値である。入力信号８４と入力信号７５は乗算器８
０で乗算され、エコー・キャンセラの送信信号と差信号
の相関が求められる。乗算器８０の出力は乗算器８１で
ステップ・サイズμ1 倍され加算器８２に供給される。
加算器８２では乗算器８１の出力と帰還された遅延素子
８３の出力を加算し、遅延素子８３に供給する。係数値
である遅延素子８３の出力は、１クロック毎に出力信号
８５として出力される。FIG. 8 is a block diagram of the coefficient generation circuit 71 assuming the LMS algorithm. The input signal 84 is the output signal of the delay element 70 in FIG. 7, the input signal 75 is the difference signal,
The input signal 77 is a step size μ 1 and the output signal 85 is a coefficient value. The input signal 84 and the input signal 75 are output from the multiplier 8
Multiplied by 0, the correlation between the transmission signal of the echo canceller and the difference signal is obtained. The output of the multiplier 80 is multiplied by a step size μ 1 in the multiplier 81 and supplied to the adder 82.
The adder 82 adds the output of the multiplier 81 and the output of the delayed delay element 83 and supplies the result to the delay element 83. The output of the delay element 83, which is a coefficient value, is output as an output signal 85 every clock.
【０００６】いま、送信信号をｘk （但し、ｋは時刻を
示す指標）、エコーをｅk 、ｅk が受ける付加ノイズを
δk とする。一般にエコー・キャンセラが受信信号がな
くエコーｅk だけが存在するシングルトーク時だけ適応
動作を行なうことを考慮すると、減算器３に供給される
信号ｕk はエコー及び付加ノイズから構成され、次式で
表される。 ｕk ＝ｅk ＋δk …（１） エコー・キャンセラの目的は、式（１）におけるエコー
ｅk のレプリカｅk を生成し、これを用いてエコーを消
去することである。減算器３の出力信号である差信号ｄ
k は、一般にδk がｅk −ｅk に比較して十分小さいこ
とを考慮すると、次式で表される。 ｄk ＝ｅk −ｅk …（２） 式（２）において、（ｅk −ｅk ）は残留エコーと呼ば
れる。ＬＭＳアルゴリズムでは、アダプティブ・フィル
タのｍ番目のｃm,k を次式に従って更新する。 ｃm,k ＝ｃm,k-1 ＋μ1 ・ｄk ・ｘk-m-1 …（３） Ｎ個の係数全てに関する式（３）を行列形式で表せば、 ｃk ＝ｃk-1 ＋μ1 ・ｄk ・ｘk-1 …（４） となる。ここに、ベクトルｃk とベクトルｘk はそれぞ
れ次式で与えられる。 ｃk ＝［ｃ0,k ｃ1,k ……ｃN-1,k ］T …（５） ｘk ＝［ｘk ｘk-1 ……ｘk-N+1 ］T …（６） 一方。ＬＩＭでは式（４）の代りに、式（７）に従って
係数の更新が行なわれる。 ｃk ＝ｃk-1 ＋（α／Ｎσx 2 ）・ｄk ・ｘk-1 …（７） αは、ＬＩＭに対するステップ・サイズ、σx 2 はアダ
プティブ・フィルタに入力される平均電力である。σx
2 はステップ・サイズαの値を前記平均電力に反比例さ
せ、安定な収束を行なわせるために用いられる。σx 2
を求めるためにはいくつかの方法があるが、例えば式
（８）によって求めることができる。It is assumed that a transmission signal is x k (k is an index indicating time), an echo is e k , and an additional noise received by e k is δ k . Considering that the echo canceller generally performs an adaptive operation only during single talk when there is no received signal and only the echo e k exists, the signal u k supplied to the subtractor 3 is composed of an echo and additional noise. It is represented by u k = e k + δ k (1) The purpose of the echo canceller is to generate a replica e k of the echo e k in equation (1) and use it to cancel the echo. Difference signal d which is the output signal of subtracter 3
k is generally [delta] k is e k - when compared to the e k considering that sufficiently small, is expressed by the following equation. d k = e k - e k ... (2) In the formula (2), - called (e k e k) is the residual echo. In the LMS algorithm, the m-th cm, k of the adaptive filter is updated according to the following equation. c m, k = c m, k-1 + μ 1 · d k · x km-1 ... (3) Expressed Equation (3) for all N coefficients in matrix form, c k = c k-1 + μ 1 · d k · x k−1 (4) Here, the vector c k and the vector x k are respectively given by the following equations. c k = [c 0, k c 1, k ...... c N-1, k] T ... (5) x k = [x k x k-1 ...... x k-N + 1] T ... (6) on the other hand. In the LIM, the coefficient is updated according to equation (7) instead of equation (4). c k = c k-1 + (α / Nσ x 2) · d k · x k-1 ... (7) α is the step size for LIM, sigma x 2 is an average power input to the adaptive filter is there. σ x
2 is used to make the value of the step size α inversely proportional to the average power so as to perform stable convergence. σ x 2
There are several methods for obtaining the value, but for example, the value can be obtained by Expression (8).
【０００７】[0007]
【数１】 (Equation 1)
【０００８】式（４）と式（７）におけるステップ・サ
イズは、アダプティブ・フィルタの収束の速度と収束後
の残留エコー・レベルを規定する。ＬＭＳの場合には、
μ1 が大きいほど収束は速くなるが、残留エコー・レベ
ルは大きくなる。反対に、十分小さい残留エコー・レベ
ルを達成するためには、それに見合った小さいμ1 を採
用する必要があり、収束速度の低下を招く。ＬＩＭのス
テップ・サイズαについても、同様である。The step size in equations (4) and (7) defines the speed of convergence of the adaptive filter and the residual echo level after convergence. In the case of LMS,
convergence as mu 1 is large becomes faster, the residual echo level increases. Conversely, in order to achieve a sufficiently low residual echo level, it is necessary to employ a commensurately small μ 1 , which causes a reduction in the convergence speed. The same applies to the step size α of the LIM.
【０００９】未知系の同定において、同定しようとする
未知系のインパルス応答の先頭に長い平坦遅延が含まれ
る場合が、特に衛星回線を対象としたエコー・キャンセ
ラに頻繁に見られる。このような長い平坦遅延を含むイ
ンパルス応答に対しても、インパルス応答長に相当する
タップ数を有することが、従来のエコー・キャンセラに
とって十分にエコーを抑圧するために必要であった。実
際には平坦遅延部のタップ係数は零になるので、これら
の係数をフィルタ出力の計算に用いることは無駄にな
る。この問題を解決し、長い平坦遅延を含むインパルス
応答に対しても、効率的にシステム同定を行なう方法
が、「昭和５９年電子通信学会通信部門全国大会予稿
集、Ｎｏ．５９５」（以下、「文献４」）に記載されて
いる。この方法は、平坦遅延と実質的な波形応答から成
るインパルス応答に対して、実質的な応答に対応する位
置の係数だけをフィルタ出力計算に用いて、演算量を減
らしている。以下、文献４に記載された方法について簡
単に説明する。In the identification of an unknown system, a case where a long flat delay is included at the head of the impulse response of the unknown system to be identified is frequently seen particularly in an echo canceller for a satellite link. Even for an impulse response including such a long flat delay, it is necessary for the conventional echo canceller to have a sufficient number of taps to have a tap number corresponding to the impulse response length. Actually, since the tap coefficients of the flat delay unit become zero, it is useless to use these coefficients for calculating the filter output. A method for solving this problem and efficiently performing system identification even for an impulse response including a long flat delay is described in “Transactions of the Institute of Electronics, Communication and Communication Engineers, 1984, No. 595” (hereinafter, “No. 595”). Reference 4 "). This method reduces the amount of calculation by using only coefficients at positions corresponding to the substantial response in the filter output calculation for an impulse response consisting of a flat delay and a substantial waveform response. Hereinafter, the method described in Reference 4 will be briefly described.
【００１０】図９は、文献４に記載されたエコー・キャ
ンセラを示したブロック図である。図６に示したエコー
・キャンセラとの相違点は、図９が各タップ回路９
０1 ，９０2 ，…，９０N から出て制御回路９２を経た
後、各タップ回路９０1 ，９０2 ，…，９０N に戻る閉
回路を有する点及び各タップ回路６０1 ，６０2 ，…，
６０N と各タップ回路９０1 ，９０2 ，…，９０N の構
成である。制御回路９２は、各タップ回路９０1 ，９０
2 ，…，９０N から得た係数値を用いて、どの係数に対
する演算を停止するかを決定し、その情報を制御信号と
して各タップ回路９０1 ，９０2 ，…，９０N に供給す
る。制御回路９２から供給された信号により各タップ回
路９０1 ，９０2 ，…，９０N は不用な係数に対する演
算を停止する。FIG. 9 is a block diagram showing the echo canceller described in Reference 4. 9 is different from the echo canceller shown in FIG.
0 1, 90 2, ..., after passing through a control circuit 92 exits the 90 N, each tap circuits 90 1, 90 2, ..., 90 closed circuit points and respective tap circuits 60 1 has a back to N, 60 2, …,
, 90N and each tap circuit 90 1 , 90 2 ,..., 90 N. The control circuit 92 includes the tap circuits 90 1 , 90
2, ..., 90 by using the coefficient values obtained from N, the operation on which coefficients to determine whether to stop, each tap circuits 90 1 that information as a control signal, 90 2, ..., and supplies the 90 N. Each of the tap circuits 90 1 , 90 2 ,..., 90 N stops the operation on the unnecessary coefficient by the signal supplied from the control circuit 92.
【００１１】図１０に、タップ回路９０i のブロック図
を示す。図７に示したタップ回路６０i との違いは、入
力信号７５がセレクタ１０１を介して係数発生回路７１
に供給されている点及び係数発生回路７１で発生された
係数がセレクタ１０２を介して乗算器７２に供給されて
いる点である。セレクタ１０２は係数発生回路７１の出
力又は零を選択して乗算器７２に供給する。セレクタ１
０１は入力信号７５又は零を選択して係数発生回路７１
に供給する。セレクタ１０１，１０２は共に制御回路９
２から各タップ係数に供給される制御信号１０５によっ
て、零を選択する。従って、セレクタ１０１が零を選択
したときには係数発生回路７１へ供給される信号が、セ
レクタ１０２が零を選択したときには乗算器７２におけ
る被乗数が零になり、係数更新量及び対応するタップ回
路出力は零となる。セレクタ１０１，１０２は制御信号
１０５が０のときに零を選択して出力する。次に、制御
回路９２について説明する。[0011] FIG. 10 shows a block diagram of a tap circuit 90 i. The difference from the tap circuit 60 i shown in FIG. 7 is that the input signal 75 is supplied to the coefficient generation circuit 71 via the selector 101.
And the coefficient generated by the coefficient generation circuit 71 is supplied to the multiplier 72 via the selector 102. The selector 102 selects the output of the coefficient generation circuit 71 or zero and supplies it to the multiplier 72. Selector 1
01 is an input signal 75 or zero to select the coefficient generation circuit 71
To supply. The selectors 101 and 102 are both connected to the control circuit 9
Zero is selected from 2 by the control signal 105 supplied to each tap coefficient. Therefore, when the selector 101 selects zero, the signal supplied to the coefficient generation circuit 71 becomes zero, and when the selector 102 selects zero, the multiplicand in the multiplier 72 becomes zero, and the coefficient update amount and the corresponding tap circuit output become zero. Becomes When the control signal 105 is 0, the selectors 101 and 102 select and output zero. Next, the control circuit 92 will be described.
【００１２】図１１は、制御回路９２のブロック図であ
る。制御回路９２には、アダプティブ・フィルタのＮタ
ップからタップ係数及びタップ番号の値が供給される。
制御回路９２は、対応するタップ番号が、制御回路内に
記憶されているタップ番号と一致するタップ係数値につ
いて最小値を検出し、その最小値に対応したタップ番号
の代りに制御回路内に記憶されている待ち行列の先頭の
値を新たなタップ番号として置換することにより新規な
タップ番号の組を構成し、アダプティブ・フィルタのＮ
タップに供給する。制御回路９２への入力信号１１５は
各タップ回路９０1 ，９０2 ，…，９０N から出て制御
回路９２に供給される信号、出力信号１１６は制御回路
９２から各タップ回路９０1 ，９０2 ，…，９０N に供
給される制御信号である。従って、図中では１本の線で
表示されているが、入力信号１１５及び出力信号１１６
はＮ多重信号である。入力信号１１５はまず絶対値回路
１１１に供給されて絶対値化され、最小値検出回路１１
２に伝達される。最小値検出回路１１２はこれらの絶対
値信号成分のうち最小のものを検出し、対応するタップ
番号を先入れ先出し回路（ＦＩＦＯ）１１３と記憶装置
１１４へ伝達する。ＦＩＦＯ１１３は、最小値検出回路
１１２から信号が供給されたときに、その時点で記憶し
ているサンプル値のうちで最も早く入力された１サンプ
ルを記憶装置１１４へ伝達する。記憶装置１１４にはフ
ィルタリング演算の対象となるＮタップの番号各々に対
応して０又は１が記憶されており、ＦＩＦＯ１１３から
信号が伝達されたときにそのタップ番号に対応した値を
０から１に変更する。一方、最小値検出回路１１２から
記憶装置１１４に供給されたタップ番号に対応した値は
１から０に変更される。従って、記憶装置１１４内の０
と１の総数はそれぞれ一定で、１の総数Ｍが係数を割当
てる実効タップ数、０の数Ｎ−Ｍが係数を割当てないタ
ップ数となる。以上の操作で得られた０及び１の並びか
ら構成された信号は記憶装置１１４から出力信号１１６
として出力された後、各タップ回路９０1 ，９０2 ，
…，９０N に供給される出力信号１１６のｉ番めの数値
（０又は１）は、タップ回路９０i の制御信号となる。
タップ回路９０i は出力信号１１６のｉ番めの数値を図
８の制御信号１０５として、セレクタ１０１，１０２を
制御する。FIG. 11 is a block diagram of the control circuit 92. The control circuit 92 is supplied with values of tap coefficients and tap numbers from N taps of the adaptive filter.
The control circuit 92 detects the minimum value of the tap coefficient value corresponding to the tap number corresponding to the tap number stored in the control circuit, and stores the minimum value in the control circuit instead of the tap number corresponding to the minimum value. A new set of tap numbers is constructed by replacing the value at the head of the queue that has been set as a new tap number, and the N of the adaptive filter is set.
Feed to tap. The input signal 115 to the control circuit 92 is output from each tap circuit 90 1 , 90 2 ,..., 90 N and supplied to the control circuit 92, and the output signal 116 is output from the control circuit 92 to each tap circuit 90 1 , 90 2. , ..., a control signal supplied to the 90 N. Therefore, although shown by one line in the figure, the input signal 115 and the output signal 116
Is an N multiplex signal. The input signal 115 is first supplied to an absolute value circuit 111 to be converted into an absolute value.
2 is transmitted. The minimum value detection circuit 112 detects the minimum of these absolute value signal components, and transmits the corresponding tap number to a first-in first-out circuit (FIFO) 113 and a storage device 114. When a signal is supplied from the minimum value detection circuit 112, the FIFO 113 transmits the earliest input one sample among the sample values stored at that time to the storage device 114. The storage device 114 stores 0 or 1 corresponding to each of the N tap numbers to be subjected to the filtering operation. When a signal is transmitted from the FIFO 113, the value corresponding to the tap number is changed from 0 to 1. change. On the other hand, the value corresponding to the tap number supplied from the minimum value detection circuit 112 to the storage device 114 is changed from 1 to 0. Therefore, 0 in storage device 114
The total number M of 1 is constant, and the total number M of 1 is the number of effective taps to which a coefficient is allocated, and the number NM of 0 is the number of taps to which no coefficient is allocated. The signal composed of the sequence of 0s and 1s obtained by the above operation is output from the storage device 114 to the output signal 116.
After that, each tap circuit 90 1 , 90 2 ,
..., value of Me i-th output signal 116 which is supplied to the 90 N (0 or 1) is a control signal for the tap circuit 90 i.
The tap circuit 90 i controls the selectors 101 and 102 using the i-th numerical value of the output signal 116 as the control signal 105 in FIG.
【００１３】[0013]
【発明が解決しようとする課題】図１０を用いて説明し
たように、文献４に記載された方法では、制御信号１０
５として０が供給されたときにセレクタ１０２の出力と
して零が出力される。従って、係数発生回路７１は実質
的に使用されず、無駄になる。さらに、図１１の記憶装
置１１４の初期値として等間隔で有効タップ数に等しい
数の１を配置し、ＦＩＦＯ１１３すなわち待ち行列の初
期値として記憶装置１１４で０が割当てられたタップ番
号を小さい方から順に配置する。このような初期値を用
いた場合、平坦遅延が長いインパルス応答を近似する
と、波形応答部に対応するタップ番号がＦＩＦＯ１１３
の中で出力に近い位置に移動し、記憶装置１１４に供給
されてタップ割当てされるまで、長時間を要する。従っ
て、収束時間が長くなるという問題点を有する。As described with reference to FIG. 10, in the method described in Reference 4, the control signal 10
When 0 is supplied as 5, zero is output as the output of the selector 102. Therefore, the coefficient generation circuit 71 is not substantially used and is wasted. Further, the number of 1s equal to the number of effective taps is arranged at equal intervals as the initial value of the storage device 114 in FIG. Arrange them in order. When such an initial value is used, when the impulse response having a long flat delay is approximated, the tap number corresponding to the waveform response unit is set to the FIFO 113.
It takes a long time to move to a position close to the output in, and to be supplied to the storage device 114 and assigned a tap. Therefore, there is a problem that the convergence time becomes long.
【００１４】本発明の目的は、ハードウェア規模が小さ
く、収束時間の短いアダプティブ・フィルタを提供する
ことにある。An object of the present invention is to provide an adaptive filter having a small hardware scale and a short convergence time.
【００１５】[0015]
【課題を解決するための手段】本発明は、入力信号を１
サンプル周期遅延させる複数の遅延素子の縦続接続から
なる遅延素子列と、該遅延素子列を構成する一部の遅延
素子の出力と係数との乗算を行なう複数の係数回路と、
前記遅延素子列を構成する遅延素子の出力を受けてその
一部の出力を選択的に特定の係数回路に伝達するマトリ
クス・スイッチと、前記複数の係数回路の出力の総和を
とる加算器と、前記複数の係数回路の出力を受け、前記
マトリクス・スイッチに対する制御信号を発生する制御
回路とを少なくとも具備し、前記係数回路は前記マトリ
クス・スイッチから供給された遅延素子出力と、外部か
ら供給された誤差信号と外部から供給された係数更新ス
テップサイズを用いて逐次係数を発生する係数回路と、
該係数回路出力を前記マトリクス・スイッチから供給さ
れた遅延素子出力と乗算する乗算器を有し、該乗算結果
を出力することを特徴とする。According to the present invention, an input signal is set to one.
A delay element array consisting of a cascade connection of a plurality of delay elements for sample period delay, and a plurality of coefficient circuits for multiplying the output and coefficient of some of the delay elements constituting the delay line,
Receiving the output of the delay elements constituting the delay element row,
And Matrigel <br/> box switch to transmit selectively to certain coefficient circuit part of the output, an adder summing the output of said plurality of coefficient circuits receives an output of said plurality of coefficient circuits, wherein at least and a control circuit for generating control signals for the matrix switch, the coefficient circuit the Matrigel
A delay element output which is supplied from the box switches, or external
Et supplied error signal and the coefficient update scan supplied from the outside
A coefficient circuit that generates successive coefficients using the step size,
The output of the coefficient circuit is supplied from the matrix switch.
A multiplier for multiplying the output of the delay element obtained by the
Is output .
【００１６】また、本発明は、制御回路が係数発生回路
の出力の係数値を受けて絶対値化する絶対値回路と、該
絶対値回路出力のうちで最小のものを検出する最小値検
出回路と、前記絶対値回路出力のうちで最大のものを検
出する最大値検出回路と、該最大値検出回路の出力を遅
延させる第１の遅延素子と、該第１の遅延素子の出力と
前記最大値検出回路の出力との一致を検出する第１の一
致検出回路と、該第１の一致検出回路の出力を計数する
カウンタと、該カウンタ出力を遅延させる第２の遅延素
子と、該第２の遅延素子の出力と前記カウンタ出力の一
致を判定する第２の一致検出回路と、前記最小値検出回
路の出力を受けてスタックの最深部に格納すると同時に
最浅部の値を出力する先入れ先出し回路と、該先入れ先
出し回路の出力と前記最大値検出回路の出力を受け、前
記先入れ先出し回路の出力と前記最大値検出回路の出力
との差が予め定められたしきい値以下であるかどうかを
判定し、しきい値以上である場合には前記先入れ先出し
回路の出力を前記先入れ先出し回路へ帰還する判定回路
と、該判定回路の出力と前記最小値検出回路の出力を受
けて記憶内容を逐次書換え、前記第２の一致検出回路の
出力に応じて前記最大値検出回路の出力を用いて記憶内
容を全部書換える記憶装置と、該記憶装置の出力と第３
の遅延素子の出力を前記カウンタの出力に従って選択し
て出力するセレクタとから構成され、該セレクタ出力を
前記第３の遅延素子に供給すると同時に制御信号として
出力するように構成したことを特徴とする。Further, the present invention provides an absolute value circuit in which a control circuit receives a coefficient value of an output of a coefficient generating circuit and converts the coefficient value into an absolute value, and a minimum value detecting circuit for detecting a minimum value among the outputs of the absolute value circuit. A maximum value detection circuit for detecting a maximum one of the absolute value circuit outputs; a first delay element for delaying an output of the maximum value detection circuit; an output of the first delay element; A first coincidence detection circuit for detecting coincidence with an output of the value detection circuit, a counter for counting the output of the first coincidence detection circuit, a second delay element for delaying the counter output, A second coincidence detection circuit for judging the coincidence between the output of the delay element and the counter output, and a first-in first-out circuit that receives the output of the minimum value detection circuit, stores the output in the deepest portion of the stack, and outputs the value of the shallowest portion And the output of the first-in first-out circuit Receiving the output of the maximum value detection circuit, determining whether a difference between the output of the first-in first-out circuit and the output of the maximum value detection circuit is equal to or less than a predetermined threshold, and is equal to or greater than the threshold. A determination circuit that feeds back the output of the first-in first-out circuit to the first-in first-out circuit; receives the output of the determination circuit and the output of the minimum value detection circuit, and sequentially rewrites the stored contents to output the second match detection circuit. A storage device that rewrites all the stored contents using the output of the maximum value detection circuit in response to the output of the storage device.
And a selector for selecting and outputting the output of the delay element according to the output of the counter, and supplying the selector output to the third delay element and simultaneously outputting the control signal as a control signal. .
【００１７】[0017]
【作用】本発明のアダプティブ・フィルタでは、限られ
た数のタップ係数を逐次切替えて異なるタップに割当て
ることにより、ハードウェア規模を削減することができ
る。また、本発明のアダプティブ・フィルタでは限られ
た数のタップをインパルス応答の実質的な波形応答部に
割当てる際に、まず大まかな波形応答部の位置を推定
し、推定された位置の近傍にタップを集中させた後、推
定された波形応答部近傍に限定したタップ位置入替えを
行なうことにより、収束時間を短縮することができる。With the adaptive filter of the present invention, the hardware scale can be reduced by sequentially switching a limited number of tap coefficients and assigning them to different taps. Further, in the adaptive filter of the present invention, when a limited number of taps are assigned to the substantial waveform response part of the impulse response, first, a rough position of the waveform response part is estimated, and taps are provided near the estimated position. After concentrating, the convergence time can be reduced by performing tap position replacement limited to the vicinity of the estimated waveform response section.
【００１８】さらに、本発明のアダプティブ・フィルタ
では、波形応答部位置の推定では小さいステップ・サイ
ズを用いて安定な位置推定を行ない、推定された波形応
答部近傍に限定したタップ位置入替えでは大きいステッ
プ・サイズを用いて高速収束を行ない、収束時間を短縮
することができる。Furthermore, in the adaptive filter of the present invention, a stable position estimation is performed using a small step size in estimating the position of the waveform response section, and a large step is performed in the tap position replacement limited to the vicinity of the estimated waveform response section. High-speed convergence can be performed using the size, and the convergence time can be reduced.
【００１９】[0019]
【実施例】次に図面を参照して本発明について詳細に説
明する。図１は、本発明の一実施例を示すブロック図で
ある。同図において、図９と同一の参照番号を付与され
た機能ブロックは図９と同一の機能を有するものとす
る。図１と図９の相違点は、各タップ回路９０1 ，９０
2 ，…，９０N が遅延素子列１０1 ，１０2 ，…，１０
N 、マトリクススイッチ１２、及び係数回路１１1 ，１
１2 ，…，１１M で置き換えられている点にある。これ
に伴って、制御回路１４は、その出力でマトリクススイ
ッチ１２を制御する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the present invention. In the figure, the functional blocks to which the same reference numerals as in FIG. 9 are assigned have the same functions as in FIG. The difference between FIG. 1 and FIG. 9 is that the tap circuits 90 1 , 90
2, ..., 90 N delay element array 10 1, 10 2, ..., 10
N , matrix switch 12, and coefficient circuits 11 1 , 1
1 2, ..., there is the point that has been replaced by a 11 M. Along with this, the control circuit 14 controls the matrix switch 12 with its output.
【００２０】図１において、遅延素子１０1 に供給され
た入力信号は、１クロック毎に遅延素子１０2 ，…，１
０N へ逐次伝達される。遅延素子列１０1 ，１０2 ，
…，１０N はマトリクススイッチ１２を介してＭ個の係
数回路１１1 ，１１2 ，…，１１M と接続されている。
マトリクススイッチ１２は、制御回路１４の出力により
選択されたＭ個の遅延素子列１０i とＭ個の係数回路１
１j を逐次適応的に接続する。In FIG. 1, the input signal supplied to the delay element 10 1 is supplied to the delay elements 10 2 ,.
0 N are sequentially transmitted. The delay element arrays 10 1 , 10 2 ,
, 10 N are connected to M coefficient circuits 11 1 , 11 2 ,..., 11 M via a matrix switch 12.
The matrix switch 12 includes the M delay element rows 10 i selected by the output of the control circuit 14 and the M coefficient circuits 1
1 j are sequentially and adaptively connected.
【００２１】第ｉ番めの係数回路１１i の構成を図２に
示す。図２は基本的に図７のタップ回路に等しく、唯一
の違いは遅延素子７０を有しないことである。図２の入
力信号２０は第１図の遅延素子１０i の出力信号に対応
する。その他の信号５５，５６，５７は図７の７５，７
６，７７に対応し、それぞれ減算器３の出力である差信
号、加算器６１へ供給される信号、ステップ・サイズで
ある。係数発生回路５１、乗算器５２は図７の係数発生
回路７１、乗算器７２と全く同じ動作をする。[0021] The configuration of the i-th coefficient circuits 11 i shown in FIG. FIG. 2 is basically equivalent to the tap circuit of FIG. 7, with the only difference being that there is no delay element 70. The input signal 20 in FIG. 2 corresponds to the output signal of the delay element 10i in FIG. The other signals 55, 56, 57 are 75, 7 in FIG.
6, 77, which are the difference signal output from the subtracter 3, the signal supplied to the adder 61, and the step size, respectively. The coefficient generation circuit 51 and the multiplier 52 operate exactly the same as the coefficient generation circuit 71 and the multiplier 72 in FIG.
【００２２】図３に制御回路１４の一具体例を示す。図
３の入力信号３００はＭ個の係数回路１１1 ，１１2 ，
…，１１M から供給される係数値、出力信号３０２はマ
トリクススイッチ１２の制御信号である。入力信号３０
０として供給された係数値は絶対値回路３１で絶対値化
されて、最大値検出回路３２及び最小値検出回路３３へ
伝達される。最大値検出回路３２では入力信号のうち最
大のものを検出し、対応するタップ番号を遅延素子３４
と一致検出回路３６、判定回路３７及び記憶装置３９へ
供給する。遅延素子３４は入力信号を１サンプル周期遅
延させた後に一致検出回路３６へ伝達する。一致検出回
路３６は、最大値検出回路３２から直接供給された信号
及び遅延素子３４を介して供給された信号の一致を調べ
る。これは、現在の最大係数に対応したタップ番号と１
サンプル周期前の最大係数に対応したタップ番号の一致
を調べることに等しい。一致検出回路３６は、前記２入
力が一致したときは１を、不一致のときは０を出力す
る。カウンタ３８はこの１または０を一致検出回路３６
から受けて、１をカウントする。１が連続するときはカ
ウンタ３８はカウントアップを続けて、１の連続が予め
定められた値に達したときに、その出力を０から１に変
更する。また、０が検出されたときは、カウンタをリセ
ットする。FIG. 3 shows a specific example of the control circuit 14. The input signal 300 in FIG. 3 is composed of M coefficient circuits 11 1 , 11 2 ,
.., 11 M , and the output signal 302 are control signals for the matrix switch 12. Input signal 30
The coefficient value supplied as 0 is converted to an absolute value by the absolute value circuit 31 and transmitted to the maximum value detection circuit 32 and the minimum value detection circuit 33. The maximum value detection circuit 32 detects the maximum input signal and inputs the corresponding tap number to the delay element 34.
Is supplied to the coincidence detection circuit 36, the determination circuit 37 and the storage device 39. The delay element 34 transmits the input signal to the coincidence detection circuit 36 after delaying it by one sample period. The coincidence detection circuit 36 checks the coincidence between the signal supplied directly from the maximum value detection circuit 32 and the signal supplied via the delay element 34. This is the tap number corresponding to the current maximum coefficient and 1
This is equivalent to checking whether the tap numbers corresponding to the maximum coefficient before the sample period match. The match detection circuit 36 outputs 1 when the two inputs match, and outputs 0 when they do not match. The counter 38 uses the 1 or 0 as the match detection circuit 36
And count 1. When ones continue, the counter 38 continues counting up, and when the ones reaches a predetermined value, the output is changed from 0 to 1. When 0 is detected, the counter is reset.
【００２３】この出力信号は遅延素子４５、一致検出回
路４６及びセレクタ４７へ供給されており、セレクタ４
７はこの出力信号が１のときに遅延素子４８の出力を、
０のとき記憶装置３９の出力を選択して出力信号３０２
として出力する。出力信号３０２は遅延素子４８を介し
て１サンプル周期遅延された後、セレクタ４７に帰還さ
れる。従って、どのタップに係数を割当てるかを表す制
御信号３０２は、カウンタ３８の出力が０のときは１サ
ンプル周期前の値で係数割当てタップは変化せず、１の
ときは記憶装置３９から新たに供給される値で係数割当
てタップが変化することになる。一致検出回路４６は、
カウンタ３８の出力を遅延素子４５で１サンプル周期遅
延させた信号とカウンタ３８の出力の一致を調べ、一致
するときには１を、そうでないときには０を記憶装置３
９に伝達する。This output signal is supplied to a delay element 45, a coincidence detection circuit 46, and a selector 47.
7 is the output of the delay element 48 when this output signal is 1 ,
When 0 , the output of the storage device 39 is selected and the output signal 302
Output as The output signal 302 is fed back to the selector 47 after being delayed by one sample period via the delay element 48. Therefore, when the output of the counter 38 is 0, the control signal 302 indicating which tap is to be assigned a coefficient is a value one sample period before, and the coefficient assigned tap is not changed. Coefficient allocation taps will change with the supplied values. The coincidence detection circuit 46
The coincidence between a signal obtained by delaying the output of the counter 38 by one sample period by the delay element 45 and the output of the counter 38 is checked. If they match, 1 is stored, otherwise 0 is stored.
9
【００２４】最小値検出回路３３では入力信号のうち最
小のものを検出し、対応するタップ番号をＦＩＦＯ３５
と記憶装置３９へ供給する。ＦＩＦＯ３５は、最小値検
出回路３３から信号が供給されたときに、その時点で記
憶しているサンプル値のうちで最も早く入力された１サ
ンプルを判定回路３７へ伝達する。判定回路３７ではＦ
ＩＦＯ３５から供給された信号と最大値検出回路３２か
ら供給された信号との差を求め、その絶対値を予め定め
られたしきい値と比較する。絶対値が該しきい値より大
きいときには、ＦＩＦＯ３５から供給された信号をその
ままＦＩＦＯ３５へ帰還する。該しきい値より小さいと
きには、記憶装置３９に伝達する。記憶装置３９にはフ
ィルタリング演算の対象となるＮタップの番号各々に対
応して０又は１が記憶されており、判定回路３７から信
号が伝達されたときにそのタップ番号に対応した値を０
から１に変更する。一方、最小値検出回路３３から記憶
装置３９に供給されたタップ番号に対応した値は１から
０に変更される。従って、記憶装置３９内の０と１の総
数はそれぞれ一定である。さらに、一致検出回路４６か
ら記憶装置３９へ供給される信号が０のときには、記憶
装置３９は最大値検出回路３２から供給されるタップ番
号の前後にＭ−１個の１を配置する。１の配置方法の一
例としては、前記タップ番号を中心として前後に等配分
し、かつ１が連続するように配置することができる。こ
の操作により、有効タップを推定された波形応答部の近
傍へ集中して配置する。以上の操作で得られた０及び１
の並びから構成された信号は記憶装置３９からセレクタ
４７に伝達される。セレクタ４７は既に説明したよう
に、記憶装置３９から供給された信号と遅延素子４７か
ら供給された信号のいずれかをカウンタ３８の出力で制
御して切替える。The minimum value detection circuit 33 detects the minimum input signal, and assigns a corresponding tap number to the FIFO 35
Is supplied to the storage device 39. When the signal is supplied from the minimum value detection circuit 33, the FIFO 35 transmits the earliest input one sample among the sample values stored at that time to the determination circuit 37. In the judgment circuit 37, F
The difference between the signal supplied from the IFO 35 and the signal supplied from the maximum value detection circuit 32 is obtained, and its absolute value is compared with a predetermined threshold value. When the absolute value is larger than the threshold value, the signal supplied from the FIFO 35 is fed back to the FIFO 35 as it is. If it is smaller than the threshold value, it is transmitted to the storage device 39. The storage device 39 stores 0 or 1 corresponding to each of the N tap numbers to be subjected to the filtering operation. When a signal is transmitted from the determination circuit 37, the value corresponding to the tap number is set to 0.
From 1 to 1. On the other hand, the value corresponding to the tap number supplied from the minimum value detection circuit 33 to the storage device 39 is changed from 1 to 0. Therefore, the total number of 0s and 1s in the storage device 39 is constant. Further, when the signal supplied from the coincidence detection circuit 46 to the storage device 39 is 0 , the storage device 39 arranges M− 1 ones before and after the tap number supplied from the maximum value detection circuit 32. As an example of the arrangement method of 1, the tap numbers can be equally distributed before and after the tap number as a center, and can be arranged so that 1 is continuous. With this operation, the effective taps are concentratedly arranged near the estimated waveform response unit. 0 and 1 obtained by the above operation
Are transmitted from the storage device 39 to the selector 47. As described above, the selector 47 switches one of the signal supplied from the storage device 39 and the signal supplied from the delay element 47 by controlling the output from the counter 38.
【００２５】以上の説明から明らかなように、図３のカ
ウンタ３８の出力が０のときにはＭ個の係数回路１
１1 ，１１2 ，…，１１Mの割当てられるタップ番号は
不変で、初期割当ての状態を維持する。タップ係数値の
振幅の成長具合を監視することにより、実質的な波形応
答部を推定することが出来る。カウンタ３８の出力が１
になると実質的な波形応答部が推定できたことを意味す
るので、Ｍ個の係数回路１１1 ，１１2 ，…，１１M の
割当てられるタップ番号を推定された波形応答部の近傍
に集中させ、より細かく係数の割当てを行なう。As is clear from the above description, when the output of the counter 38 in FIG.
The assigned tap numbers of 1 1 , 1 1 2 ,..., 11 M are unchanged and maintain the state of the initial assignment. By monitoring the growth of the amplitude of the tap coefficient value, a substantial waveform response part can be estimated. When the output of the counter 38 is 1
, It means that the substantial waveform response part has been estimated, and the tap numbers assigned to the M coefficient circuits 11 1 , 11 2 ,..., 11 M are concentrated near the estimated waveform response part. , The coefficient is more finely allocated.
【００２６】図４は、本発明の他の実施例を示すブロッ
ク図である。４は係数回路１１1 ，１１2 ，…，１１M
に供給されるステップ・サイズμ1 がステップ・サイズ
μ1とμ2 及びセレクタ４１で置き換えられている点で
図１と異なる。これに伴って制御回路１４は制御回路１
５で置き換えられている。図４に示した実施例において
は、セレクタ４１が制御回路１５からの制御信号に従っ
てステップ・サイズμ1 とμ2 を選択して、係数回路１
１1 ，１１2 ，…，１１Mに供給する。図５は図４に示
した制御回路１５のブロック図である。図５と図３は、
カウンタ３８の出力を制御信号５０１として出力する点
で異なる。セレクタ４７は、制御回路１５から供給され
る制御信号５０１が１のときはμ1 を、０のときはμ2
を選択する。制御信号５０１が１のうちは係数を安定し
て成長させて正しい波形応答部を推定し、制御信号５０
１が０になった後は係数を高速で最適値に収束させるた
めに、通常μ1 ≦μ2 に設定する。FIG. 4 is a block diagram showing another embodiment of the present invention. 4 is a coefficient circuit 11 1 , 11 2 ,..., 11 M
Step size mu 1 supplied differs from that of Figure 1 in that it is replaced with step size mu 1 and mu 2 and a selector 41 in. Accordingly, the control circuit 14 controls the control circuit 1
5 has been replaced. In the embodiment shown in FIG. 4, the selector 41 selects the step sizes μ 1 and μ 2 according to the control signal from the control circuit 15 and
1 1, 11 2, ..., and supplies to 11 M. FIG. 5 is a block diagram of the control circuit 15 shown in FIG. FIG. 5 and FIG.
The difference is that the output of the counter 38 is output as the control signal 501. The selector 47, a mu 1 when the control signal 501 is 1, which is supplied from the control circuit 15, when the 0 mu 2
Select When the control signal 501 is 1 , the coefficient is stably grown to estimate a correct waveform response portion, and the control signal 50
After 1 becomes 0 , the coefficient is usually set to μ 1 ≦ μ 2 in order to quickly converge the coefficient to the optimum value.
【００２７】これまでＬＭＳアルゴリズムを仮定してき
たが、ＬＭＳ特有の構成は図８に示した係数発生回路だ
けである。従って、ＬＩＭを初めとする他のアルゴリズ
ムにも本発明を適用することができる。さらに、本発明
の応用に関しても、エコー・キャンセラを例にとって説
明してきたが、平坦遅延と波形応答の組合せで表すこと
のできるインパルス応答を有するシステムには、全て適
用することができる。Although the LMS algorithm has been assumed so far, the only configuration unique to the LMS is the coefficient generation circuit shown in FIG. Therefore, the present invention can be applied to other algorithms including LIM. Further, the application of the present invention has been described by taking the echo canceller as an example, but the present invention can be applied to any system having an impulse response that can be expressed by a combination of flat delay and waveform response.
【００２８】[0028]
【発明の効果】以上詳細に述べたように、本発明によれ
ば、限られた数のタップ係数を逐次切替えて異なるタッ
プに割当てることにより、ハードウェア規模を削減する
ことができる。また、本発明のアダプティブ・フィルタ
は、限られた数のタップをインパルス応答の実質的な波
形応答部に割当てる際に、まず大まかな波形応答部の位
置を推定し、推定された位置の近傍にタップを集中させ
た後、推定された波形応答部近傍に限定したタップ位置
入替えを行なうことにより、収束時間を短縮することが
できる。As described in detail above, according to the present invention, the hardware scale can be reduced by sequentially switching a limited number of tap coefficients and assigning them to different taps. Further, the adaptive filter of the present invention, when allocating a limited number of taps to the substantial waveform response part of the impulse response, first estimates a rough position of the waveform response part, and sets the approximate position to the vicinity of the estimated position. After the taps are concentrated, the convergence time can be reduced by exchanging tap positions limited to the vicinity of the estimated waveform response section.
【００２９】さらに、本発明のアダプティブ・フィルタ
は、波形応答部位置の推定では小さいステップ・サイズ
を用いて安定な位置推定を行ない、推定された波形応答
部近傍に限定したタップ位置入替えでは大きいステップ
・サイズを用いて高速収束を行ない、収束時間を短縮す
ることができる。Further, the adaptive filter of the present invention performs stable position estimation using a small step size in estimating the position of the waveform response portion, and performs a large step in the tap position replacement limited to the vicinity of the estimated waveform response portion. High-speed convergence can be performed using the size, and the convergence time can be reduced.
【図１】本発明の一実施例を示すブロック図。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】図１のタップ回路の詳細を示す図。FIG. 2 is a diagram showing details of a tap circuit of FIG. 1;
【図３】図１の制御回路の一具体例を示すブロック図。FIG. 3 is a block diagram showing a specific example of a control circuit of FIG. 1;
【図４】本発明の他の実施例を示すブロック図。FIG. 4 is a block diagram showing another embodiment of the present invention.
【図５】図４の制御回路の一具体例を示すブロック図。FIG. 5 is a block diagram showing a specific example of the control circuit of FIG. 4;
【図６】従来のアダプティブ・フィルタをエコー・キャ
ンセラに適用した例を示すブロック図。FIG. 6 is a block diagram showing an example in which a conventional adaptive filter is applied to an echo canceller.
【図７】図６におけるタップ回路の詳細を示すブロック
図。FIG. 7 is a block diagram showing details of a tap circuit in FIG. 6;
【図８】図７における係数発生回路の詳細を示すブロッ
ク図。FIG. 8 is a block diagram showing details of a coefficient generation circuit in FIG. 7;
【図９】従来のアダプティブ・フィルタをエコー・キャ
ンセラに適用した別の例を示すブロック図。FIG. 9 is a block diagram showing another example in which a conventional adaptive filter is applied to an echo canceller.
【図１０】図９におけるタップ回路の詳細を示すブロッ
ク図。FIG. 10 is a block diagram showing details of a tap circuit in FIG. 9;
【図１１】図１０の制御回路の詳細を示すブロック図。FIG. 11 is a block diagram showing details of a control circuit in FIG. 10;
１ 入力端子 ２ ２線−４線変換回路 ３ 減算器 ４ 出力端子 １０i （１≦ｉ≦Ｎ） 遅延素子 １１i （１≦ｉ≦Ｍ） タップ回路 １２ マトリクススイッチ １４，１５ 制御回路 ４１ セレクタREFERENCE SIGNS LIST 1 input terminal 2 2-wire to 4-wire conversion circuit 3 subtractor 4 output terminal 10 i (1 ≦ i ≦ N) delay element 11 i (1 ≦ i ≦ M) tap circuit 12 matrix switch 14, 15 control circuit 41 selector
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−119930（ＪＰ，Ａ) 特開 平１−188037（ＪＰ，Ａ) 特開 昭63−73724（ＪＰ，Ａ) 特表 平２−500075（ＪＰ，Ａ) 昭和59年度電子通信学会通信部門全国 大会講演論文集 分冊２（昭和59−10) ｐ．２−240「タップの位置と係数値を 適応制御するエコーキャンセラの一構成 法」川村信一，羽鳥光俊 昭和58年度電子通信学会総合全国大会 講演論文集 分冊８（昭和58−４）ｐ. ８−10「タップの位置と値を適応制御す るハウリングキャンセラーの一構成法」 羽鳥光俊，児山元昭 (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 21/00 H03H 17/06 635 H03H 17/06 655 H04B 3/23 ＪＩＣＳＴファイル（ＪＯＩＳ) 実用ファイル（ＰＡＴＯＬＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-59-119930 (JP, A) JP-A-1-188037 (JP, A) JP-A-63-73724 (JP, A) 500075 (JP, A) Proceedings of the National Meeting of the Institute of Electronics, Communications and Communication Engineers, 1984 Volume 2 (Showa 59-10) p. 2-240 “A Method of Echo Canceller with Adaptive Control of Tap Position and Coefficient Value” Shinichi Kawamura, Mitsutoshi Hatori Proc. −10 “A construction method of howling canceller that adaptively controls tap position and value” Mitsutoshi Hatori, Motoaki Koyama (58) Fields investigated (Int. Cl. 7 , DB name) H03H 21/00 H03H 17/06 635 H03H 17/06 655 H04B 3/23 JICST file (JOIS) Practical file (PATOLIS) Patent file (PATOLIS)
Claims (3)
の遅延素子の縦続接続からなる遅延素子列と、 該遅延素子列を構成する一部の遅延素子の出力と係数と
の乗算を行なう複数の係数回路と、 前記遅延素子列を構成する遅延素子の出力を受けてその
一部の出力を選択的に特定の係数回路に伝達するマトリ
クススイッチと、 前記複数の係数回路の出力の総和をとる加算器と、 前記複数の係数回路の出力を受け、前記マトリクススイ
ッチに対する制御信号を発生する制御回路を少なくとも
具備し、 前記係数回路は前記マトリクススイッチから供給された
遅延素子出力と、外部から供給された誤差信号と外部か
ら供給された係数更新ステップサイズを用いて逐次係数
を発生する係数発生回路と、該係数発生回路出力を前記
マトリクススイッチから供給された遅延素子出力と乗算
する乗算器を有し、該乗算結果を出力し、 前記制御回路は、前記係数発生回路の出力の係数値を受
けて絶対値化する絶対値回路と、該絶対値回路出力のう
ちで最小のものを検出する最小値検出回路と、前記絶対
値回路出力のうちで最大のものを検出する最大値検出回
路と、該最大値検出回路の出力を遅延させる第１の遅延
素子と、該第１の遅延素子の出力と前記最大値検出回路
の出力との一致を検出する第１の一致検出回路と、該第
１の一致検出回路の出力を計数するカウンタと、該カウ
ンタ出力を遅延させる第２の遅延素子と、該第２の遅延
素子の出力と前記カウンタ出力の一致を判定する第２の
一致検出回路と、前記最小値検出回路の出力を受けてス
タックの最深部に格納すると同時に最浅部の値を出力す
る先入れ先出し回路と、該先入れ先出し回路の出力と前
記最大値検出回路の出力を受け、前記先入れ先出し回路
の出力と前記最大値検出回路の出力との差が予め定めら
れたしきい値以下であるかどうかを判定し、しきい値以
上である場合には前記先入れ先出し回路の出力を前記先
入れ先出し回路へ帰還する判定回路と、該判定回路の出
力と前記最小値検出回路の出力を受け て記憶内容を逐次
書換え、前記第２の一致検出回路の出力に応じて前記最
大値検出回路の出力を用いて記憶内容を全部書き換える
記憶装置と、該記憶装置の出力と第３の遅延素子の出力
を前記カウンタの出力に従って選択して出力するセレク
タとから構成され、該セレクタ出力を前記第３の遅延素
子に供給すると同時に前記制御信号として出力すること
を特徴とするアダプティブフィルタ。」1. A delay element array consisting of a cascade of a plurality of delay elements for delaying an input signal by one sample period, and a plurality of delay elements for multiplying the output of some of the delay elements constituting the delay element array by a coefficient. A coefficient circuit; a matrix switch that receives the outputs of the delay elements forming the delay element array and selectively transmits a part of the outputs to a specific coefficient circuit; and an addition that sums the outputs of the plurality of coefficient circuits. And a control circuit that receives outputs of the plurality of coefficient circuits and generates a control signal for the matrix switch , wherein the coefficient circuit is supplied from the matrix switch.
Delay element output, externally supplied error signal and external
Coefficient using the coefficient update step size supplied by
And a coefficient generating circuit for generating
Multiply with delay element output supplied from matrix switch
The control circuit receives the coefficient value of the output of the coefficient generation circuit.
An absolute value circuit for converting the absolute value
A minimum value detection circuit for detecting the minimum value,
Maximum value detection circuit that detects the largest value circuit output
And a first delay for delaying the output of the maximum value detection circuit
Element, output of the first delay element, and the maximum value detection circuit
A first match detection circuit for detecting a match with the output of
A counter for counting the output of the match detection circuit
A second delay element for delaying the output of the
A second method for determining whether the output of the element matches the output of the counter
A match detection circuit and a switch for receiving an output of the minimum value detection circuit.
Output at the same time as storing at the deepest part of the tack
A first-in first-out circuit and an output of the first-in first-out circuit
Receiving the output of the maximum value detection circuit,
Is different from the output of the maximum value detection circuit in advance.
Is determined to be below the threshold
If above, the output of the first-in first-out circuit is
A decision circuit that feeds back to the first-in first-out circuit;
The stored contents are sequentially received in response to the
Rewriting, in response to the output of the second match detection circuit,
Rewrite all stored contents using the output of the large value detection circuit
Storage device, output of the storage device and output of third delay element
Select according to the output of the counter and output
And the third delay element
An adaptive filter for outputting the control signal as well as supplying the control signal to the filter. "
ズを切換える第４のセレクタを有し、前記カウンタ出力
で前記第４のセレクタを制御することを特徴とする請求
項１に記載のアダプティブ・フィルタ。2. A has a fourth selector for switching the step size and second step size, adaptive filter according to claim 1, wherein the controller controls the fourth selector at the counter output .
計数し、連続しないときにはリセットすることを特徴と
する請求項１に記載のアダプティブ・フィルタ。3. The adaptive filter according to claim 1 , wherein the counter counts the continuity of the output of the coincidence circuit, and resets when the continuity does not occur.
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| 昭和５８年度電子通信学会総合全国大会講演論文集 分冊８（昭和５８−４）ｐ．８−１０「タップの位置と値を適応制御するハウリングキャンセラーの一構成法」羽鳥光俊，児山元昭 |
| 昭和５９年度電子通信学会通信部門全国大会講演論文集 分冊２（昭和５９−１０）ｐ．２−２４０「タップの位置と係数値を適応制御するエコーキャンセラの一構成法」川村信一，羽鳥光俊 |
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