JP3171474B2 - Tuning circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は静止衛星通信システムに
おける受信装置が伝送信号の周波数に同調するために用
いられる同調回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a tuning circuit used by a receiver in a geostationary satellite communication system to tune to the frequency of a transmission signal.

【０００２】[0002]

【従来の技術】例えば時分割多重方式を用いた通信シス
テムやパイロット信号を用いた通信システムの受信装置
では、受信時に伝送信号の周波数に速やかに同調して受
信を行うために同調回路を備えている。この同調回路で
はアナログ又はデジタルＰＬＬ（フェイズロックルー
プ）回路により受信信号に対して位相同期を取って前記
伝送信号の周波数に同調するか、或いは受信信号から搬
送波成分を抽出して基準信号を生成することにより、前
記伝送信号の周波数に同調することが行われていた。し
かし、上記のようなＰＬＬ回路を単に用いただけでは、
前記伝送信号の周波数に同調するための時間が長くかか
り過ぎてしまうという欠点があった。そこでこの欠点を
解決するべく、前記ＰＬＬ回路のループ帯域を広くとっ
たり、受信信号から搬送波成分を抽出する抽出用タンク
回路の帯域を広くとることが行われるが、このようにす
ると、一度前記伝送信号の周波数に同調しても、雑音等
により直ぐに前記同調が外れてしまうという欠点が生じ
る。結局、上記従来の同調回路ではＰＬＬ回路のループ
帯域を狭くして同調保持能力を高めているため、前記伝
送信号の周波数に速やかに同調しにくいという欠点があ
った。2. Description of the Related Art For example, a receiving device of a communication system using a time division multiplexing system or a communication system using a pilot signal is provided with a tuning circuit in order to quickly tune to the frequency of a transmission signal during reception. I have. In this tuning circuit, a phase is synchronized with a received signal by an analog or digital PLL (phase lock loop) circuit to tune to the frequency of the transmission signal, or a carrier signal component is extracted from the received signal to generate a reference signal. As a result, tuning to the frequency of the transmission signal has been performed. However, simply using the above PLL circuit,
There is a disadvantage that it takes too long time to tune to the frequency of the transmission signal. In order to solve this drawback, the loop band of the PLL circuit is widened, or the band of the extraction tank circuit for extracting the carrier component from the received signal is widened. Even if the frequency is tuned, there is a disadvantage that the tuning is immediately deviated due to noise or the like. As a result, the conventional tuning circuit has a drawback that it is difficult to tune quickly to the frequency of the transmission signal because the loop bandwidth of the PLL circuit is narrowed to increase the tuning holding ability.

【０００３】[0003]

【発明が解決しようとする課題】上記の如く従来の同調
回路では、伝送信号の周波数に同調するためのＰＬＬ回
路のループ帯域を狭くして同調保持能力を高めているた
め、周波数の引き込みに時間（前記伝送信号の周波数に
同期するまでの時間）がかかるという欠点があった。As described above, in the conventional tuning circuit, the loop bandwidth of the PLL circuit for tuning to the frequency of the transmission signal is narrowed to increase the tuning holding ability. (The time required to synchronize with the frequency of the transmission signal).

【０００４】そこで本発明は上記の欠点を除去し、同調
保持能力を損なうことなく、速やかに受信信号の周波数
の引き込みを行うことができる同調回路を提供すること
を目的としている。Accordingly, an object of the present invention is to provide a tuning circuit which eliminates the above-mentioned drawbacks and can quickly pull in the frequency of a received signal without impairing the tuning holding ability.

【０００５】[0005]

【課題を解決するための手段】本発明に係る同調回路
は、局部発振器から局部発信周波数を受けて、受信した
高周波信号の中間周波信号を得る中間周波生成手段と、
ＰＬＬ回路を備え前記中間周波生成手段により得られる
中間周波信号の復調を行う復調回路とを有する同調回路
において、前記中間周波信号の周波数Ｆ１をカウントす
る第１のカウント手段と、復調用の基準信号の周波数Ｆ
２をカウントする第２のカウント手段と、前記第１、第
２のカウント手段によってカウントされた前記Ｆ１、Ｆ
２を比較してその差ΔＦを求める比較手段と、この比較
手段により求められた前記ΔＦが所定値以下になるよう
に前記局部発振器の局部発振周波数を制御する制御手段
とを具備し、前記ΔＦが所定値以下になってから前記Ｐ
ＬＬ回路によって前記中間周波信号の周波数の引き込み
を行うことを特徴とする。 A tuning circuit according to the present invention.
Received and received the local oscillation frequency from the local oscillator
Intermediate frequency generating means for obtaining an intermediate frequency signal of the high frequency signal;
Provided with a PLL circuit and obtained by the intermediate frequency generating means
A tuning circuit having a demodulation circuit for demodulating an intermediate frequency signal, a first counting means for counting a frequency F1 of the intermediate frequency signal, and a frequency F1 of a demodulation reference signal.
A second counting means for counting 2 and the F1, F2 counted by the first and second counting means.
And a control means for controlling the local oscillation frequency of the local oscillator so that the difference ΔF obtained by the comparison means is equal to or less than a predetermined value. wherein P but after becoming less than a predetermined value
The frequency of the intermediate frequency signal is pulled by an LL circuit .

【０００６】[0006]

【作用】本発明の受信信号の同期回路において、第１の
カウント手段は中間周波信号の周波数Ｆ１をカウントす
る。第２のカウント手段は復調用の基準信号の周波数Ｆ
２をカウントする。比較手段は前記第１、第２のカウン
ト手段によってカウントされた前記Ｆ１、Ｆ２を比較し
てその差ΔＦを求める。制御手段は前記比較手段により
求められた前記ΔＦが所定値以下になるように前記中間
周波信号を得るための局部発振周波数を制御する。前記
ΔＦが所定値以下になってからフェイズロックループに
よって前記中間周波信号の周波数の引き込みが行われる
ため、フェイズロックループの帯域は狭くても前記引き
込み時間を短くし得る。In the receiving signal synchronization circuit according to the present invention, the first counting means counts the frequency F1 of the intermediate frequency signal. The second counting means is provided with a frequency F of a demodulation reference signal.
Count 2. The comparing means compares the F1 and F2 counted by the first and second counting means to determine the difference ΔF. The control means controls a local oscillation frequency for obtaining the intermediate frequency signal so that the ΔF obtained by the comparison means is equal to or less than a predetermined value. Since the frequency of the intermediate frequency signal is pulled in by the phase lock loop after ΔF becomes equal to or less than the predetermined value, the pull-in time can be shortened even if the band of the phase lock loop is narrow.

【０００７】[0007]

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明の受信信号の同調回路（時分割多
重方式用）の一実施例を示したブロック図である。１は
受信信号から雑音成分を取り除く帯域通過フィルタ、２
は受信信号を増幅するアンプ、３は受信信号とシンセサ
イザ１６から出力される信号とを乗算して前記受信信号
を中間周波信号ＦＳに変換する乗算器、４は乗算器３よ
り中間周波信号ＦＳを抽出するフィルタ、５はフィルタ
４から出力される中間周波信号ＦＳを増幅するアンプ、
６はアンプ５から出力される中間周波信号ＦＳを復調器
側とＡＦＣ側に分配する信号分配器、７は信号分配器６
から出力される中間周波信号を増幅してＰＬＬ回路を含
む復調回路８に入力するアンプ、８はＰＬＬ回路を含む
受信信号の復調回路、９は信号分配器６から出力される
中間周波信号ＦＳのレベルを検出するレベル検出回路、
１０は前記中間周波信号ＦＳの周波数をカウントするカ
ウンタ部、１１は復調基準信号ＲＳの信号をカウントす
るカウンタ部、１２は復調基準信号ＲＳを発生する基準
信号発振器、１３はカウンタ部１０、１１や比較器１４
の動作を制御する制御回路、１４はカウンタ部１０とカ
ウンタ部１１のカウント値を比較する比較器、１５は比
較器１４の比較結果に従ってシンセサイザ１６及び基準
信号発振器１２の発振周波数を制御する制御回路、１６
は乗算器３に周波数変換用の局部発振信号を供給するシ
ンセサイザである。尚、レベル検出回路９〜制御回路１
５はＡＦＣ回路を構成している。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a tuning circuit (for time division multiplexing) of a received signal according to the present invention. 1 is a band-pass filter for removing a noise component from a received signal, 2
Is an amplifier for amplifying the received signal, 3 is a multiplier for multiplying the received signal by the signal output from the synthesizer 16 to convert the received signal into an intermediate frequency signal FS, and 4 is a multiplier for converting the intermediate frequency signal FS from the multiplier 3. A filter 5 for extracting, an amplifier for amplifying the intermediate frequency signal FS output from the filter 4,
6 is a signal distributor for distributing the intermediate frequency signal FS output from the amplifier 5 to the demodulator side and AFC side, and 7 is a signal distributor 6
An amplifier that amplifies the intermediate frequency signal output from the amplifier and inputs the amplified signal to a demodulation circuit 8 including a PLL circuit; 8, a demodulation circuit for a received signal including a PLL circuit; A level detection circuit for detecting a level,
10 is a counter for counting the frequency of the intermediate frequency signal FS, 11 is a counter for counting the signal of the demodulation reference signal RS, 12 is a reference signal oscillator for generating the demodulation reference signal RS, 13 is the counter 10, 11, Comparator 14
, A comparator 14 for comparing the count values of the counter unit 10 and the counter unit 11, and a control circuit 15 for controlling the oscillating frequencies of the synthesizer 16 and the reference signal oscillator 12 according to the comparison result of the comparator 14. , 16
Is a synthesizer for supplying the multiplier 3 with a local oscillation signal for frequency conversion. The level detection circuit 9 to the control circuit 1
Reference numeral 5 denotes an AFC circuit.

【０００８】次に本実施例の動作について説明する。静
止衛星等から受信した受信信号100はフィルタ１により
帯域外の雑音成分が除去された後、アンプ２により増幅
されて乗算器３に入力される。乗算器３にはシンセサイ
ザ１６から供給される局部発振信号と前記受信信号を乗
算することによって前記受信信号を中間周波信号に変換
し、この中間周波信号をフィルタ４に出力する。フィル
タ４は前記中間周波信号ＦＳを抽出してこれをアンプ５
を介して信号分配器６に出力する。信号分配器６は入力
される前記中間周波信号をアンプ７に出力すると共に、
レベル検出回路９及びカウンタ部１０に出力する。レベ
ル検出回路９は図２の（Ａ）に示すような前記中間周波
信号ＦＳのレベルを検出し、無信号部分（Ｔ_n 期間）を
検出すると、図２（Ｃ）に示す如くローレベルの検出信
号ＤＳを発生して、これを制御回路１３に出力する。制
御回路１３は前記検出信号ＤＳの立上がり時点を検出す
ると、制御信号ＴＳを図２（Ｄ）に示す如くハイレベル
として、これをカウンタ部１０、１１に出力する。カウ
ンタ部１０、１１は前記制御信号ＴＳがハイレベルにな
るとそのカウント動作を開始し、カウンタ部１０は図２
（Ａ）に示した前記中間周波信号ＦＳのキャリア部分
（ＣＲ）を図２（Ｅ）に示すようにカウントし、カウン
タ部１１は図２（Ｂ）で示すような復調基準信号ＲＳを
図２（Ｆ）で示すようにカウントする。尚、前記復調基
準信号ＲＳは基準信号発振器１２から発生され、カウン
タ部１１に入力されると共に復調器８に入力される。Next, the operation of this embodiment will be described. A received signal 100 received from a geostationary satellite or the like is filtered by a filter 1 to remove out-of-band noise components, then amplified by an amplifier 2 and input to a multiplier 3. The multiplier 3 multiplies the local oscillation signal supplied from the synthesizer 16 by the received signal to convert the received signal into an intermediate frequency signal, and outputs the intermediate frequency signal to the filter 4. The filter 4 extracts the intermediate frequency signal FS and outputs it to the amplifier 5
And outputs it to the signal distributor 6. The signal distributor 6 outputs the input intermediate frequency signal to the amplifier 7 and
The signal is output to the level detection circuit 9 and the counter unit 10. The level detection circuit 9 detects the level of the intermediate frequency signal FS as shown in FIG. 2A and, when detecting a non-signal portion ( _Tn period), detects the low level as shown in FIG. 2C. The signal DS is generated and output to the control circuit 13. When detecting the rising point of the detection signal DS, the control circuit 13 sets the control signal TS to a high level as shown in FIG. 2 (D) and outputs this to the counter units 10 and 11. When the control signal TS goes high, the counters 10 and 11 start counting.
The carrier portion (CR) of the intermediate frequency signal FS shown in FIG. 2A is counted as shown in FIG. 2E, and the counter section 11 outputs the demodulation reference signal RS as shown in FIG. Count as shown in (F). Note that the demodulation reference signal RS is generated from the reference signal oscillator 12 and is input to the counter 11 and also to the demodulator 8.

【０００９】制御回路１３は図２（Ｄ）に示すＷ_g 時間
の間、前記制御信号ＴＳを発生するが、この間、間欠的
に図２（Ｇ）に示すように制御信号ＣＮを発生して比較
器１４に出力する。比較器１４は前記制御信号ＣＮが入
力されると、カウンタ部１０、１１のカウンタ値Ｆ１、
Ｆ２を比較し、図２（Ｈ）に示すようにその比較結果を
制御回路１５に出力する。ここで比較器１４はＦ１＞Ｆ
２の場合、カウンタ部１０、１１にリセット信号ＤＦを
出力して、カウンタ部１０、１１のカウント値を０に戻
して、ここから再びカウント動作を行わせる。一方、制
御回路１５はＦ１＞Ｆ２の場合、図２（Ｉ）で示す如く
制御信号ＣＦをシンセサイザ１６及び基準信号発振器１
２に出力して、これらの発振周波数をＦ１＝Ｆ２になる
方向に変化させる。比較器１４の比較動作は図２（Ｇ）
に示すように制御回路１３からＣＮ信号が入力される毎
に複数回行われ、制御回路１５はその都度Ｆ１＝Ｆ２と
なるようにシンセサイザ１６及び基準信号発振器１２の
発振周波数を制御する。その結果Ｆ１＝Ｆ２となると、
制御信号ＣＦは図２（Ｉ）に示す如く固定され、シンセ
サイザ１６及基準信号発振器１２の発振周波数も固定さ
れる。この時、受信装置は受信信号１００の周波数にほ
ぼ同調した状態になり、前記中間周波信号ＦＳが信号分
配器６よりアンプ７を介して復調器８に入力され、更に
この復調器８内のＰＬＬ回路により前記中間周波信号に
対する位相が合わされた後、この中間周波信号は復調基
準信号ＰＳにより復調されて、その復調信号２００が次
段に出力される。[0009] The control circuit 13 during the W _g time shown in FIG. 2 (D), but to generate the control signal TS, during this time, the control signal CN is generated as shown in intermittently FIG 2 (G) Output to the comparator 14. When the control signal CN is input, the comparator 14 counts the counter values F1,
F2 is compared, and the comparison result is output to the control circuit 15 as shown in FIG. Here, the comparator 14 is F1> F
In the case of 2, the reset signal DF is output to the counter units 10 and 11, the count values of the counter units 10 and 11 are returned to 0, and the counting operation is performed again from here. On the other hand, when F1> F2, the control circuit 15 sends the control signal CF to the synthesizer 16 and the reference signal oscillator 1 as shown in FIG.
2 to change these oscillation frequencies in a direction where F1 = F2. The comparison operation of the comparator 14 is shown in FIG.
As shown in (1), the control is performed a plurality of times each time the CN signal is input from the control circuit 13, and the control circuit 15 controls the oscillation frequency of the synthesizer 16 and the reference signal oscillator 12 so that F1 = F2 each time. As a result, when F1 = F2,
The control signal CF is fixed as shown in FIG. 2 (I), and the oscillation frequencies of the synthesizer 16 and the reference signal oscillator 12 are also fixed. At this time, the receiving apparatus is in a state substantially tuned to the frequency of the received signal 100, and the intermediate frequency signal FS is input from the signal distributor 6 to the demodulator 8 via the amplifier 7, and further the PLL in the demodulator 8 After the phase of the intermediate frequency signal is adjusted by the circuit, the intermediate frequency signal is demodulated by the demodulation reference signal PS, and the demodulated signal 200 is output to the next stage.

【００１０】本実施例によれば、当初、中間周波信号及
び復調基準信号の周波数をＡＦＣ回路によって受信信号
の周波数にほぼ一致させておき、その後、復調回路８の
ＰＬＬ回路に制御を渡して前記中間周波信号の完全な同
調を取る構成のため、前記ＰＬＬ回路のループ帯域を狭
くして同調保持能力を高めた状態においても、前記ＰＬ
Ｌ回路は速やかに前記中間周波信号の周波数の引き込み
を行うことができる。According to this embodiment, initially, the frequencies of the intermediate frequency signal and the demodulation reference signal are made substantially coincident with the frequency of the received signal by the AFC circuit, and thereafter, the control is passed to the PLL circuit of the demodulation circuit 8 and Since the configuration is such that the intermediate frequency signal is completely tuned, even if the loop bandwidth of the PLL circuit is narrowed and the tuning holding ability is enhanced,
The L circuit can quickly pull in the frequency of the intermediate frequency signal.

【００１１】図３は本発明の同調回路（パイロット方式
用）の他の実施例を示したブロック図である。３１は静
止衛星等から発信された信号を受信する受信器、３２は
必要な帯域以外の雑音成分を除去する帯域通過フィル
タ、３３は受信信号を増幅するアンプ、３４は受信信号
と周波数シンセサイザ４７から発振される信号等を乗算
して中間周波信号を作成する乗算器、３５は乗算器３４
の出力信号から受信信号の中間周波信号を抽出するフィ
ルタ、３６はフィルタ３５の出力信号を増幅するアン
プ、３７はアンプ３５の出力信号をＰＬＬ回路を含む復
調回路３８側又はカウンタ部３６側のいずれかに切り替
える切替器、３８は入力中間周波信号にＰＬＬ回路で同
調してその信号を復調するＰＬＬ回路を含む復調回路、
３９はアンプ３６から出力される中間周波信号ＰＳをカ
ウントするカウンタ部、４０は基準信号発振器４１から
出力される基準信号ＲＳの周波数をカウントするカウン
タ部、４１は復調用の基準信号を発振する基準信号発振
器、４２はカウンタ部３９、40のカウント値を比較する
比較器、４３はカウンタ部３９、４０及び比較器４２の
動作を制御するタイミング信号を発生するタイミング信
号発生器、４４は比較器４２の比較結果に基づいてシン
セサイザ４７の周波数を制御するための制御信号ＣＦを
作出すると共に、切替器３７の切り替え制御を行う制御
回路、４５はシンセサイザ４７の発振周波数を制御する
と共に、前記シンセサイザ４７の発振周波数のずれ分か
ら目的の伝送信号の周波数を算出する周波数算出制御回
路、４６は周波数算出制御回路４５で算出された前記シ
ンセサイザ４７の発振周波数のずれ分を記憶するメモ
リ、４７は乗算器３４に局部発振信号を供給するシンセ
サイザ、４８は静止衛星等から送信される電波を捕らえ
るアンテナである。尚、カウンタ部３９〜周波数算出制
御回路４５はＡＦＣ回路を構成している。FIG. 3 is a block diagram showing another embodiment of the tuning circuit (for the pilot system) of the present invention. 31 is a receiver for receiving a signal transmitted from a geostationary satellite or the like, 32 is a band-pass filter for removing noise components other than the required band, 33 is an amplifier for amplifying the received signal, 34 is a signal from the received signal and the frequency synthesizer 47. A multiplier for generating an intermediate frequency signal by multiplying an oscillated signal or the like;
A filter for extracting the intermediate frequency signal of the received signal from the output signal of the filter 35, an amplifier 36 for amplifying the output signal of the filter 35, and 37 for outputting the output signal of the amplifier 35 to either the demodulation circuit 38 including a PLL circuit or the counter unit 36 A demodulation circuit including a PLL circuit for tuning the input intermediate frequency signal by a PLL circuit and demodulating the signal;
39 is a counter for counting the intermediate frequency signal PS output from the amplifier 36, 40 is a counter for counting the frequency of the reference signal RS output from the reference signal oscillator 41, and 41 is a reference for oscillating a reference signal for demodulation. A signal oscillator, 42 is a comparator for comparing the count values of the counters 39, 40, 43 is a timing signal generator for generating a timing signal for controlling the operation of the counters 39, 40 and the comparator 42, and 44 is a comparator 42 The control circuit 45 generates a control signal CF for controlling the frequency of the synthesizer 47 on the basis of the comparison result, and controls the switching of the switch 37. The control circuit 45 controls the oscillation frequency of the synthesizer 47 and controls the oscillation frequency of the synthesizer 47. A frequency calculation control circuit for calculating the frequency of the target transmission signal from the deviation of the oscillation frequency; A memory for storing the deviation of the oscillation frequency of the synthesizer 47 calculated by the output control circuit 45, a synthesizer 47 for supplying a local oscillation signal to the multiplier 34, and an antenna 48 for capturing radio waves transmitted from a geostationary satellite or the like. is there. The counter section 39 to the frequency calculation control circuit 45 constitute an AFC circuit.

【００１２】次に本実施例の動作について説明する。ア
ンテナ４８で捕らえられた静止衛星等からの電波は受信
器３１により受信された後、帯域通過フィルタ３２によ
り所定帯域外の雑音成分が取り除かれてアンプ３３に入
力される。アンプ３３は入力された受信信号を増幅して
乗算器３４に出力する。乗算器３４は入力される受信信
号とシンセサイザ４７から供給される信号とを乗算し
て、前記受信信号を中間周波信号に変換し、これをフィ
ルタ３５に出力する。フィルタ３５は乗算器３４の出力
から中間周波信号を抽出し、これをアンプ３６を介して
切替器３７の端子ｃに出力する。当初、切替器３７は制
御回路４４により端子ｂ側に切り替わっている。又、当
初シンセサイザ４７から出力される局部発振信号の周波
数は前記静止衛星から出力されるはずのパイロット信号
の周波数Ｆ₀ に設定されており、又、カウンタ部３９、
４０のカウント値は０にリセットされているものとす
る。Next, the operation of this embodiment will be described. The radio wave from a geostationary satellite or the like captured by the antenna 48 is received by the receiver 31, and the noise component outside a predetermined band is removed by the band-pass filter 32, and is input to the amplifier 33. The amplifier 33 amplifies the input received signal and outputs the amplified signal to the multiplier 34. The multiplier 34 multiplies the input received signal by the signal supplied from the synthesizer 47 to convert the received signal into an intermediate frequency signal, and outputs this to the filter 35. The filter 35 extracts the intermediate frequency signal from the output of the multiplier 34, and outputs this to the terminal c of the switch 37 via the amplifier 36. At first, the switch 37 is switched to the terminal b by the control circuit 44. The frequency of the local oscillation signal output from the synthesizer 47 at the beginning is set to the frequency F ₀ of the pilot signal that should be output from the geostationary satellite.
It is assumed that the count value of 40 has been reset to 0.

【００１３】カウンタ部３９はアンプ３６から出力され
る中間周波信号ＰＳの周波数をカウントし、そのカウン
ト値Ｆ１を比較器４２に出力する。カウンタ部４０は基
準信号発振器４１から発振される復調用の基準信号ＲＳ
の周波数をカウントし、そのカウント値Ｆ２を比較器４
２に出力する。比較器４２は入力されるカウント値Ｆ
１、Ｆ２を比較して、その比較結果を制御回路４４に出
力する。この際、タイミング信号発生器４３はカウンタ
部３９、カウンタ部４０のカウント動作及び比較器４２
の比較動作を制御するタイミング信号をこれら回路に供
給して、比較器42にて複数回の前記比較動作ができるよ
うに、各回路を制御する。制御回路４４は例えばＦ１＞
Ｆ２の場合、制御信号ＣＦを周波数算出制御回路４５に
出力して、シンセサイザ４７の発振周波数をＦ１＝Ｆ２
となる方向に変化させる。このようなＡＦＣループの制
御により前記Ｆ１＝Ｆ２となると、制御回路４４はこれ
を周波数算出制御回路４５に知らせた後、切替器３７を
端子ａ側に切り替える。周波数算出制御回路４５は制御
回路４４からＦ１＝Ｆ２になったことを知らされると、
シンセサイザ４７の初期発振周波数設定値から前記Ｆ１
＝Ｆ２とするまでに、このシンセサイザ４７の発振周波
数をこれまでずらした分から、目的の伝送信号の周波数
ｆ_d を算出し、これをシンセサイザ４７の発振周波数と
するように前記シンセサイザ４７を設定すると共に、前
記ずらした分の値をメモリ４６に記憶しておく。The counter section 39 counts the frequency of the intermediate frequency signal PS output from the amplifier 36 and outputs the count value F1 to the comparator 42. The counter unit 40 includes a demodulation reference signal RS oscillated from the reference signal oscillator 41.
Is counted, and the count value F2 is compared with the comparator 4
Output to 2. The comparator 42 receives the input count value F
1 and F2, and outputs the comparison result to the control circuit 44. At this time, the timing signal generator 43 performs the counting operation of the counters 39 and 40 and the comparator 42.
A timing signal for controlling the comparison operation is supplied to these circuits, and each circuit is controlled so that the comparator 42 can perform the comparison operation a plurality of times. The control circuit 44 is, for example, F1>
In the case of F2, the control signal CF is output to the frequency calculation control circuit 45, and the oscillation frequency of the synthesizer 47 is set to F1 = F2
Is changed in the following direction. When F1 = F2 due to the control of the AFC loop, the control circuit 44 notifies the frequency calculation control circuit 45 of the fact, and then switches the switch 37 to the terminal a. When the frequency calculation control circuit 45 is notified from the control circuit 44 that F1 = F2,
From the initial oscillation frequency set value of the synthesizer 47, the F1
The frequency f _d of the target transmission signal is calculated from the amount by which the oscillation frequency of the synthesizer 47 has been shifted until F = F2. , Are stored in the memory 46.

【００１４】これにより、乗算器３４から出力される前
記中間周波信号はほぼ目的の伝送信号の周波数に同期し
た値となり、これが切替器３７を介してＰＬＬ回路を含
む復調回路３８に入力される。ＰＬＬ回路を含む復調回
路３８は入力される前記中間周波信号をＰＬＬ回路によ
り完全に同調させた後復調する。この際、前記ＰＬＬ回
路が同調する過程で基準信号発振器４１の発振周波数が
調整されて、目的の伝送信号に完全に同期した周波数の
基準信号がＰＬＬ回路を含む復調回路３８に出力され
る。尚、メモリ４６に保持された前記ずれ分は次回のシ
ンセサイザ４７の発振周波数の初期値の設定時に用いら
れて、前記ＡＦＣ回路による同調動作を速めることに供
せられる。As a result, the intermediate frequency signal output from the multiplier 34 has a value substantially synchronized with the frequency of the target transmission signal, and is input to the demodulation circuit 38 including the PLL circuit via the switch 37. A demodulation circuit 38 including a PLL circuit demodulates the input intermediate frequency signal after it is completely tuned by the PLL circuit. At this time, the oscillation frequency of the reference signal oscillator 41 is adjusted in the process of tuning the PLL circuit, and a reference signal having a frequency completely synchronized with the target transmission signal is output to the demodulation circuit 38 including the PLL circuit. The deviation stored in the memory 46 is used at the time of setting the initial value of the oscillation frequency of the synthesizer 47 next time, and is used to speed up the tuning operation by the AFC circuit.

【００１５】図４は上記したパイロット方式の受信信号
同調回路の同調動作を示したフローチャートである。ま
ず、ステップ４０１にて周波数算出制御回路４５はシン
セサイザ４７の発振周波数ＦをＦ₀ に設定した後、この
発信周波数を動かす範囲Ｗ＝Ｗ₀ とし、更にカウンタ部
１０、１１のカウント値Ｃ１、Ｃ２を０にリセットす
る。これにより、ステップ４０２にてパイロット信号を
受信して、これを乗算器３４により中間周波信号に変換
してステップ４０３に進む。ステップ４０３ではカウン
タ部１０により前記中間周波信号の周波数Ｆ１をカウン
トすると共に、カウンタ部１１によって、復調用の基準
信号の周波数Ｆ２をカウントする。その結果得られたカ
ウント値Ｆ１、Ｆ２をステップ４０４にて比較器１４に
より比較し、その比較結果がＦ１＝Ｆ２であるかないか
を判定し、そうである場合はステップ４０８に進み、そ
うでない場合はステップ４０５に進む。ステップ４０５
にて制御回路４４は前記Ｆ１とＦ２の大小関係を判定
し、Ｆ１＜Ｆ２ならばステップ４０６に進み、Ｆ１＞Ｆ
２ならばステップ４０７へ進む。ステップ４０６にて周
波数算出制御回路４５はシンセサイザ４７の発振周波数
Ｆ＝１／２Ｗ₀ ＋Ｆとし、又、Ｗ＝１／２Ｗ₀ に変更し
てステップ４０３に戻る。ステップ４０７に進んだ場
合、周波数算出制御回路４５はシンセサイザ４７の発振
周波数Ｆ＝Ｆ−１／Ｗ₀ とし、又、Ｗ＝１／２Ｗ₀ に変
更してステップ４０３に戻る。一方、ステップ４０４の
判定の結果ステップ４０８へ進んだ場合、制御回路４４
は切替器３７を端子ａ側に切り替えた後、周波数算出制
御回路４５がシンセサイザ４７の発振周波数を目的の受
信信号の周波数に変更し、それ以降はＰＬＬ回路を含む
復調回路３８の前記ＰＬＬ回路にて前記受信信号に対す
る完全同調を行う。FIG. 4 is a flowchart showing the tuning operation of the above-described pilot-system received signal tuning circuit. First, in step 401, the frequency calculation control circuit 45 sets the oscillation frequency F of the synthesizer 47 to F ₀ , sets a range W for moving the oscillation frequency W = W _0, and further sets the count values C 1, C 2 Is reset to 0. As a result, the pilot signal is received in step 402, converted into an intermediate frequency signal by the multiplier 34, and the process proceeds to step 403. In step 403, the counter unit 10 counts the frequency F1 of the intermediate frequency signal, and the counter unit 11 counts the frequency F2 of the demodulation reference signal. The resulting count values F1 and F2 are compared by the comparator 14 in step 404, and it is determined whether or not the comparison result is F1 = F2. If so, the process proceeds to step 408; Goes to step 405. Step 405
The control circuit 44 determines the magnitude relationship between F1 and F2, and if F1 <F2, proceeds to step 406, where F1> F
If 2, the process proceeds to step 407. In step 406, the frequency calculation control circuit 45 sets the oscillation frequency F of the synthesizer 47 to F = 1 / 2W ₀ + F, and changes W to 1 / 2W ₀ before returning to step 403. When step 407, the frequency calculation control circuit 45 and the oscillation frequency F = F-1 / W ₀ of the synthesizer 47, also by changing the W = 1 / 2W ₀ returns to step 403. On the other hand, if the result of determination in step 404 is that the process has proceeded to step 408,
After the switch 37 is switched to the terminal a side, the frequency calculation control circuit 45 changes the oscillation frequency of the synthesizer 47 to the frequency of the target received signal. Complete tuning of the received signal.

【００１６】図５は上記したパイロット信号と目的の受
信信号との関係を示した図である。パイロット信号の周
波数はＦ₀ で目的の受信信号の周波数はｆ_d で、両者の
間にΔＦの周波数の差がある。従って、パイロット信号
の周波数のずれが分かれば同様に目的の受信信号の周波
数ｆ_d もずれているので、前記目的の受信信号の実際に
送られてくるときの周波数を知ることができる。FIG. 5 is a diagram showing a relationship between the above-mentioned pilot signal and a target received signal. The frequency of the pilot signal is F ₀ and the frequency of the target received signal is f _d , and there is a difference in frequency ΔF between the two. Therefore, if the frequency shift of the pilot signal is known, the frequency f _d of the target received signal is also shifted, so that the frequency at which the target received signal is actually transmitted can be known.

【００１７】図６は上記したＡＦＣ回路によって、乗算
器３４から出力される中間周波信号の周波数Ｆ１が基準
発振器４１から出力される復調基準信号の周波数Ｆ２に
ほぼ一致させられる際の制御過程を示した図である。
（Ａ）は当初の状態で、Ｆ１はＦ２に比べてΔＦの差が
ある。ＡＦＣ回路の制御回路４４と周波数算出制御回路
４５は前記ΔＦを少なくする方向にシンセサイザ４７の
周波数を変更して、図６の（Ｂ）に示す状態に持ってい
く。この状態でもＦ１とＦ２にはまだ差があるため、前
記制御回路４４と周波数算出制御回路４５は前記差を更
に少なくする方向にシンセサイザ４７の周波数を変更し
て、図６（Ｃ）に示すような状態に持っていく。このよ
うな制御動作を何度か繰り返すことによってＦ１＝Ｆ２
になると、前記ＡＦＣ回路の動作を止めて、制御を３８
のＰＬＬ回路に渡し、目的の伝送信号の周波数に完全に
同調させる。FIG. 6 shows a control process when the frequency F1 of the intermediate frequency signal output from the multiplier 34 is made substantially equal to the frequency F2 of the demodulation reference signal output from the reference oscillator 41 by the AFC circuit. FIG.
(A) is an initial state, and F1 has a difference of ΔF compared to F2. The control circuit 44 of the AFC circuit and the frequency calculation control circuit 45 change the frequency of the synthesizer 47 in a direction to reduce the ΔF and bring it to the state shown in FIG. Even in this state, since there is still a difference between F1 and F2, the control circuit 44 and the frequency calculation control circuit 45 change the frequency of the synthesizer 47 in a direction to further reduce the difference, as shown in FIG. Take it to a state. By repeating such a control operation several times, F1 = F2
, The operation of the AFC circuit is stopped, and
And completely tune to the frequency of the target transmission signal.

【００１８】本実施例によれば、当初パイロット信号を
受信してこの信号の周波数が本来の周波数からずれてい
る分をＡＦＣ回路にて検出し、検出された前記ずれ分か
ら目的の受信信号の周波数を算出して、この周波数にほ
ぼ同調した状態でＰＬＬ回路を含んだ復調回路３８の前
記ＰＬＬ回路により最終的な同調を行うため、前記ＰＬ
Ｌ回路のループ帯域を狭くして同期保持能力を高めた状
態でも、前記受信信号に対する同調を速やかに行うこと
ができる。According to the present embodiment, the pilot signal is initially received, the AFC circuit detects the frequency deviation of this signal from the original frequency, and the frequency of the target received signal is determined from the detected deviation. Is calculated, and the final tuning is performed by the PLL circuit of the demodulation circuit 38 including the PLL circuit in a state almost tuned to this frequency.
Even in a state where the loop bandwidth of the L circuit is narrowed and the synchronization holding capability is enhanced, tuning to the received signal can be performed quickly.

【００１９】図７は図１、図３に示したカウンタ部の詳
細構成例を示した図である。受信信号の周波数を変換し
て得た中間周波信号ＦＳ（又はＰＳ）は電圧可変型の帯
域通過フィルタ８１を介してカウンタ８２に入力されて
カウントされ、そのカウンタ値は出力バッファ８３から
パラレル情報となって出力されるようになっている。そ
の際、制御回路８４は制御信号ＴＳに基づいてカウンタ
８２の動作及び前記電圧可変型の帯域通過フィルタ８１
の中心周波数を制御する。FIG. 7 is a diagram showing a detailed configuration example of the counter section shown in FIGS. The intermediate frequency signal FS (or PS) obtained by converting the frequency of the received signal is input to a counter 82 via a voltage variable band-pass filter 81 and counted, and the counter value is output from an output buffer 83 as parallel information and Output. At this time, the control circuit 84 operates the counter 82 based on the control signal TS and the voltage variable band-pass filter 81.
Control the center frequency of

【００２０】図８は本発明の他の実施例（ＡＦＣ方式）
を示したブロック図である。本例ではアンプ３３と乗算
器３４との間に信号分配器５０が挿入され、受信したパ
イロット信号を周波数変換せずに直接カウンタ部３９に
入力している。タイミング信号発生器４３はカウンタ部
３９の動作を制御して前記パイロット信号の周波数をカ
ウントさせ、そのカウント値は比較器兼周波数算出器４
９に出力される。比較器兼周波数算出器４９は入力され
る前記パイロット信号の周波数と予めセットされていた
パイロット信号の周波数を比較してそのずれを検出し、
このずれから目的の受信信号の周波数を算出し、その算
出結果に基づいてシンセサイザ４７の発振周波数を前記
目的の受信信号の周波数に設定する。これにより、乗算
器３４では受信信号がほぼ同調した状態で中間周波信号
に変換され、この中間周波信号がフィルタ３５及びアン
プ３６を介してＰＬＬ回路を含む復調回路３８に入力さ
れる。以降の動作は図３に示した前実施例と同様であ
り、同様の効果がある。FIG. 8 shows another embodiment (AFC system) of the present invention.
FIG. In this example, a signal distributor 50 is inserted between the amplifier 33 and the multiplier 34, and the received pilot signal is directly input to the counter 39 without frequency conversion. The timing signal generator 43 controls the operation of the counter 39 to count the frequency of the pilot signal, and the count value is calculated by the comparator / frequency calculator 4.
9 is output. The comparator / frequency calculator 49 compares the frequency of the input pilot signal with the frequency of a preset pilot signal to detect the deviation,
The frequency of the target reception signal is calculated from this deviation, and the oscillation frequency of the synthesizer 47 is set to the frequency of the target reception signal based on the calculation result. Thus, the multiplier 34 converts the received signal into an intermediate frequency signal in a substantially tuned state, and the intermediate frequency signal is input to the demodulation circuit 38 including the PLL circuit via the filter 35 and the amplifier 36. Subsequent operations are the same as those of the previous embodiment shown in FIG. 3, and have the same effects.

【００２１】[0021]

【発明の効果】以上記述した如く本発明の同調回路によ
れば、同調保持能力を損なうことなく、速やかに受信信
号の周波数の引き込みを行うことができる。As described above, according to the tuning circuit of the present invention, it is possible to quickly pull in the frequency of a received signal without impairing the tuning holding ability.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の同調回路（時分割多重方式用）の一実
施例を示したブロック図。FIG. 1 is a block diagram showing an embodiment of a tuning circuit (for a time division multiplex system) of the present invention.

【図２】図１に示した同調回路の動作を示すタイムチャ
ート。FIG. 2 is a time chart showing an operation of the tuning circuit shown in FIG. 1;

【図３】本発明の同調回路（パイロット方式用）の他の
実施例を示したブロック図。FIG. 3 is a block diagram showing another embodiment of the tuning circuit (for pilot system) of the present invention.

【図４】パイロット方式の同調回路の同調動作を示した
フローチャート。FIG. 4 is a flowchart showing a tuning operation of a tuning circuit of a pilot system.

【図５】静止衛星等から送信されるパイロット信号と目
的の受信信号との関係を示した図。FIG. 5 is a diagram showing a relationship between a pilot signal transmitted from a geostationary satellite or the like and a target received signal.

【図６】図３に示したＡＦＣ回路による同調制御過程を
示した図。FIG. 6 is a diagram showing a tuning control process by the AFC circuit shown in FIG. 3;

【図７】図１、図３に示したカウンタ部の詳細構成例を
示した図。FIG. 7 is a diagram showing a detailed configuration example of a counter unit shown in FIGS. 1 and 3;

【図８】本発明の他の実施例（パイロット方式）を示し
たブロック図。FIG. 8 is a block diagram showing another embodiment (pilot system) of the present invention.

【符号の説明】[Explanation of symbols]

１…帯域通過フィルタ ２、５、７…ア
ンプ ３…乗算器 ４…フィルタ ６…信号分配器 ８…復調回路 ９…レベル検出回路 １０、１１…カ
ウンタ部 １２…基準信号発振器 １３、１５…制
御回路 １４…比較器 １６…シンセサ
イザDESCRIPTION OF SYMBOLS 1 ... Band-pass filter 2,5,7 ... Amplifier 3 ... Multiplier 4 ... Filter 6 ... Signal distributor 8 ... Demodulation circuit 9 ... Level detection circuit 10,11 ... Counter unit 12 ... Reference signal oscillator 13,15 ... Control circuit 14 ... Comparator 16 ... Synthesizer

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−311729（ＪＰ，Ａ) 特開 平４−337928（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03J 7/00 - 7/18 H04B 1/16 H04B 1/26 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-1-31729 (JP, A) JP-A-4-337928 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H03J 7/00-7/18 H04B 1/16 H04B 1/26

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 局部発振器から局部発信周波数を受け
て、受信した高周波信号の中間周波信号を得る中間周波
生成手段と、ＰＬＬ回路を備え前記中間周波生成手段に
より得られる中間周波信号の復調を行う復調回路とを有
する同調回路において、 前記中間周波信号の周波数Ｆ１をカウントする第１のカ
ウント手段と、 復調用の基準信号の周波数Ｆ２をカウントする第２のカ
ウント手段と、 前記第１、第２のカウント手段によってカウントされた
前記Ｆ１、Ｆ２を比較してその差ΔＦを求める比較手段
と、 この比較手段により求められた前記ΔＦが所定値以下に
なるように前記局部発振器の局部発振周波数を制御する
制御手段とを具備し、 前記ΔＦが所定値以下になってから前記ＰＬＬ回路によ
って前記中間周波信号の周波数の引き込みを行うことを
特徴とする同調回路。A local oscillator receives a local oscillation frequency from a local oscillator.
To obtain the intermediate frequency signal of the received high frequency signal
Generating means, and a PLL circuit.
And a demodulation circuit for demodulating the intermediate frequency signal obtained.
A first counting means for counting the frequency F1 of the intermediate frequency signal, a second counting means for counting the frequency F2 of the demodulation reference signal, and the first and second counting means. Comparing means for comparing the counted F1 and F2 to obtain a difference ΔF, and control means for controlling a local oscillation frequency of the local oscillator so that the ΔF obtained by the comparing means is equal to or less than a predetermined value. A tuning circuit, wherein the frequency of the intermediate frequency signal is pulled in by the PLL circuit after the ΔF becomes equal to or less than a predetermined value. 【請求項２】 局部発振器から局部発信周波数を受け
て、受信した信号の中間周波信号を得る中間周波生成手
段と、ＰＬＬ回路を備え前記中間周波生成手段により得
られる中間周波信号について復調を行う復調回路とを有
する同調回路において、前記受信したパイロット信号から前記中間周波生成手段
が得た 中間周波信号の周波数Ｆ１をカウントする第１の
カウント手段と、 復調用の基準信号の周波数Ｆ２をカウントする第２のカ
ウント手段と、 前記第１、第２のカウント手段によって得られた前記Ｆ
１、Ｆ２を比較してその差ΔＦを求める比較手段と、 この比較手段により求められた前記ΔＦが所定値以下に
なるように前記局部発振器の局部発振周波数を制御する
制御手段と、 前記ΔＦを所定値以下にするために必要とされた前記局
部発振周波数の変化分から目的の伝送信号の周波数を算
出する算出手段と、 この算出手段により算出された前記周波数に前記局部発
振器の周波数を設定する設定手段とを具備し、 この設定手段により前記局部発振器の周波数が前記目的
の伝送信号の周波数に設定された後に、前記中間周波生
成手段から得られる中間周波信号の周波数の引き込みを
前記ＰＬＬ回路によって行うことを特徴とする同調回
路。2. A local oscillation frequency received from a local oscillator.
To generate an intermediate frequency signal of the received signal.
And a stage and a PLL circuit.
And a demodulation circuit for demodulating the intermediate frequency signal
The intermediate frequency generating means from the received pilot signal.
A first counting means for counting the frequency F1 of the obtained intermediate frequency signal, a second counting means for counting the frequency F2 of the demodulation reference signal, and the first and second counting means. The F
1, a comparing means for comparing F2 to obtain a difference ΔF, a control means for controlling a local oscillation frequency of the local oscillator such that the ΔF obtained by the comparing means is equal to or less than a predetermined value, calculation means for calculating the frequency of the objective transmission signal from the local change of the oscillation frequency is required to be less than or equal to a predetermined value, the local onset to the frequency calculated by the calculating means
Setting means for setting the frequency of the vibrator. After the setting means sets the frequency of the local oscillator to the frequency of the target transmission signal , the intermediate frequency generator
The frequency of the intermediate frequency signal obtained from the
A tuning circuit, which is performed by the PLL circuit . 【請求項３】 局部発振器から局部発信周波数を受け
て、受信した信号の中間周波信号を得る中間周波生成手
段と、ＰＬＬ回路を備え前記中間周波生成手段により得
られる中間周波信号について復調を行う復調回路とを有
する同調回路において、受信した パイロット信号の周波数Ｆ１をカウントするカ
ウント手段と、 このカウント手段によってカウントされた前記Ｆ１と予
め設定されている所定値Ｆ２とを比較してその差ΔＦを
求める比較手段と、 この比較手段によって求められた前記ΔＦから目的の伝
送信号の周波数を算出する算出手段と、 この算出手段により算出された前記周波数に前記局部発
振器の発振周波数を設定する設定手段とを具備し、 前記設定手段により前記局部発振器の周波数設定がなさ
れた後に、前記中間周波生成手段から得られる中間周波
信号の周波数の引き込みを前記ＰＬＬ回路によって行う
ことを特徴とする同調回路。3. Receiving a local oscillation frequency from a local oscillator.
To generate an intermediate frequency signal of the received signal.
And a stage and a PLL circuit.
And a demodulation circuit for demodulating the intermediate frequency signal
A tuning circuit for counting the frequency F1 of the received pilot signal; and a comparing means for comparing the F1 counted by the counting means with a predetermined value F2 to determine a difference ΔF. a calculation means for calculating the frequency of the objective transmission signal from the ΔF obtained by the comparing means, the local onset to the frequency calculated by the calculating means
Setting means for setting the oscillation frequency of the vibrator , wherein the setting means sets the frequency of the local oscillator.
A tuning circuit, wherein the frequency of the intermediate frequency signal obtained from the intermediate frequency generating means is pulled in by the PLL circuit.