JP3168489B2 - Ｔｌｂ制御方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フル・アソシアティブ
方式の変換索引バッファ（Translation Lookaside Buff
er：以下ＴＬＢと略す）を有するマイクロプロセッサ
（以下ＭＰＵと略す）におけるＴＬＢ制御方法及び装置
に関し、特にＭＰＵがＴＬＢフォルト処理を行う例外処
理で、特定のマスク・レベルを有しない場合におけるＴ
ＬＢ制御方法及び装置に関するものである。

【０００２】例えば６８０００系のＭＰＵでは、ＴＬＢ
フォルトが発生すると、バス・エラーとしてＭＰＵに通
知され、処理されるようになっている。また６８０００
系のＭＰＵでは、バス・エラーが発生して、バス・エラ
ーの例外処理が動作し始めても、割り込みに対するＭＰ
Ｕのマスク・レベルは、バス・エラーが発生する以前
の、プログラム走行レベルのままに維持されるようにな
っており、通常は、バス・エラーの例外処理における先
頭の命令で、マスク・レベルを最大の値（レベル７）に
セットしたのちに、バス・エラー処理が行われる。

【０００３】ところが、バス・エラーの例外処理のため
のスタック動作と、バス・エラー例外処理における先頭
の命令との間で、そのときのプログラム走行レベルより
も高いレベルの割り込み要因があると、バス・エラー例
外処理における先頭の命令を実行する前にこの割り込み
が受け付けられて、割り込み処理が優先して行われるこ
とになる。

【０００４】そのため、このような種類のＭＰＵにおい
ては、マルチ・タスク環境でプログラムが動作している
場合に、各プロセスに共通な領域に対して、ＴＬＢフォ
ルト処理の要求がバス・エラー処理に対して２回発生
し、そのため同一アドレスに対して２つのエントリがＴ
ＬＢにセットされることにより、ダブル・セレクト・エ
ラーが発生し易いが、このような場合でも、正しく論理
ページアドレスを物理ページアドレスに変換できるよう
にすることが求められている。

【０００５】

【従来の技術】図６は、従来の、および本発明が適用さ
れるシステム構成を示したものであって、１はＭＰＵを
示し、２はメモリ・マネージメント・ユニット（以下Ｍ
ＭＵと略す）であって、メモリに対するアドレス変換機
構を形成する。３はメモリ制御部であって、メモリ４の
制御を行う。

【０００６】図６において、ＭＰＵ１から論理アドレス
が出力されたとき、ＭＭＵ２は、論理アドレスに基づい
て、これを物理アドレスに変換してアドレス線（ＡＤ
Ｒ）に出力する。メモリ制御部３は、この物理アドレス
をメモリ・アドレスとして出力することによって、メモ
リ４からアドレスに対応するデータが出力される。図
中、ＣＴＬはコントロール線を示している。

【０００７】図７は、従来の、および本発明が適用され
るＭＭＵの内部ロジックを示したものである。１１はエ
ントリ数ｎに対応するＴＬＢであって、ＭＰＵのデータ
における論理ページアドレスと物理ページアドレスとが
それぞれエントリされる。またＩはそのエントリが無効
化されたことを示す無効ビット、Ｒはそのエントリが参
照（リードまたはライト）されたことを示す参照ビッ
ト、Ｃはそのエントリが更新されたことを示す更新ビッ
トである。１２はｎ個の比較回路であって、ＭＰＵのア
ドレスにおける論理ページアドレスと、各ＴＬＢにエン
トリされている論理ページアドレスとを比較する。１３
はｎ個のＡＮＤ回路であって、各比較回路における比較
一致時、ＴＬＢにセットされたＭＰＵの論理ページアド
レスに対応する物理ページアドレスを出力する。１４は
ダブル・セレクト・エラー検出部であって、２個以上の
比較回路における比較一致時、ダブル・セレクト・エラ
ーを出力する。

【０００８】ＭＰＵのアドレスは、論理ページアドレス
とページ内アドレスとからなっている。またＴＬＢにセ
ットされるＭＰＵのデータは、図６に示されたメモリ４
に予め格納されているアドレス変換テーブルから読み出
された、論理ページアドレスと物理ページアドレスとか
らなっている。比較回路１２において、論理ページアド
レスの一致が検出されたとき、ＡＮＤ回路１３を介して
ＴＬＢにエントリされた物理ページアドレスが出力さ
れ、ＭＰＵのアドレスにおけるページ内アドレスが無変
換で付加されて、図６に示されたメモリ制御部３に対す
る物理アドレス（メモリ・アドレス）が生成される。

【０００９】この際、プログラムが誤ってＴＬＢに２個
以上の同一エントリをセットしたときは、２個の物理ア
ドレスが選択されることによって、誤ったアドレスが出
力されるので、ダブル・セレクト・エラー検出部１４に
よって ダブル・セレクト・エラーを出力して、この場
合のアドレス出力を無効にするようになっている。

【００１０】図８は、従来のＴＬＢ制御方式を示したも
のであって、プロセス１とプロセス２を処理する、マル
チ・タスク処理の場合を例示している。まず、プロセス
１で共通領域のある番地Ａに対してアクセスした際に、
ＴＬＢにＡ番地に対するＴＬＢエントリがセットされて
いないために、ＴＬＢフォルトが発生すると、このＴＬ
ＢフォルトはＭＰＵに対してバス・エラーの割り込みに
よって通知される。

【００１１】ＭＰＵは割り込みに基づいて、走行中のプ
ログラムに対する例外処理としてバス・エラー処理を行
うため、プロセスにおけるレジスタ情報等の、必要な最
小限のハードウエア情報を、スタック領域に退避するス
タック処理を開始する。６８０００系等のＭＰＵでは、
このスタック処理中に、現走行レベルより高いレベルの
割り込み要求があると、バス・エラー処理の最初の命令
を実行する前に、この割り込みを受け付けるようになっ
ており、これによって、さらにバス・エラー処理に対す
るスタック処理が行われる。そして、スタック処理に引
き続き、割り込み要因を判別してその要因に対する処理
を行う。この処理は割り込み処理の延長で行われるもの
であり、これによって別のプロセス（プロセス２）が動
作を開始したとする。

【００１２】プロセス２を実行中に、プロセス１と同じ
共通領域のＡ番地にアクセスしたとすると、プロセス１
のＡ番地に対するＴＬＢフォルト処理がまだ実行されて
いないので、Ａ番地に対するＴＬＢエントリがセットさ
れていないため、再び、Ａ番地に対してＴＬＢフォルト
が発生する。このＴＬＢフォルトも、バス・エラーによ
ってＭＰＵに通知されるため、ＭＰＵは、プロセス１の
Ａ番地のＴＬＢフォルト処理をペンディングにしたま
ま、バス・エラー処理としてプロセス２に対するＴＬＢ
フォルト処理を先に実行する。

【００１３】ＭＰＵは、プロセス２に対するスタック処
理を行い、割り込み処理のマスク・レベルを最高のレベ
ル‘７’にセットして、ＭＭＵにおけるＴＬＢフォルト
のステータス（ＳＴＳ）をクリアしたのち、ＴＬＢエン
トリに、Ａ番地に対応する論理ページアドレスと、対応
する物理ページアドレスとをセットする。これによって
プロセス２に対するＴＬＢフォルトの処理が終了するの
で、リターン（ＲＴＥ）命令を実行し、プロセス２のス
タック処理を行って、プロセス２で最初に退避した情報
をもとのハードウエアに復元するとともに、プロセス２
の処理に復帰する。

【００１４】プロセス２の処理に復帰することによっ
て、Ａ番地にアクセスされて、プロセス２の処理が実行
される。プロセス２が終了したとき、ＲＴＥを実行し、
バス・エラー処理に復帰するスタック処理を行ったの
ち、プロセス１に対するＴＬＢフォルト処理に復帰す
る。

【００１５】ＭＰＵは、割り込み処理のマスク・レベル
をレベル‘７’にセットして、ＭＭＵのＴＬＢフォルト
のＳＴＳをクリアしたのち、ＴＬＢエントリに、Ａ番地
に対応する論理ページアドレスと、対応する物理ページ
アドレスとをセットする。この時点で、ＴＬＢには、同
一の論理ページアドレスに対して、＊で示すように２つ
の物理ページアドレスの対応がエントリされたことにな
る。

【００１６】これによってプロセス１に対するＴＬＢフ
ォルトの処理が終了するので、ＲＴＥを実行し、プロセ
ス１に復帰するスタック処理を行ったのち、プロセス１
の処理に復帰する。

【００１７】プロセス１の処理に復帰することによっ
て、Ａ番地がアクセスされるが、Ａ番地はプロセス２に
おいてすでにアクセスされている。ＭＭＵはこの状態で
は、ダブル・セレクト・エラーを出力してＭＰＵに通知
することによって、この場合のアドレス出力を無効にす
る。

【００１８】

【発明が解決しようとする課題】フル・アソシアティブ
方式のＴＬＢを有し、ＭＰＵがバス・エラーの例外処理
によってＴＬＢフォルト処理を行うある種のＭＰＵにお
いては、ＴＬＢフォルト処理に対して、特定のマスク・
レベルを有しないため、割り込み発生によって例外処理
が中断されて、ＴＬＢフォルト処理の要求が重複して発
生し、そのためＴＬＢエントリにおいて、一つの論理ペ
ージアドレスに２つの物理ページアドレスがセットさ
れ、ダブル・セレクト・エラーが発生する。

【００１９】本発明は、このような従来技術の課題を解
決しようとするものであって、このようなＭＰＵを使用
した場合でも、常にＴＬＢエントリに対して、論理ペー
ジアドレスと物理ページアドレスとの対応を正しくセッ
トして、論理ページアドレスと物理ページアドレスとの
変換を行うことができる、ＴＬＢ制御方法及び装置を提
供することを目的としている。

【００２０】

【課題を解決するための手段】(1) 本発明は、マイクロ
プロセッサ（ＭＰＵ）１が出力した論理ページアドレス
と物理ページアドレスとの対応を示すデータをセットす
る複数のエントリからなるアドレス変換テーブルをメモ
リ上に持ち、アドレス変換の高速化のために前記データ
をセットする複数エントリからなる変換索引バッファ
（ＴＬＢ）１１を備え、ＭＰＵが出力した論理ページア
ドレスとＴＬＢにセットされた論理ページアドレスとの
一致が検出されたとき物理ページアドレスを出力するフ
ル・アソシアティブ方式のメモリ・マネージメント・ユ
ニット（ＭＭＵ）２を有し、ＭＰＵがＴＬＢにおけるア
ドレス変換時のフォルト処理を行う例外処理において特
定のマスク・レベルを有せず、割り込みによってこの例
外処理が中断されるシステムにおいて、アドレス変換テ
ーブル内に、データがＴＬＢエントリにセットされてい
ることを示すフラグを設け、論理ページアドレスと物理
ページアドレスとの対応をＴＬＢエントリにセットする
際にこのフラグをチェックして、フラグがセットされて
いれば、ＴＬＢエントリにデータをセットすることなく
ＴＬＢにおけるフォルト処理を終了し、フラグがクリア
されていれば、ＴＬＢエントリにデータをセットすると
ともにフラグをセットすることによって、ＴＬＢの単一
のエントリのみについて論理ページアドレスの一致が生
じるようにするものである。

【００２１】(2) また本発明は、ＭＰＵ１が出力した論
理ページアドレスと物理ページアドレスとの対応を示す
データをセットする複数のエントリからなるアドレス変
換テーブルをメモリ上に持ち、アドレス変換の高速化の
ために前記データをセットする複数エントリからなるＴ
ＬＢ１１を備え、ＭＰＵが出力した論理ページアドレス
とＴＬＢにセットされた論理ページアドレスとの一致が
検出されたとき物理ページアドレスを出力するフル・ア
ソシアティブ方式のＭＭＵ２を有し、ＭＰＵがＴＬＢに
おけるアドレス変換時のフォルト処理を行う例外処理に
おいて特定のマスク・レベルを有せず、割り込みによっ
てこの例外処理が中断されるとともに、アドレス変換時
にＭＰＵから指定された論理ページアドレスに対してＴ
ＬＢの複数のエントリにおける論理ページアドレスが一
致することを検出するダブル・セレクト・エラー検出部
１４を備えたシステムにおいて、アドレス変換時にダブ
ル・セレクト・エラー検出部によってＴＬＢ上の複数の
エントリについてダブル・セレクト・エラーが検出され
たとき、ＴＬＢ上の全エントリを無効化して再アクセス
によってＴＬＢにおけるフォルトを発生させたのち、再
びこの論理ページアドレスに対するエントリをＴＬＢに
セットすることによって、正しく論理ページアドレスを
物理ページアドレスに変換するものである。

【００２２】(3) また本発明は(2) において、同一の論
理ページアドレスについてダブル・セレクト・エラーが
検出されたＴＬＢ上の複数のエントリのみを無効化し、
再アクセスによってＴＬＢフォルトを発生させたのち、
再びこの論理ページアドレスに対するエントリをＴＬＢ
にセットすることによって、正しく論理ページアドレス
を物理ページアドレスに変換するものである。

【００２３】(4) また本発明は、ＭＰＵ１が出力した論
理ページアドレスと物理ページアドレスとの対応を示す
データをセットする複数のエントリからなるアドレス変
換テーブルをメモリ上に持ち、アドレス変換の高速化の
ために前記データをセットする複数エントリからなるＴ
ＬＢ１１を備え、ＭＰＵが出力した論理ページアドレス
とＴＬＢにセットされた論理ページアドレスとの一致が
検出されたとき物理ページアドレスを出力するフル・ア
ソシアティブ方式のＭＭＵ２を有し、ＭＰＵがＴＬＢに
おけるアドレス変換時のフォルト処理を行う例外処理に
おいて特定のマスク・レベルを有せず、割り込みによっ
てこの例外処理が中断されるとともに、アドレス変換時
にＭＰＵから指定された論理ページアドレスに対してＴ
ＬＢの複数のエントリにおける論理ページアドレスが一
致することを検出するダブル・セレクト・エラー検出部
１４を備え、さらにＴＬＢ上に参照フラグおよび更新フ
ラグを有するシステムにおいて、同一の論理ページアド
レスについてダブル・セレクト・エラーが検出されたＴ
ＬＢ上の複数のエントリのうち、参照フラグと更新フラ
グがともにセットされていないエントリのみを無効化す
ることによって、正しく論理ページアドレスを物理ペー
ジアドレスに変換するものである。

【００２４】

【作用】(1) フル・アソシアティブ方式のＭＭＵ２にお
いては、複数のエントリからなるＴＬＢ１１を備えて、
ＭＰＵ１が出力した論理ページアドレスと物理ページア
ドレスとの対応を示すデータをセットする。そして、Ｍ
ＰＵが出力した論理ページアドレスと、ＴＬＢにセット
された論理ページアドレスとの一致が検出されたとき、
この物理ページアドレスを出力する。

【００２５】また、ＭＰＵはＴＬＢにおけるアドレス変
換時のフォルト処理を行う例外処理において特定のマス
ク・レベルを有せず、割り込みによってこの例外処理が
中断される。

【００２６】この場合に、アドレス変換テーブル内に、
データがＴＬＢエントリにセットされていることを示す
フラグを設けて、論理ページアドレスと物理ページアド
レスとの対応をＴＬＢエントリにセットする際にこのフ
ラグをチェックして、フラグがセットされていれば、Ｔ
ＬＢエントリにデータをセットすることなくＴＬＢにお
けるフォルト処理を終了し、フラグがクリアされていれ
ば、ＴＬＢエントリにデータをセットするとともにフラ
グをセットするようにする。

【００２７】このように本発明では、アドレス変換テー
ブル内のフラグを参照することによって、ＴＬＢエント
リにおけるダブル・セレクト・エラーの発生を防止する
ので、常にＴＬＢの単一のエントリのみについて論理ペ
ージアドレスの一致が生じるようにすることができる。

【００２８】(2) またフル・アソシアティブ方式のＭＭ
Ｕ２においては、さらにダブル・セレクト・エラー検出
部１４を備えて、アドレス変換時にＭＰＵから指定され
た論理ページアドレスに対して、ＴＬＢの複数のエント
リにおける論理ページアドレスが一致することを検出す
る。

【００２９】この場合に、アドレス変換時にダブル・セ
レクト・エラー検出部によってＴＬＢ上の複数のエント
リについて一致が検出されたとき、ＴＬＢ上の全エント
リを無効化し、再アクセスによってＴＬＢにおけるフォ
ルトを発生させたのち、再び論理ページアドレスに対す
るエントリをＴＬＢにセットするようにする。

【００３０】このように本発明では、一旦、ダブル・セ
レクト・エラーを発生させるが、この場合、ＴＬＢ上の
全エントリを無効化して再アクセスによってＴＬＢフォ
ルトを発生させることによって、再び論理ページアドレ
スに対するエントリをＴＬＢにセットするので、正しく
論理ページアドレスを物理ページアドレスに変換するこ
とができる。

【００３１】(3) (2) の場合に、同一の論理ページアド
レスについてダブル・セレクト・エラーが検出されたＴ
ＬＢ上の複数のエントリのみを無効化し、再アクセスに
よってＴＬＢフォルトを発生させたのち、再びこの論理
ページアドレスに対するＴＬＢエントリをセットするよ
うにしてもよく、これによって、正しく論理ページアド
レスを物理ページアドレスに変換することができる。

【００３２】(4) またフル・アソシアティブ方式のＭＭ
Ｕ２においては、さらに参照フラグおよび更新フラグを
設けて、参照フラグによって、そのアドレスが参照（リ
ードまたはライト）されたことを表示し、更新フラグに
よって、そのアドレスが更新されたことを表示してい
る。

【００３３】参照フラグまたは更新フラグがセットされ
ているＴＬＢ上のエントリにおける論理ページアドレス
は、一旦は正しくアクセスが行われたものであり、この
アドレスは直ちにアクセスして実行可能なものである。

【００３４】従って、同一の論理ページアドレスについ
てダブル・セレクト・エラーが検出されたＴＬＢ上の複
数のエントリのうち、参照フラグと更新フラグがともに
セットされていないエントリのみを無効化することによ
って、正しく論理ページアドレスを物理ページアドレス
に変換することができる。

【００３５】

【実施例】図１および図２は、本発明の実施例（１）の
動作フローを示したものであって、図１は、フラグのチ
ェックおよびセットを示し、図２は、ＴＬＢエントリが
フルの場合のフラグのクリアを示している。図１および
図２の実施例においては、メモリ内のアドレス変換テー
ブル上の各データに対して、このデータが現在ＴＬＢエ
ントリにセットされていることを示す、１ビットのフラ
グを設ける。

【００３６】図１において、まず、プロセス１で共通領
域のある番地Ａに対してアクセスした際に、ＴＬＢフォ
ルトが発生すると、このＴＬＢフォルトはＭＰＵに対し
てバス・エラーの割り込みによって通知される。

【００３７】ＭＰＵは割り込みに基づいて、プロセス１
に対するスタック処理を開始する。このスタック処理中
に、現走行レベルより高いレベルの割り込み要求がある
と、バス・エラー例外処理の最初の命令を実行する前
に、この割り込みが受け付けられる。これによってＭＰ
Ｕは、さらにバス・エラー処理に対するスタック処理を
行う。そして、スタック処理に引き続き、割り込み要因
を判別してその要因に対する処理を行う。この処理は割
り込み処理の延長で行われ、これによって別のプロセス
（プロセス２）が動作を開始したとする。

【００３８】プロセス２を実行中に、プロセス１と同じ
共通領域のＡ番地にアクセスしたとすると、プロセス１
のＡ番地に対するＴＬＢフォルト処理がまだ実行されて
いないので、再び、Ａ番地に対してＴＬＢフォルトが発
生する。このＴＬＢフォルトも、バス・エラーによって
ＭＰＵに通知されるため、ＭＰＵは、プロセス１のＡ番
地のＴＬＢフォルト処理をぺンディングにしたまま、バ
ス・エラー処理として、プロセス２に対するＴＬＢフォ
ルト処理を先に実行する。

【００３９】ＭＰＵは、プロセス２に対するスタック処
理を行い、割り込み処理のマスク・レベルをレベル
‘７’にセットして、ＭＭＵのＴＬＢフォルトのＳＴＳ
をクリアしたのち、アドレス変換テーブルにおけるＡ番
地のフラグをチェックする。このときは、ＭＰＵのデー
タがＴＬＢエントリにセットされていないので、フラグ
は‘０’である。

【００４０】ＭＭＵにおいて、ＴＬＢエントリに、Ａ番
地に対応する論理ページアドレスと、対応する物理ペー
ジアドレスとをセットする。このとき、アドレス変換テ
ーブルのＡ番地のフラグを‘１’にセットして、このエ
ントリが現在ＴＬＢにセットされていることを示す。

【００４１】これによってプロセス２に対するＴＬＢフ
ォルトの処理が終了するので、ＲＴＥを実行し、プロセ
ス２に復帰するスタック処理を行ったのち、プロセス２
の処理に復帰する。

【００４２】プロセス２の処理に復帰することによっ
て、Ａ番地がアクセスされてプロセス２の処理が実行さ
れる。プロセス２の処理が終了したとき、ＲＴＥを実行
し、バス・エラー処理に復帰するスタック処理を行った
のち、プロセス１に対するＴＬＢフォルト処理に復帰す
る。

【００４３】ＭＰＵは、割り込み処理のマスク・レベル
をレベル‘７’にセットして、ＭＭＵにおけるＴＬＢフ
ォルトのＳＴＳをクリアしたのち、アドレス変換テーブ
ルにおけるＡ番地のフラグをチェックする。この場合
は、フラグが既に‘１’にセットされているので、この
ＴＬＢフォルト処理では何も処理を行わない。従って、
別のＴＬＢエントリに、Ａ番地に対する論理ページアド
レスと物理ページアドレスの対応が誤ってセットされる
ことはない。

【００４４】このＴＬＢ処理後、ＲＴＥを実行し、プロ
セス１に復帰するスタック処理を行ったのち、プロセス
１の処理に復帰する。プロセス１の処理に復帰すること
によって、Ａ番地がアクセスされたとき、Ａ番地の処理
が正しく行われる。

【００４５】このＡ番地に対するアドレス変換テーブル
上のフラグは、その後、別の論理ページアドレスと物理
ページアドレスの対応をセットするために、Ａ番地のエ
ントリが無効化されるときに、‘０’にクリアされる。

【００４６】図２において、プロセス１で共通領域のＢ
番地に対してアクセスした際に、ＴＬＢエントリがフル
であるため、Ｂ番地をＴＬＢエントリにセットすること
ができず、ＴＬＢフォルトが発生した場合、このＴＬＢ
フォルトはＭＰＵに対してバス・エラーの割り込みによ
って通知される。

【００４７】ＭＰＵは割り込みに基づいて、バス・エラ
ー処理のための例外処理として、プロセス１のＴＬＢフ
ォルト処理を行うため、プロセス１に対するスタック処
理を行う。そして、割り込み処理のマスク・レベルをレ
ベル‘７’にセットして、ＭＭＵのＴＬＢフォルトのＳ
ＴＳをクリアする。そして、アドレス変換テーブルにお
ける例えばＡ番地のフラグをクリアして、ＴＬＢにおけ
るＡ番地のエントリをパージする。

【００４８】次にアドレス変換テーブルにおけるＢ番地
のフラグをチェックすると、‘０’であるから、これを
‘１’にセットする。そして、ＭＭＵにおいて、ＴＬＢ
エントリに、Ｂ番地に対応する論理ページアドレスと、
対応する物理ページアドレスとをセットする。

【００４９】これによってプロセス１に対するＴＬＢフ
ォルトの処理が終了するので、ＲＴＥを実行し、プロセ
ス１に復帰するスタック処理を行ったのち、プロセス１
の処理に復帰して、Ｂ番地にアクセスすることによっ
て、プロセス１の処理が実行される。

【００５０】図３および図４は、本発明の実施例（２）
の動作フローを示したものであって、図３は、再度ＴＬ
Ｂフォルトを発生させる場合（１）を示し、図４は再度
ＴＬＢフォルトを発生させる場合（２）を示している。

【００５１】図８について説明したように、最初、プロ
セス１で共通領域のＡ番地において発生したＴＬＢフォ
ルトによって、ＭＰＵが、バス・エラー例外処理を実行
するためのスタック処理中に、現走行レベルよりも高い
割り込み要求が受け付けられると、ＭＰＵがプロセス１
に対するスタック処理を実行し、割り込み要因に対する
処理を行うことによって、別のプロセス（プロセス２）
が動作を始める。

【００５２】プロセス２を実行中に、再びＡ番地にアク
セスすると、プロセス２においてもＡ番地に対してＴＬ
Ｂフォルトが発生する。このＴＬＢフォルトもバス・エ
ラーでＭＰＵに通知され、プロセス１のＡ番地のＴＬＢ
フォルト処理をペンディングにして、プロセス２に対す
るＴＬＢフォルト処理が先に実行され、ＴＬＢエントリ
にＡ番地に対する論理ページアドレスと物理ページアド
レスの対応がセットされる。

【００５３】このＴＬＢフォルト処理（バス・エラー処
理）が終了すると、プロセス２に復帰し、Ａ番地がアク
セスされて、プロセス２の処理が継続され、この処理が
終了すると、中断していたプロセス１に対するバス・エ
ラー処理に復帰する。このバス・エラー処理では、中断
していたＡ番地に対するＴＬＢフォルト処理を実行し、
別なＴＬＢエントリにＡ番地に対する論理ページアドレ
スと物理ページアドレスとの対応がセットされる。

【００５４】このＴＬＢフォルト処理からプロセス１に
復帰し、Ａ番地をアクセスすると、ＴＬＢ上に一致する
エントリが複数あるため、ダブル・セレクト・エラーを
発生する。

【００５５】図３において、プロセス１で共通領域のＡ
番地に対してアクセスした際に、ダブル・セレクト・エ
ラーが発生すると、ダブル・セレクト・エラーはＭＰＵ
に対してバス・エラーの割り込みによって通知される。

【００５６】ＭＰＵは割り込みに基づいて、プロセス１
に対するスタック処理を行い、割り込み処理のマスク・
レベルをレベル‘７’にセットして、ＭＭＵにおけるダ
ブル・セレクト・エラーのＳＴＳをクリアする。その
後、ＴＬＢにおけるすべてのエントリをパージする。

【００５７】次にＲＴＥを実行し、プロセス１に復帰す
るスタック処理を行ったのち、プロセス１の処理に復帰
して、Ａ番地をアクセスする。この場合は、ＴＬＢエン
トリが無効化されているので、再びＴＬＢフォルトが発
生する。このＴＬＢフォルトは、ＭＰＵに対して、バス
・エラーの割り込みによって通知される。

【００５８】ＭＰＵは割り込みに基づいて、プロセス１
に対するスタック処理を行い、割り込み処理のマスク・
レベルをレベル‘７’にセットして、ＭＭＵにおけるＴ
ＬＢフォルトのＳＴＳをクリアする。その後、Ａ番地に
対するＴＬＢエントリをセットする。これによってプロ
セス１に対するＴＬＢフォルトの処理が終了するので、
ＲＴＥを実行し、プロセス１に復帰するスタック処理を
行ったのち、プロセス１の処理に復帰する。

【００５９】この場合のプロセス１の処理では、Ａ番地
に対するＴＬＢエントリがセットされているので、Ａ番
地に対して正しくアクセスすることが可能となり、プロ
セス１の処理が実行される。

【００６０】このように、一旦、ダブル・セレクト・エ
ラーを発生させるが、そのあとシステムダウンさせずに
リトライして、再度、ＴＬＢフォルトを発生させること
によって、不要なエントリを排除して、正しくＴＬＢエ
ントリをセットすることができる。

【００６１】別の方法として、図４に示すように、プロ
セス１で共通領域のＡ番地に対してアクセスして、ダブ
ル・セレクト・エラーが発生した場合、ダブル・セレク
ト・エラーをＭＰＵに対してバス・エラーの割り込みに
よって通知することによって、ＭＰＵがプロセス１に対
するスタック処理を行ったのち、割り込み処理のマスク
・レベルをレベル‘７’にセットして、ＭＭＵにおける
ダブル・セレクト・エラーのＳＴＳをクリアし、ＴＬＢ
のＡ番地のすべてのエントリをパージするようにしても
よい。

【００６２】以後の処理は図３の場合と同様であり、Ｒ
ＴＥを実行し、プロセス１に復帰するスタック処理を行
ったのち、プロセス１の処理に復帰してＡ番地をアクセ
スすると、この場合もＴＬＢエントリが行われていない
ので、ＴＬＢフォルトが発生する。このＴＬＢフォルト
は、ＭＰＵに対して、バス・エラーの割り込みによって
通知される。

【００６３】ＭＰＵはプロセス１に対するスタック処理
を行ったのち、割り込み処理のマスク・レベルをレベル
‘７’にセットして、ＭＭＵにおけるＴＬＢフォルトの
ＳＴＳをクリアしたのち、ＴＬＢにおけるＡ番地に対す
るエントリをセットする。そしてＲＴＥを実行し、プロ
セス１に復帰するスタック処理を行ったのち、プロセス
１の処理に復帰する。これによって、Ａ番地にアクセス
したとき、プロセス１の処理が実行される。

【００６４】このように、再度ＴＬＢフォルトを発生さ
せる方法のうち、図３に示すように、すべてのエントリ
をパージする方法では、プロセス１以外のプロセスのＴ
ＬＢエントリもパージされるので、システム性能が低下
することがある。これに対して図４に示す方法では、ダ
ブル・セレクト・エラーが発生したプロセスに対応する
ＴＬＢエントリのみをパージしてＴＬＢフォルトを発生
させ、ＴＬＢフォルト処理を行うことによって、正しい
実行が可能になるようにする。従って、Ａ番地以外のＴ
ＬＢエントリについては、ＴＬＢフォルトが発生しない
ので、直ちに実行することができ、システム性能はそれ
ほど低下しない。

【００６５】図５は、本発明の実施例（２）を示したも
のであって、再度、ＴＬＢフォルトを発生させない場合
を示している。図５において、プロセス１で共通領域の
Ａ番地に対してアクセスした際に、ダブル・セレクト・
エラーが発生した場合、ダブル・セレクト・エラーはＭ
ＰＵに対してバス・エラーの割り込みによって通知され
る。

【００６６】ＭＰＵは割り込みに基づいて、プロセス１
に対するスタック処理を行い、割り込み処理のマスク・
レベルをレベル‘７’にセットして、ＭＭＵにおけるダ
ブル・セレクト・エラーのＳＴＳをクリアする。その
後、ＴＬＢにおけるＡ番地のエントリのうち、参照ビッ
トＲ，更新ビットＣがセットされていないエントリをパ
ージする。

【００６７】次にＲＴＥを実行し、プロセス１に復帰す
るスタック処理を行ったのち、プロセス１の処理に復帰
して、Ａ番地をアクセスすることによって、Ａ番地に対
するプロセス１の処理が実行される。

【００６８】Ａ番地に対してダブル・セレクト・エラー
が発生した場合、図８において説明したように、Ａ番地
に対して、一旦は正しくアクセスが行われている。この
場合のエントリに対しては、リードであれば参照ビット
Ｒが、ライト（更新）であれば更新ビットＣがセットさ
れている。そこでこのようなエントリに対してはパージ
することなく、ＲビットとＣビットがともにセットされ
ていない、ＴＬＢにおけるＡ番地のエントリの内容をす
べてパージする。

【００６９】このようにすることによって、ＲＴＥを実
行し、プロセス１に復帰するスタック処理を行ったと
き、正しくアクセスされたＡ番地に対するＴＬＢエント
リだけが残っているので、直ちにＡ番地にアクセスし
て、プロセス１の処理を実行することができる。この方
法では、Ａ番地に対してＴＬＢフォルトを発生させる必
要がないので、オーバヘッドを減少させることができ、
システム性能をより向上させることが可能となる。

【００７０】図３ないし図５に説明した方法では、通常
のＴＬＢフォルト処理のオーバヘッドが不要になるの
で、システム性能をより向上させることが可能となる。
この場合、一旦、ダブル・セレクト・エラーを発生させ
てから、ＴＬＢ内のエントリをパージして、Ａ番地の処
理を行うようにするが、ダブル・セレクト・エラーが発
生するのは、バス・エラー処理の最初の命令を実行する
前に、より優先順位の高い割り込みがあった場合だけな
ので、その発生頻度はかなり低く、これによってシステ
ム性能を低下させる恐れは少ない。

【００７１】

【発明の効果】以上説明したように本発明によれば、Ｔ
ＬＢフォルトを処理するためのバス・エラー例外処理に
対して、特定の高いマスク・レベルが割り付けられてい
ないＭＰＵを使用したシステムにおいて、１つの論理ペ
ージアドレスに対して、複数の物理ページアドレスが誤
って割り付けられことを防止して、ＴＬＢエントリに対
して、常に、正しく論理ページアドレスと物理ページア
ドレスとの対応をセットすることができるようになる。

【図面の簡単な説明】

【図１】本発明の実施例（１）の動作フローにおける、
フラグのチェックおよびセットを示す図である。

【図２】本発明の実施例（１）の動作フローにおける、
ＴＬＢエントリがフルの場合のフラグのクリアを示す図
である。

【図３】本発明の実施例（２）の動作フローにおける、
再度ＴＬＢフォルトを発生させる場合（１）を示す図で
ある。

【図４】本発明の実施例（２）の動作フローにおける、
再度ＴＬＢフォルトを発生させる場合（２）を示す図で
ある。

【図５】本発明の実施例（２）の動作フローにおける、
再度ＴＬＢフォルトを発生させない場合を示す図であ
る。

【図６】従来の、および本発明が適用されるシステム構
成を示す図である。

【図７】従来の、および本発明が適用されるＭＭＵの内
部ロジックを示す図である。

【図８】従来のＴＬＢ制御方式を示す図である。

【符号の説明】

１ マイクロプロセッサ（ＭＰＵ） ２ メモリ・マネージメント・ユニット（ＭＭＵ） １１ 変換索引バッファ（ＴＬＢ） １４ ダブル・セレクト・エラー検出部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭49−60640（ＪＰ，Ａ) 特開 平２−300951（ＪＰ，Ａ) 特開 平３−235148（ＪＰ，Ａ) 特開 平２−23431（ＪＰ，Ａ) 特開 昭63−241637（ＪＰ，Ａ) 特開 昭58−57688（ＪＰ，Ａ) 特開 昭61−173359（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサ（以下ＭＰＵと略
   す）が出力した論理ページアドレスと物理ページアドレ
   スとの対応を示すデータをセットする複数のエントリか
   らなるアドレス変換テーブルをメモリ上に持ち、アドレ
   ス変換の高速化のために前記データをセットする複数エ
   ントリからなる変換索引バッファ（以下ＴＬＢと略す）
   を備え、ＭＰＵが出力した論理ページアドレスと該ＴＬ
   Ｂにセットされた論理ページアドレスとの一致が検出さ
   れたとき、前記物理ページアドレスを出力するメモリ・
   マネージメント・ユニット（以下ＭＭＵと略す）を有
   し、ＭＰＵがＴＬＢにおけるアドレス変換時のフォルト
   処理を行う例外処理において特定のマスク・レベルを有
   さず、割り込みによって該例外処理が中断されるシステ
   ムにおいて、 前記アドレス変換テーブル内に、該データがＴＬＢエン
   トリにセットされていることを示すフラグを設け、前記
   論理ページアドレスと物理ページアドレスとの対応をＴ
   ＬＢエントリにセットする際に該フラグをチェックし
   て、該フラグがセットされていれば、ＴＬＢエントリに
   データをセットすることなくＴＬＢにおけるフォルト処
   理を終了し、該フラグがクリアされていれば、ＴＬＢエ
   ントリにデータをセットするとともに該フラグをセット
   することによって、ＴＬＢの単一のエントリのみについ
   て前記論理ページアドレスの一致が生じるようにするこ
   とを特徴とするＴＬＢ制御方法。
2. 【請求項２】 ＭＰＵが出力した論理ページアドレスと
   物理ページアドレスとの対応を示すデータをセットする
   複数のエントリからなるアドレス変換テーブルをメモリ
   上に持ち、アドレス変換の高速化のために前記データを
   セットする複数エントリからなるＴＬＢを備え、ＭＰＵ
   が出力した論理ページアドレスと該ＴＬＢにセットされ
   た論理ページアドレスとの一致が検出されたとき前記物
   理ページアドレスを出力するＭＭＵを有し、ＭＰＵがＴ
   ＬＢにおけるアドレス変換時のフォルト処理を行う例外
   処理において特定のマスク・レベルを有さず、割り込み
   によって該例外処理が中断されるとともに、アドレス変
   換時にＭＰＵから指定された論理ページアドレスに対し
   てＴＬＢの複数のエントリにおける論理ページアドレス
   が一致することを検出するダブル・セレクト・エラー検
   出部を備え、さらにＴＬＢ上に参照フラグおよび更新フ
   ラグを有するシステムにおいて、 同一の論理ページアドレスについて前記ダブル・セレク
   ト・エラーが検出されたＴＬＢ上の複数のエントリのう
   ち、該参照フラグと更新フラグがともにセットされてい
   ないエントリのみを無効化することによって、正しく論
   理ページアドレスを物理ページアドレスに変換すること
   を特徴とするＴＬＢ制御方法。
3. 【請求項３】 マイクロプロセッサ（以下ＭＰＵと略
   す）が出力した論理ページアドレスと物理ページアドレ
   スとの対応を示すデータをセットする複数のエントリか
   らなるアドレス変換テーブルをメモリ上に持ち、アドレ
   ス変換の高速化のために前記データをセットする複数エ
   ントリからなる変換索引バッファ（以下ＴＬＢと略す）
   を備え、ＭＰＵが出力した論理ページアドレスと該ＴＬ
   Ｂにセットされた論理ページアドレスとの一致が検出さ
   れたとき、前記物理ページアドレスを出力するメモリ・
   マネージメント・ユニット（以下ＭＭＵと略す）を有
   し、ＭＰＵがＴＬＢにおけるアドレス変換時のフォルト
   処理を行う例外処理において特定のマスク・レベルを有
   さず、割り込みによって該例外処理が中断されるシステ
   ムにおいて、 前記アドレス変換テーブル内に、該データがＴＬＢエン
   トリにセットされていることを示すフラグを設けてお
   き、前記論理ページアドレスと物理ページアドレスとの
   対応をＴＬＢエントリにセットする際に該フラグをチェ
   ックする手段と、該フラグがセットされていれば、ＴＬ
   ＢエントリにデータをセットすることなくＴＬＢにおけ
   るフォルト処理を終了し、該フラグがクリアされていれ
   ば、ＴＬＢエントリにデータをセットするとともに該フ
   ラグをセットする手段と、を備えたことを特徴とするＴ
   ＬＢ制御装置。
4. 【請求項４】 ＭＰＵが出力した論理ページアドレスと
   物理ページアドレスとの対応を示すデータをセットする
   複数のエントリからなるアドレス変換テーブルをメモリ
   上に持ち、アドレス変換の高速化のために前記データを
   セットする複数エントリからなるＴＬＢを備え、ＭＰＵ
   が出力した論理ページアドレスと該ＴＬＢにセットされ
   た論理ページアドレスとの一致が検出されたとき前記物
   理ページアドレスを出力するＭＭＵを有し、ＭＰＵがＴ
   ＬＢにおけるアドレス変換時のフォルト処理を行う例外
   処理において特定のマスク・レベルを有さず、割り込み
   によって該例外処理が中断されるとともに、アドレス変
   換時にＭＰＵから指定された論理ページアドレスに対し
   てＴＬＢの複数のエントリにおける論理ページアドレス
   が一致することを検出するダブル・セレクト・エラー検
   出部を備え、さらにＴＬＢ上に参照フラグおよび更新フ
   ラグを有するシステムにおいて、 同一の論理ページアドレスについて前記ダブル・セレク
   ト・エラーが検出されたＴＬＢ上の複数のエントリのう
   ち、該参照フラグと更新フラグがともにセットされてい
   ないエントリのみを無効化する手段を備えたことを特徴
   とするＴＬＢ制御装置。