JP3167267B2 - Time axis processing device - Google Patents
Time axis processing deviceInfo
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- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ビデオテープレコ
ーダによる再生信号など同期信号を有するアナログ信号
における時間軸変動を補正する時間軸処理装置に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time axis processing device for correcting a time axis variation in an analog signal having a synchronization signal such as a reproduction signal from a video tape recorder.
【０００２】[0002]
【従来の技術】一般に、記録媒体としての磁気テープか
ら、同期信号を有するアナログ信号として音声および映
像信号を再生するビデオテープレコーダ（以下、ＶＴＲ
と略記する）では、ヘッド・ドラムシリンダの回転速度
のむらなどにより、再生信号中に時間軸変動が発生す
る。2. Description of the Related Art Generally, a video tape recorder (hereinafter, referred to as VTR) reproduces audio and video signals as analog signals having a synchronization signal from a magnetic tape as a recording medium.
Abbreviated), a time axis variation occurs in the reproduction signal due to unevenness in the rotation speed of the head / drum cylinder or the like.
【０００３】この時間軸変動は、画質劣化を引き起こす
要因となる。この時間軸変動に起因する画質劣化を改善
する手段として、例えば、特開平３−２７３７８２号公
報に開示された時間軸処理装置などが用いられる。[0003] The fluctuation of the time axis causes a deterioration in image quality. As a means for improving the image quality deterioration due to the time axis fluctuation, for example, a time axis processing device disclosed in Japanese Patent Application Laid-Open No. 3-273772 is used.
【０００４】以下、従来の時間軸処理装置の一例につい
て、図面を参照しながら説明する。図３は従来の時間軸
処理装置の構成を示すブロック図である。図３におい
て、端子４０からＶＴＲ等の再生信号が入力され、Ａ／
Ｄ変換器４１に入力される。Ａ／Ｄ変換器４１は、基準
信号発生器４９から出力された一定周期のクロックでデ
ィジタル信号に変換する。Ａ／Ｄ変換器４１の出力は、
同期信号検出器４５に入力され、同期信号が検出され
る。同期信号検出器４５の出力の同期検出信号は、書き
込み制御回路４６に入力される。Hereinafter, an example of a conventional time axis processing device will be described with reference to the drawings. FIG. 3 is a block diagram showing a configuration of a conventional time axis processing device. In FIG. 3, a reproduction signal from a VTR or the like is input from a terminal 40, and A /
It is input to the D converter 41. The A / D converter 41 converts the digital signal into a digital signal using a clock having a constant period output from the reference signal generator 49. The output of the A / D converter 41 is
The signal is input to the synchronization signal detector 45, and the synchronization signal is detected. The synchronization detection signal output from the synchronization signal detector 45 is input to the write control circuit 46.
【０００５】メモリ４２は、１Ｈ＋αの容量を持つ３つ
のラインメモリからなり、書き込み制御回路４６は、基
準信号発生器４９の基準信号によってメモリ４２に書き
込みアドレスを出力する。ただし、１Ｈは、水平同期信
号の１周期区間（ＮＴＳＣ信号の場合、１／（３０枚×
５２５本）秒）内における、一定周期のクロック数であ
る。例えば一定周期のクロック信号の周波数が１４．３
ＭＨｚの場合では９１０クロックとなる。また、書き込
み制御回路４６の出力アドレスは、同期信号検出器４５
からの同期検出信号によって次のラインメモリの先頭ア
ドレスにセットされる。The memory 42 comprises three line memories having a capacity of 1H + α, and the write control circuit 46 outputs a write address to the memory 42 according to a reference signal from a reference signal generator 49. However, 1H is 1 cycle section of the horizontal synchronizing signal (1 / (30 sheets ×
525) seconds). For example, the frequency of a clock signal having a constant period is 14.3.
In the case of MHz, it is 910 clocks. The output address of the write control circuit 46 is the same as that of the synchronous signal detector 45.
Is set to the start address of the next line memory in response to the synchronization detection signal.
【０００６】一方、時間軸誤差検出手段４８は、Ａ／Ｄ
変換器４１からの信号で時間軸誤差を検出する。この時
間軸誤差の検出法を説明する。水平同期信号から、１ク
ロック以下の時間軸変動Ｅｎ（クロック）を検出する。
また、１Ｈ前の１クロック以内の時間変動をＥａ（クロ
ック）とする。Ｅａが検出されてからＥｎが検出される
までのクロックをカウントした値をｋとする。この場合
の１Ｈの時間Ｈｅ（クロック）を以下の式で求める。On the other hand, the time axis error detecting means 48
A time axis error is detected from a signal from the converter 41. A method for detecting the time axis error will be described. A time axis variation En (clock) of one clock or less is detected from the horizontal synchronization signal.
Further, the time variation within one clock before 1H is defined as Ea (clock). A value obtained by counting clocks from when Ea is detected to when En is detected is defined as k. In this case, the time He (clock) of 1H is obtained by the following equation.
【０００７】Ｈｅ＝（１−Ｅａ）＋ｋ＋Ｅｎ そして、正確な１Ｈの時間Ｈｔ（クロック）に対する時
間軸誤差Ｔｅ（クロック）は、 Ｔｅ＝Ｈｔ−Ｈｅ つまり、時間軸誤差検出手段４８の出力である時間軸誤
差情報Ｅｏｕｔ（クロック）は、 Ｅｏｕｔ＝Ｅａ＋（Ｔｅ／Ｈｔ）×Ａｄｒ となる。ただし、この時間軸誤差情報は、メモリ４２か
ら誤差を検出した１Ｈの信号が読み出されている時に適
用される。He = (1−Ea) + k + En The time axis error Te (clock) with respect to the accurate 1H time Ht (clock) is Te = Ht−He, that is, the time which is the output of the time axis error detecting means 48. The axis error information Eout (clock) is as follows: Eout = Ea + (Te / Ht) × Adr. However, this time axis error information is applied when the 1H signal that has detected the error is being read from the memory 42.
【０００８】補間手段４３は、時間軸誤差検出手段４８
からの時間軸誤差情報を、クロック単位の時間軸誤差と
１クロック時間以下の時間軸誤差とに分け、クロック単
位の誤差はＤ−ＦＦの遅延量を可変する事で誤差を修正
し、さらに１クロック以内の誤差は、コサインロールオ
フ・フィルタなどＦＩＲフィルタで所要の時間軸上の補
間データを算出する。The interpolation means 43 includes a time axis error detection means 48
Is divided into a time axis error in clock units and a time axis error in one clock time or less, and errors in clock units are corrected by varying the delay amount of the D-FF. The error within the clock is calculated by interpolation data on a required time axis using an FIR filter such as a cosine roll-off filter.
【０００９】この結果、補間手段４３から出力されるデ
ータは、基準の時間軸を有する信号となり、補間手段４
３の出力は、Ｄ／Ａ変換器４４に入力されて、基準信号
発生器４９の出力の一定時間間隔のクロックでアナログ
信号に変換され、時間軸変動の修正された信号として端
子５０から出力される。As a result, the data output from the interpolation means 43 becomes a signal having a reference time axis.
3 is input to the D / A converter 44, is converted to an analog signal by a clock of a fixed time interval of the output of the reference signal generator 49, and is output from the terminal 50 as a signal whose time base fluctuation is corrected. You.
【００１０】例えば、Ａ／Ｄ変換器４１が、ＮＴＳＣ信
号を標本化周波数１４．３ＭＨｚで標本化した場合、Ｈ
ｔ＝９１０、Ａｄｒは０〜９０９となる。For example, when the A / D converter 41 samples an NTSC signal at a sampling frequency of 14.3 MHz, H
t = 910, Adr becomes 0-909.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の時間軸処理装置では、標本化周波数が１４．
３ＭＨｚで、入力端子４０から出力端子５０までの周波
数特性として、０〜５ＭＨｚでフラットな特性を得るに
は、補間手段４３で用いるＦＩＲフィルタのタップ数が
１０程度必要である。つまり、ＦＩＲフィルタの部分で
乗算器が１０個と、１０入力の加算器が必要となり、大
きな回路構成となってしまう。However, in the conventional time axis processing apparatus as described above, the sampling frequency is set to 14.3.
In order to obtain a flat characteristic at 0 MHz to 5 MHz as a frequency characteristic from the input terminal 40 to the output terminal 50 at 3 MHz, the number of taps of the FIR filter used in the interpolation means 43 is required about ten. In other words, 10 multipliers and a 10-input adder are required in the FIR filter part, which results in a large circuit configuration.
【００１２】そして、時間軸処理装置のトータルの周波
数特性をフラットにすればするほど、補間手段に必要な
乗算器数が増えるため、回路構成の規模が非常に大きな
ものになってしまうという問題点を有していた。Further, the flatter the total frequency characteristic of the time axis processing device becomes, the more the number of multipliers required for the interpolation means, the larger the circuit configuration becomes. Had.
【００１３】本発明は、上記従来の問題点を解決するも
ので、入力端子から出力端子までのトータルの周波数特
性として、広範囲の周波数帯域にわたってフラットな特
性を得るための回路を、従来に比べてより小さな回路規
模で構成することができる時間軸処理装置を提供する。The present invention solves the above-mentioned conventional problems. A circuit for obtaining a flat characteristic over a wide frequency band as a total frequency characteristic from an input terminal to an output terminal is provided as compared with the conventional one. Provided is a time axis processing device that can be configured with a smaller circuit scale.
【００１４】[0014]
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に記載の時間軸処理装置は、同期
信号を有するアナログ信号を、一定の時間間隔の標本化
周波数で標本化してディジタル信号に変換し、このディ
ジタル信号に対して補間処理して、前記アナログ信号に
おける時間軸変動を補正する時間軸処理装置において、
前記標本化により得られたディジタル信号を前記標本化
周波数の整数倍でオーバーサンプリングするとともに固
定係数により帯域制限する第１の補間手段と、前記標本
化により得られたディジタル信号から検出した時間軸情
報に基づいた可変係数により、前記第１の補間手段の出
力信号を補間処理する第２の補間手段と、前記第２の補
間手段の出力信号を元の標本化周波数に間引く間引き手
段とを備えたものである。 According to a first aspect of the present invention, there is provided a time axis processing apparatus for sampling an analog signal having a synchronization signal at a sampling frequency at a constant time interval. In a time axis processing device for converting to a digital signal, performing interpolation processing on the digital signal, and correcting time axis fluctuation in the analog signal,
Sampling the digital signal obtained by the sampling
Oversampling is performed at integer multiples of the frequency and fixed.
First interpolation means for limiting the band by a constant coefficient, and the sample
-Axis information detected from digital signals obtained by quantization
The output of the first interpolation means is determined by the variable coefficient based on the report.
A second interpolation means for performing an interpolation process on the force signal;
Decimator that decimates the output signal of the interpolator to the original sampling frequency
And a step.
【００１５】そして、第２の補間手段で補間処理の際に
用いるフィルタは、通常帯域以上の帯域における減衰が
緩やかな周波数特性になるので、このフィルタはタップ
数が減らせ乗算器数が減らせる。The filter used in the interpolation processing by the second interpolation means has a frequency characteristic in which the attenuation in the band equal to or higher than the normal band is moderate, so that this filter can reduce the number of taps and the number of multipliers.
【００１６】また、請求項２に記載の時間軸処理装置
は、同期信号を有するアナログ信号における時間軸変動
を補正する時間軸処理装置において、前記アナログ信号
を一定の時間間隔の標本化周波数で標本化してディジタ
ル信号に変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手
段からのディジタル信号を蓄える複数の縦列メモリから
成るメモリ手段と、前記Ａ／Ｄ変換手段からのディジタ
ル信号中の同期信号が検出される毎に、前記メモリ手段
の各縦列メモリの先頭番地より書き込みが始まるよう
に、前記書き込みを制御する書き込み制御手段と、前記
Ａ／Ｄ変換手段からのディジタル信号の時間軸誤差を検
出し、時間軸誤差情報として出力する時間軸誤差検出手
段と、前記メモリ手段からのディジタル信号を前記標本
化周波数の整数倍の周波数にオーバーサンプリングする
第１の補間手段と、前記第１の補間手段によりオーバー
サンプリングされたディジタル信号に対して時間軸誤差
情報に基づいて信号を補間し、基準の時間軸を有するデ
ィジタル信号として出力する第２の補間手段と、前記第
２の補間手段からのディジタル信号に対して、その標本
化周波数が前記Ａ／Ｄ変換手段と同じとなるように信号
を間引く間引き手段とを備えた構成とする。According to a second aspect of the present invention, there is provided a time axis processing apparatus for correcting a time axis variation in an analog signal having a synchronization signal, wherein the analog signal is sampled at a sampling frequency at a fixed time interval. A / D conversion means for converting the digital signal into a digital signal, memory means comprising a plurality of cascade memories for storing the digital signal from the A / D conversion means, and a synchronization signal in the digital signal from the A / D conversion means A write control means for controlling the writing, and a time axis error of the digital signal from the A / D conversion means, so that the writing is started from the head address of each column memory of the memory means every time is detected. A time axis error detecting means for outputting as time axis error information; and a digital signal from the memory means having a frequency of an integral multiple of the sampling frequency. First interpolating means for oversampling to a number, interpolating a signal based on time axis error information with respect to the digital signal oversampled by the first interpolating means, and outputting as a digital signal having a reference time axis A second interpolating means, and a thinning-out means for thinning out the digital signal from the second interpolating means so that the sampling frequency is the same as that of the A / D converting means. I do.
【００１７】そして、第１の補間手段がメモリ手段から
のディジタル映像信号を整数倍の標本化周波数によって
オーバーサンプリングした信号に対して、第２の補間手
段が時間軸誤差情報に基づいて補間し、基準の時間軸を
有するディジタル映像信号を得ることにより、時間軸誤
差を補正する。The second interpolation means interpolates, based on the time axis error information, the signal obtained by oversampling the digital video signal from the memory means with an integral multiple of the sampling frequency by the first interpolation means, A time axis error is corrected by obtaining a digital video signal having a reference time axis.
【００１８】これにより、第２の補間手段に用いるフィ
ルタは、通過帯域以上の帯域における減衰が緩やかな周
波数特性になるので、このフィルタはタップ数が減らせ
乗算器数が減らせる。Accordingly, the filter used for the second interpolation means has a frequency characteristic in which the attenuation is gentle in a band equal to or higher than the pass band, so that this filter can reduce the number of taps and the number of multipliers.
【００１９】[0019]
【発明の実施の形態】以下、本発明の一実施の形態を示
す時間軸処理装置について、図面を参照しながら説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a time axis processing device according to an embodiment of the present invention will be described with reference to the drawings.
【００２０】図１は、本実施の形態における時間軸処理
装置の構成を示すブロック図である。図１において、端
子１には、同期信号を有するアナログ信号が入力され
る。ここでは、同期信号を有するアナログ信号としてＶ
ＴＲからの再生信号を用いた場合を例に挙げて説明す
る。FIG. 1 is a block diagram showing a configuration of a time axis processing device according to the present embodiment. In FIG. 1, an analog signal having a synchronization signal is input to a terminal 1. Here, as an analog signal having a synchronization signal, V
The case where a reproduction signal from the TR is used will be described as an example.
【００２１】基準信号発生器１３は、２８．６ＭＨｚの
クロック信号を発生し、分周回路１２は、基準信号発生
器１３からのクロック信号を２分周し、１４．３ＭＨｚ
のクロック信号を出力する。ここで、１４．３ＭＨｚの
クロック信号の周波数を標本化周波数とすると、２８．
６ＭＨｚのクロック信号の周波数は、１４．３ＭＨｚの
クロック信号の周波数に対して整数倍（ここでは２倍）
の標本化周波数といえる。The reference signal generator 13 generates a clock signal of 28.6 MHz, and the frequency dividing circuit 12 divides the frequency of the clock signal from the reference signal generator 13 by two to obtain 14.3 MHz.
Clock signal. Here, assuming that the frequency of the clock signal of 14.3 MHz is the sampling frequency, 28.
The frequency of the 6 MHz clock signal is an integer multiple (here, twice) of the frequency of the 14.3 MHz clock signal.
Can be said to be the sampling frequency of.
【００２２】端子１からは、入力映像信号として、ＶＴ
Ｒ等から再生された映像信号（ＮＴＳＣ）が入力され、
Ａ／Ｄ変換手段としてのＡ／Ｄ変換器２に入力される。
Ａ／Ｄ変換器２は、入力された映像信号を、分周回路１
２からの１４．３ＭＨｚのクロック信号に同期して、デ
ィジタル信号としてのディジタル映像信号に変換する。From terminal 1, VT is input as an input video signal.
Video signal (NTSC) reproduced from R etc. is input,
The signal is input to an A / D converter 2 as A / D conversion means.
The A / D converter 2 converts the input video signal into a frequency dividing circuit 1
The digital video signal is converted into a digital video signal as a digital signal in synchronization with the clock signal from 14.2 MHz to 14.3 MHz.
【００２３】Ａ／Ｄ変換器２の出力であるディジタル映
像信号は同期信号検出器８に入力され、ここでディジタ
ル映像信号から同期信号が検出され、この同期検出信号
は書き込み制御手段としての書き込み制御回路９に入力
される。書き込み制御回路９は、分周回路１２の出力の
１４．３ＭＨｚのクロック信号によって、メモリ手段と
してのメモリ３に対して、書き込みアドレスとして書き
込み可能な先頭番地を出力する。The digital video signal output from the A / D converter 2 is input to a synchronizing signal detector 8, where a synchronizing signal is detected from the digital video signal. Input to the circuit 9. The write control circuit 9 outputs a writable start address as a write address to the memory 3 as a memory means in response to the 14.3 MHz clock signal output from the frequency divider 12.
【００２４】ここで、メモリ３の構成を図４（ｃ）に示
す。メモリ３は、図４（ｃ）に示すように１Ｈ＋α＝９
１０＋９０＝１０００の容量を持つ３つのラインメモリ
から成り、それぞれのラインメモリの先頭アドレスが０
０００、１０００、２０００であるとする。図４（ａ）
に示すような映像信号が入力されたとき、同期信号検出
器８からは、図４（ｂ）に示すような同期検出信号が出
力され、これを受けた書き込み制御回路９は、出力アド
レスを次のラインメモリのアドレスに移す。ただし、１
Ｈは、水平同期信号の１周期区間（ＮＴＳＣ信号の場
合、１／（３０枚×５２５本）秒）内における、一定周
期のクロック数である。例えば一定周期のクロック信号
の周波数が１４．３ＭＨｚの場合では９１０クロックと
なる。Here, the configuration of the memory 3 is shown in FIG. The memory 3 has 1H + α = 9 as shown in FIG.
It consists of three line memories having a capacity of 10 + 90 = 1000, and the head address of each line memory is 0
000, 1000, and 2000. FIG. 4 (a)
When a video signal as shown in FIG. 4 is input, a synchronization detection signal as shown in FIG. 4B is output from the synchronization signal detector 8, and upon receiving this, the write control circuit 9 changes the output address to the next address. To the address of the line memory. However, 1
H is the number of clocks of a fixed cycle within one cycle section of the horizontal synchronization signal (1 / (30 × 525) seconds in the case of the NTSC signal). For example, when the frequency of a clock signal having a constant period is 14.3 MHz, the clock signal is 910 clocks.
【００２５】一方、時間軸誤差検出手段１１は、Ａ／Ｄ
変換器２からのディジタル映像信号から時間軸誤差を検
出し、時間軸誤差情報として出力する。ここで、時間軸
誤差検出手段１１による時間軸誤差の検出法を図５を用
いて説明する。この検出法の説明におけるクロックは、
分周回路１２からの１４．３ＭＨｚのクロック信号に基
づくものである。On the other hand, the time axis error detecting means 11
A time axis error is detected from the digital video signal from the converter 2 and output as time axis error information. Here, a method of detecting a time axis error by the time axis error detecting means 11 will be described with reference to FIG. The clock in the description of this detection method is
This is based on a 14.3 MHz clock signal from the frequency dividing circuit 12.
【００２６】まず、時間軸誤差検出手段１１により、映
像信号における水平同期信号毎に１クロック以下の時間
変動Ｅｎ（クロック）が検出される。また、１Ｈ（水平
同期信号の１周期分の時間）前の１クロック以下の時間
変動をＥａ（クロック）とする。Ｅａが検出されてから
Ｅｎが検出されるまでのクロックをカウントした値をｋ
とする。この時点における１Ｈの時間Ｈｅ（クロック）
は、以下の式で求められる。First, the time axis error detecting means 11 detects a time variation En (clock) of one clock or less for each horizontal synchronization signal in the video signal. Further, a time variation of one clock or less before 1H (the time for one cycle of the horizontal synchronization signal) is defined as Ea (clock). A value obtained by counting clocks from the detection of Ea to the detection of En is k
And 1H time He (clock) at this time
Is obtained by the following equation.
【００２７】Ｈｅ＝（１−Ｅａ）＋ｋ＋Ｅｎ 正確な１Ｈの時間Ｈｔに対する時間軸誤差Ｔｅ（クロッ
ク）は、 Ｔｅ＝Ｈｔ−Ｈｅ つまり、時間軸誤差検出手段１１の出力である時間軸誤
差情報Ｅｏｕｔ（クロック）は、 Ｅｏｕｔ＝Ｅａ＋（Ｔｅ／Ｈｔ）×Ａｄｒ となる。He = (1−Ea) + k + En The time axis error Te (clock) with respect to the accurate 1H time Ht is: Te = Ht−He That is, the time axis error information Eout ( Clock) is as follows: Eout = Ea + (Te / Ht) × Adr
【００２８】この場合、Ｈｔは９１０であり、Ａｄｒは
０〜９０９であって、メモリ３のそれぞれのラインメモ
リの先頭位置からのアドレスである。ただし、この時間
軸誤差情報Ｅｏｕｔ（クロック）は、誤差を検出するた
めに用いた１Ｈの信号が、メモリ３から読み出されてい
る時に適用される。In this case, Ht is 910, Adr is 0 to 909, and is an address from the head position of each line memory of the memory 3. However, the time axis error information Eout (clock) is applied when the 1H signal used for detecting the error is being read from the memory 3.
【００２９】メモリ３は、読み出し制御回路１０から出
力される読み出しアドレスによって、順次信号を出力す
る。読み出し制御回路１０は、分周回路１２から出力さ
れる１４．３ＭＨｚのクロック信号で読み出しアドレス
を発生する。この場合、１Ｈは９１０サンプルであるた
め、９１０データを読み出した後に、アドレスを次のラ
インメモリの先頭アドレスにリセットする。The memory 3 sequentially outputs signals according to the read address output from the read control circuit 10. The read control circuit 10 generates a read address with a 14.3 MHz clock signal output from the frequency dividing circuit 12. In this case, since 1H is 910 samples, the address is reset to the start address of the next line memory after reading 910 data.
【００３０】第１の補間手段としての固定位置補間手段
４は、読み出し制御回路１０からの読み出しアドレスに
従ってメモリ３から出力されたディジタル映像信号を、
２８．６ＭＨｚのクロック信号の周波数（１４．３ＭＨ
ｚの２倍であり、基準信号発生器１３の出力信号そのも
のの周波数）である２倍の標本化周波数にオーバーサン
プリングし出力する（ここで言う位置とは、時間的な位
置のことである）。The fixed position interpolation means 4 as first interpolation means converts the digital video signal output from the memory 3 in accordance with the read address from the read control circuit 10 into
Clock signal frequency of 28.6 MHz (14.3 MH
Oversampling is performed at twice the sampling frequency which is twice as large as z and which is the frequency of the output signal itself of the reference signal generator 13 (the position here is a temporal position). .
【００３１】固定位置補間手段４からの出力であるディ
ジタル映像信号は、第２の補間手段としての可変位置補
間手段５に入力され、このディジタル映像信号に対し
て、可変位置補間手段５は、時間軸誤差検出手段１１に
よって得られた時間軸誤差情報に基づいて振幅を補間
し、基準時間軸を有するディジタル映像信号として出力
する。The digital video signal output from the fixed position interpolating means 4 is input to a variable position interpolating means 5 as a second interpolating means. The amplitude is interpolated based on the time axis error information obtained by the axis error detecting means 11 and output as a digital video signal having a reference time axis.
【００３２】ここで、可変位置補間手段５を、その構成
を図２に示して説明する。この可変位置補間手段５の説
明で用いるクロックは、基準信号発生器１３からの２
８．６ＭＨｚのクロック信号によるクロックである。Here, the configuration of the variable position interpolation means 5 will be described with reference to FIG. The clock used in the description of the variable position interpolating means 5 is 2 clocks from the reference signal generator 13.
This is a clock based on a 8.6 MHz clock signal.
【００３３】固定位置補間手段４から入力されたディジ
タル映像信号は、端子２０を介して遅延手段としてのシ
フトレジスタ３６に入力され、１クロック前の信号は、
フリップ・フロップ（Ｄ−ＦＦ）２２〜２８に順次送ら
れる。このシフトレジスタ３６から３クロック分のデー
タを１組として、複数組のデータが選択手段としてのセ
レクタ２９に入力される。また、端子２１からは時間軸
誤差検出手段１１の時間軸誤差情報が入力され、時間軸
誤差処理回路３４に入力される。時間軸誤差処理回路３
４では、クロック単位の時間軸誤差と、１クロック時間
以下の時間軸誤差とに分ける。The digital video signal input from the fixed position interpolation means 4 is input to a shift register 36 as a delay means via a terminal 20, and the signal one clock before is
The signals are sequentially sent to flip-flops (D-FF) 22 to 28. A plurality of sets of data are input to the selector 29 as selection means from the shift register 36 as data of three clocks. Further, the time axis error information of the time axis error detecting means 11 is input from the terminal 21 and is input to the time axis error processing circuit 34. Time axis error processing circuit 3
In No. 4, it is divided into a time axis error in clock units and a time axis error of one clock time or less.
【００３４】クロック単位の時間軸誤差はセレクタ２９
に入力され、その情報に基づいてセレクタ２９から１組
のデータを出力する。このセレクタ２９で選択されたデ
ータは乗算手段としての乗算器３０〜３２に各々入力さ
れる。また、１クロック時間以下の時間軸誤差は、係数
発生器３５に入力される。係数発生器３５は、１クロッ
ク時間以下の任意の時刻ｔにおける補間データを算出す
るための係数を発生して、乗算器３０〜３２に出力す
る。The time axis error in clock units is calculated by the selector 29.
The selector 29 outputs a set of data based on the information. The data selected by the selector 29 is input to multipliers 30 to 32 as multiplication means. Further, a time axis error of one clock time or less is input to the coefficient generator 35. The coefficient generator 35 generates a coefficient for calculating interpolation data at an arbitrary time t of one clock time or less, and outputs the coefficient to the multipliers 30 to 32.
【００３５】乗算器３０〜３２では、セレクタ２９から
のデータと係数発生器３５からの係数が各々掛け合わさ
れ、乗算器３０〜３２の各出力は、加算手段としての加
算器３３で加算され、乗算器３０〜３２からの各出力の
和が求められ、可変位置補間手段５の出力として端子３
７から出力される。ここで、任意の時刻ｔにおける補間
データの算出はオーバーサンプリングと同じ原理に基づ
き係数を発生することで行える。この結果、可変位置補
間手段５から出力された信号は、基準の時間軸を有する
ディジタル映像信号となる。In the multipliers 30 to 32, the data from the selector 29 is multiplied by the coefficient from the coefficient generator 35, and the outputs of the multipliers 30 to 32 are added by an adder 33 as an adding means, and are multiplied. The sum of the outputs from the devices 30 to 32 is obtained, and the output of the variable
7 is output. Here, calculation of interpolation data at an arbitrary time t can be performed by generating coefficients based on the same principle as oversampling. As a result, the signal output from the variable position interpolation means 5 becomes a digital video signal having a reference time axis.
【００３６】間引き手段としての間引き回路６は、ここ
では可変位置補間手段５からのディジタル映像信号に対
応するデータを２分の１に間引く。これによって、標本
化周波数が１４．３ＭＨｚであるディジタル映像信号に
戻る。Ｄ／Ａ変換器７は、間引き回路６からの信号を分
周回路１２からの１４．３ＭＨｚのクロック信号でアナ
ログ信号に変換して、出力端子１４から出力する。Here, the thinning circuit 6 as the thinning means thins the data corresponding to the digital video signal from the variable position interpolating means 5 by half. This returns to a digital video signal having a sampling frequency of 14.3 MHz. The D / A converter 7 converts the signal from the thinning circuit 6 into an analog signal with a 14.3 MHz clock signal from the frequency dividing circuit 12 and outputs the analog signal from the output terminal 14.
【００３７】ここで、従来例との比較のために、従来例
および本実施の形態の各時間軸処理装置におけるＦＩＲ
フィルタの特性を図６に示す。図６（ａ）は従来例の時
間軸処理装置におけるＦＩＲフィルタの特性を示し、図
６（ｂ）は本実施の形態の時間軸処理装置におけるＦＩ
Ｒフィルタの特性を示す。Here, for comparison with the conventional example, the FIR in each time axis processing device of the conventional example and the present embodiment is described.
FIG. 6 shows the characteristics of the filter. FIG. 6A shows the characteristics of the FIR filter in the conventional time axis processing device, and FIG. 6B shows the FI in the time axis processing device of the present embodiment.
3 shows the characteristics of an R filter.
【００３８】ここでは、図６に示すように、図１の入力
端子１から出力端子１４までの装置全体の周波数特性が
０〜５ＭＨｚの信号帯域においてフラットな特性を得る
場合を考える。前述のように、本実施の形態の時間軸処
理装置における可変位置補間手段５のＦＩＲフィルタで
必要なタップ数としては、従来例では、約１０タップで
あるのに対し、本実施の形態では約３タップとするだけ
で、図６（ｂ）に示すように、図６（ａ）に示す従来例
と同様の０〜５ＭＨｚの信号帯域においてフラットな周
波数特性が得られる。Here, as shown in FIG. 6, it is assumed that the frequency characteristics of the entire apparatus from the input terminal 1 to the output terminal 14 in FIG. 1 obtain flat characteristics in a signal band of 0 to 5 MHz. As described above, the number of taps required by the FIR filter of the variable position interpolation means 5 in the time axis processing device of the present embodiment is about 10 taps in the conventional example, but is about 10 taps in the present embodiment. With only three taps, as shown in FIG. 6B, a flat frequency characteristic can be obtained in a signal band of 0 to 5 MHz similar to the conventional example shown in FIG. 6A.
【００３９】また、図６からわかるように、本実施の形
態の時間軸処理装置では、固定位置補間手段４によるオ
ーバーサンプリング後に時間軸誤差を補正しているた
め、図６（ｂ）に示すように、信号帯域（０〜５ＭＨ
ｚ）以上の周波数特性を緩やかな減衰特性にできる。こ
のためタップ数を減らすことができる。As can be seen from FIG. 6, in the time axis processing device of the present embodiment, the time axis error is corrected after oversampling by the fixed position interpolation means 4, so that as shown in FIG. And the signal band (0 to 5 MH
z) The above frequency characteristics can be made gentle attenuation characteristics. Therefore, the number of taps can be reduced.
【００４０】以上の動作により、オーバーサンプリング
後に時間軸誤差を補正しているため、可変位置補間手段
で必要なＦＩＲフィルタのタップ数を、従来例より減ら
すことができる。つまり、ＦＩＲフィルタの積和演算に
必要な乗算器の数と加算器の数が大幅に減る。Since the time axis error is corrected after the oversampling by the above operation, the number of taps of the FIR filter required by the variable position interpolation means can be reduced as compared with the conventional example. That is, the number of multipliers and the number of adders required for the product-sum operation of the FIR filter are greatly reduced.
【００４１】また、従来の構成に比べ、オーバーサンプ
リングを行うための回路が増えるが、固定係数のＦＩＲ
フィルタであるため、乗算器を使わずにビットシフトと
加算器で構成でき、その回路規模は、時間軸誤差を補正
するためのＦＩＲフィルタに比べて非常に小さくでき、
結局、全体の回路構成としては、従来よりも小規模な回
路で時間軸処理装置を構成でき、その実用的効果は大き
い。Although the number of circuits for performing oversampling is increased as compared with the conventional configuration, the fixed coefficient FIR
Because it is a filter, it can be composed of a bit shift and an adder without using a multiplier, and its circuit scale can be very small compared to an FIR filter for correcting a time axis error.
As a result, as a whole circuit configuration, the time axis processing device can be configured by a circuit smaller than the conventional one, and its practical effect is large.
【００４２】尚、上記の実施の形態で示した時間軸処理
装置では、同期信号を有するアナログ信号としてＶＴＲ
からの再生信号を用い、入力信号として入力されたＶＴ
Ｒからの再生信号上のジッタを補正する時間軸処理装置
として適用した例について説明したが、例えば、Ｄ／Ａ
変換器を省略して、ＭＵＳＥ装置など同期信号を有する
アナログ信号を出力する装置からの出力信号が入力さ
れ、その映像信号の時間軸を可変させて画像処理を施
し、画像処理済信号をコンピュータなどに入力されるデ
ィジタル信号として出力する画像処理装置において、時
間軸処理装置として適用する場合でも、同様に実施する
ことができ、それらについてもすべて同様の効果を得る
ことができる。In the time axis processing apparatus shown in the above embodiment, the VTR is used as an analog signal having a synchronization signal.
VT input as an input signal using the reproduced signal from
An example in which the present invention is applied to a time axis processing device for correcting jitter on a reproduction signal from R has been described.
A converter is omitted, and an output signal from a device that outputs an analog signal having a synchronization signal, such as a MUSE device, is input. The image signal is processed by changing the time axis of the video signal. In an image processing apparatus that outputs a digital signal to be input as a digital signal, the present invention can be similarly implemented even when applied as a time axis processing apparatus, and the same effects can be obtained for all of them.
【００４３】また、上記の各実施の形態で示した各時間
軸処理装置では、時間軸変動の補正対象である同期信号
を有するアナログ信号として、水平同期信号を有する映
像信号を用いて説明したが、同期信号を有するアナログ
信号であれば映像信号に限るものではない。In each of the time axis processing devices described in the above embodiments, the video signal having the horizontal synchronizing signal has been described as the analog signal having the synchronizing signal whose time axis fluctuation is to be corrected. However, any analog signal having a synchronization signal is not limited to a video signal.
【００４４】[0044]
【発明の効果】以上のように本発明によれば、第１の補
間手段がメモリ手段からのディジタル映像信号を整数倍
の標本化周波数によってオーバーサンプリングした信号
に対して、第２の補間手段が時間軸誤差情報に基づいて
補間し、基準の時間軸を有するディジタル映像信号を得
ることにより、時間軸誤差を補正することができるた
め、第２の補間手段に用いるフィルタは、通過帯域以上
の帯域における減衰が緩やかな周波数特性になるので、
このフィルタはタップ数を減らすことができ、それに伴
って乗算器数を減らすことができる。As described above, according to the present invention, the first interpolating means performs the oversampling of the digital video signal from the memory means at the sampling frequency of an integral multiple with the second interpolating means. By interpolating based on the time axis error information and obtaining a digital video signal having a reference time axis, the time axis error can be corrected. Therefore, the filter used for the second interpolation means has a band higher than the pass band. Since the attenuation at becomes a moderate frequency characteristic,
This filter can reduce the number of taps and accordingly the number of multipliers.
【００４５】そのため、入力端子から出力端子までのト
ータルの周波数特性として、広範囲の周波数帯域にわた
ってフラットな特性を得るための回路を、従来に比べて
より小さな回路規模で構成することができる。Therefore, a circuit for obtaining a flat characteristic over a wide frequency band as a total frequency characteristic from the input terminal to the output terminal can be configured with a smaller circuit scale than the conventional one.
【図１】本発明の実施の形態を示す時間軸処理装置のブ
ロック図FIG. 1 is a block diagram of a time axis processing device according to an embodiment of the present invention.
【図２】同実施の形態における可変位置補間手段のブロ
ック図FIG. 2 is a block diagram of a variable position interpolation unit according to the embodiment;
【図３】従来の時間軸処理装置のブロック図FIG. 3 is a block diagram of a conventional time axis processing device.
【図４】本発明の実施の形態を示す時間軸処理装置にお
けるメモリ書き込み説明図FIG. 4 is an explanatory diagram of memory writing in the time axis processing device according to the embodiment of the present invention.
【図５】同実施の形態における時間軸誤差検出手段の動
作説明図FIG. 5 is an explanatory diagram of an operation of a time axis error detecting unit according to the embodiment.
【図６】同実施の形態と従来例とにおける補間手段の周
波数特性比較図FIG. 6 is a frequency characteristic comparison diagram of an interpolation unit in the embodiment and a conventional example.
２ Ａ／Ｄ変換器 ３ メモリ ４ 固定位置補間手段 ５ 可変位置補間手段 ６ 間引き回路 ９ 書き込み制御回路 １１ 時間軸誤差検出手段 ２９ セレクタ ３０、３１、３２ 乗算器 ３３ 加算器 ３６ シフトレジスタ 2 A / D converter 3 Memory 4 Fixed position interpolation means 5 Variable position interpolation means 6 Thinning circuit 9 Write control circuit 11 Time axis error detection means 29 Selector 30, 31, 32 Multiplier 33 Adder 36 Shift register
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/91 - 5/956 H04N 9/79 - 9/898 G11B 20/10 - 20/12 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H04N 5/91-5/956 H04N 9/79-9/898 G11B 20/10-20/12
Claims (5)
の時間間隔の標本化周波数で標本化してディジタル信号
に変換し、このディジタル信号に対して補間処理して、
前記アナログ信号における時間軸変動を補正する時間軸
処理装置において、前記標本化により得られたディジタル信号を前記標本化
周波数の整数倍でオーバーサンプリングするとともに固
定係数により帯域制限する第１の補間手段と、 前記標本化により得られたディジタル信号から検出した
時間軸情報に基づいた可変係数により、前記第１の補間
手段の出力信号を補間処理する第２の補間手段と、 前記第２の補間手段の出力信号を元の標本化周波数に間
引く間引き手段とを備えた時間軸処理装置。 An analog signal having a synchronization signal is sampled at a sampling frequency at a fixed time interval, converted into a digital signal, and the digital signal is subjected to interpolation processing.
A time axis processing device for correcting a time axis variation in the analog signal, wherein the digital signal obtained by the sampling is sampled;
Oversampling is performed at integer multiples of the frequency and fixed.
First interpolation means for limiting the band by a constant coefficient, and detection from a digital signal obtained by the sampling.
The first interpolation is performed by using a variable coefficient based on time axis information.
A second interpolator for interpolating an output signal of the second interpolator, and interpolating the output signal of the second interpolator to the original sampling frequency.
A time axis processing device comprising a thinning means for thinning.
時間軸変動を補正する時間軸処理装置において、前記ア
ナログ信号を一定の時間間隔の標本化周波数で標本化し
てディジタル信号に変換するＡ／Ｄ変換手段と、前記Ａ
／Ｄ変換手段からのディジタル信号を蓄える複数の縦列
メモリから成るメモリ手段と、前記Ａ／Ｄ変換手段から
のディジタル信号中の同期信号が検出される毎に、前記
メモリ手段の各縦列メモリの先頭番地より書き込みが始
まるように、前記書き込みを制御する書き込み制御手段
と、前記Ａ／Ｄ変換手段からのディジタル信号の時間軸
誤差を検出し、時間軸誤差情報として出力する時間軸誤
差検出手段と、前記メモリ手段からのディジタル信号を
前記標本化周波数の整数倍の周波数にオーバーサンプリ
ングする第１の補間手段と、前記第１の補間手段により
オーバーサンプリングされたディジタル信号に対して時
間軸誤差情報に基づいて信号を補間し、基準の時間軸を
有するディジタル信号として出力する第２の補間手段
と、前記第２の補間手段からのディジタル信号に対し
て、その標本化周波数が前記Ａ／Ｄ変換手段と同じとな
るように信号を間引く間引き手段とを備えた時間軸処理
装置。2. A time-axis processing device for correcting a time-axis variation in an analog signal having a synchronization signal, wherein the A / D converter converts the analog signal into a digital signal by sampling the analog signal at a sampling frequency at a constant time interval. And the A
A memory means comprising a plurality of column memories for storing digital signals from the / D conversion means, and a head of each column memory of the memory means each time a synchronization signal in the digital signal from the A / D conversion means is detected. Writing control means for controlling the writing so as to start writing from an address, time axis error detecting means for detecting a time axis error of the digital signal from the A / D conversion means and outputting it as time axis error information; First interpolating means for oversampling the digital signal from the memory means to an integral multiple of the sampling frequency, and a digital signal oversampled by the first interpolating means based on time axis error information. Interpolating means for interpolating a signal and outputting as a digital signal having a reference time axis; The digital signal from the stage, the time axis processing apparatus and a thinning means for thinning a signal such that the sampling frequency is the same as the A / D converter.
り標本化周波数の整数倍の周波数にオーバーサンプリン
グされたディジタル信号を遅延して、連続する複数の標
本点における標本値を得る遅延手段と、前記複数の標本
点における標本値から時間軸誤差検出手段からの時間軸
誤差情報に基づいて所定の数の標本値を選択して出力す
る選択手段と、前記選択手段で選択された各標本値に前
記時間軸誤差検出手段からの時間軸情報に基づいて得ら
れた係数をそれぞれ乗ずる複数の乗算手段と、前記複数
の乗算手段の出力を加算して、基準の時間軸を有するデ
ィジタル信号を出力する加算手段とを備えた請求項２に
記載の時間軸処理装置。3. The second interpolator delays the digital signal oversampled to a frequency that is an integral multiple of the sampling frequency by the first interpolator to obtain sample values at a plurality of continuous sample points. Means, a selection means for selecting and outputting a predetermined number of sample values based on time axis error information from time axis error detection means from the sample values at the plurality of sample points, and each selected by the selection means A plurality of multiplying means for multiplying the sample values by coefficients obtained based on time axis information from the time axis error detecting means, and a digital signal having a reference time axis by adding outputs of the plurality of multiplying means; 3. The time axis processing device according to claim 2, further comprising an adding unit that outputs the time axis.
の周波数にオーバーサンプリングするよう構成し、間引
き手段を、第２の補間手段から出力されたディジタル信
号を２分の１に間引くよう構成した請求項２に記載の時
間軸処理装置。4. The first interpolation means is configured to oversample to a frequency twice as high as the sampling frequency, and the thinning means thins the digital signal output from the second interpolation means to one half. 3. The time axis processing device according to claim 2, wherein:
水平同期信号を有する映像信号を用い、ディジタル信号
として、前記映像信号に基づくディジタル映像信号とす
る請求項１から請求項４のいずれかに記載の時間軸処理
装置。5. An analog signal having a synchronization signal,
5. The time axis processing device according to claim 1, wherein a video signal having a horizontal synchronization signal is used, and the digital signal is a digital video signal based on the video signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27460395A JP3167267B2 (en) | 1995-10-24 | 1995-10-24 | Time axis processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27460395A JP3167267B2 (en) | 1995-10-24 | 1995-10-24 | Time axis processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116873A JPH09116873A (en) | 1997-05-02 |
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Family
ID=17544038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27460395A Expired - Fee Related JP3167267B2 (en) | 1995-10-24 | 1995-10-24 | Time axis processing device |
Country Status (1)
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1995
- 1995-10-24 JP JP27460395A patent/JP3167267B2/en not_active Expired - Fee Related
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| JPH09116873A (en) | 1997-05-02 |
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