JP3166367B2 - 液晶表示回路 - Google Patents
液晶表示回路Info
- Publication number
- JP3166367B2 JP3166367B2 JP35842392A JP35842392A JP3166367B2 JP 3166367 B2 JP3166367 B2 JP 3166367B2 JP 35842392 A JP35842392 A JP 35842392A JP 35842392 A JP35842392 A JP 35842392A JP 3166367 B2 JP3166367 B2 JP 3166367B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- photoelectric conversion
- conversion element
- switching element
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に関し、
詳しくは、光信号から画像信号を読み出す画像読出部を
一体に構成した液晶表示装置に関する。
詳しくは、光信号から画像信号を読み出す画像読出部を
一体に構成した液晶表示装置に関する。
【０００２】
【従来の技術】従来、液晶表示装置は、画像信号を表示
する機能のみを有しており、この液晶表示装置に光信号
から画像信号を読み出す画像読出機能を付加するには、
液晶表示装置とは別に画像読出装置を設ける必要があっ
た。
する機能のみを有しており、この液晶表示装置に光信号
から画像信号を読み出す画像読出機能を付加するには、
液晶表示装置とは別に画像読出装置を設ける必要があっ
た。
【０００３】そこで、画像読出装置と液晶表示装置を一
体的に構成することが要望されている。
体的に構成することが要望されている。
【０００４】
【発明が解決しようとする課題】しかしながら、単に画
像読出装置と液晶表示装置を一体に構成すると、画像読
出装置用の画素毎のスイッチング素子及び液晶表示装置
用の画素毎のスイッチング素子が必要になり、画素毎に
２個のスイッチング素子を形成しなければならず、配線
が複雑になるとともに、スイッチング素子の形成が極め
て細かくなる。そのため、画像読出装置と一体化した液
晶表示装置の製造が困難になり、歩留りが悪くなるとい
う問題があった。
像読出装置と液晶表示装置を一体に構成すると、画像読
出装置用の画素毎のスイッチング素子及び液晶表示装置
用の画素毎のスイッチング素子が必要になり、画素毎に
２個のスイッチング素子を形成しなければならず、配線
が複雑になるとともに、スイッチング素子の形成が極め
て細かくなる。そのため、画像読出装置と一体化した液
晶表示装置の製造が困難になり、歩留りが悪くなるとい
う問題があった。
【０００５】そこで、本発明は、上記実情に鑑みてなさ
れたもので、画像読出用の画素毎のスイッチング素子と
液晶表示用の画素毎のスイッチング素子とを共用すると
ともに、光電変換素子の該共用するスイッチング素子と
接続されている端子と反対側の端子を次段のゲートライ
ンに接続することにより、製造を簡単なものとするとと
もに、スイッチング素子の形成を容易にして、製造上の
歩留りを向上させることのできる液晶表示装置を提供す
ることを目的としている。
れたもので、画像読出用の画素毎のスイッチング素子と
液晶表示用の画素毎のスイッチング素子とを共用すると
ともに、光電変換素子の該共用するスイッチング素子と
接続されている端子と反対側の端子を次段のゲートライ
ンに接続することにより、製造を簡単なものとするとと
もに、スイッチング素子の形成を容易にして、製造上の
歩留りを向上させることのできる液晶表示装置を提供す
ることを目的としている。
【０００６】
【課題を解決するための手段】本発明は、信号ライン及
び走査線と液晶の共通電極との間にスイッチング素子と
液晶容量が該スイッチング素子のソース端子を介して直
列に接続されるように構成された液晶表示装置におい
て、前記スイッチング素子のソース端子に、光電変換素
子が前記液晶容量と並列に接続され、該光電変換素子の
前記スイッチング素子側と反対側の端子を次段の走査線
に接続して一体に構成するとともに、該光電変換素子に
よる読出データを前記スイッチング素子を介して出力す
る手段を備えたことにより、上記目的を達成している。
び走査線と液晶の共通電極との間にスイッチング素子と
液晶容量が該スイッチング素子のソース端子を介して直
列に接続されるように構成された液晶表示装置におい
て、前記スイッチング素子のソース端子に、光電変換素
子が前記液晶容量と並列に接続され、該光電変換素子の
前記スイッチング素子側と反対側の端子を次段の走査線
に接続して一体に構成するとともに、該光電変換素子に
よる読出データを前記スイッチング素子を介して出力す
る手段を備えたことにより、上記目的を達成している。
【０００７】
【作用】本発明によれば、スイッチング素子と直列に並
列接続した液晶容量と光電変換素子を接続するととも
に、該光電変換素子の該スイッチング素子側と反対側の
端子を次段の走査線に接続して一体に構成しているの
で、画像読出用の画素毎のスイッチング素子と液晶表示
用の画素毎のスイッチング素子とを共用することがで
き、画素毎に１個のスイッチング素子を形成するだけで
充分なだけでなく、スイッチング素子とは反対側の端子
を光電変換素子と液晶容量とで異なる線に接続すること
ができ、配線に余裕をもたせることができる。その結
果、スイッチング素子の形成を簡単かつ容易に行うこと
ができ、製造上の歩留りを向上させることができる。
列接続した液晶容量と光電変換素子を接続するととも
に、該光電変換素子の該スイッチング素子側と反対側の
端子を次段の走査線に接続して一体に構成しているの
で、画像読出用の画素毎のスイッチング素子と液晶表示
用の画素毎のスイッチング素子とを共用することがで
き、画素毎に１個のスイッチング素子を形成するだけで
充分なだけでなく、スイッチング素子とは反対側の端子
を光電変換素子と液晶容量とで異なる線に接続すること
ができ、配線に余裕をもたせることができる。その結
果、スイッチング素子の形成を簡単かつ容易に行うこと
ができ、製造上の歩留りを向上させることができる。
【０００８】
【実施例】以下、本発明を実施例に基づいて説明する。
【０００９】図１及び図２は、本発明の液晶表示装置の
一実施例を示す図である。
一実施例を示す図である。
【００１０】図１は、本発明の液晶表示装置１の回路構
成図であり、複数本の信号ライン２と複数本のゲートラ
イン（走査線）３がマトリックス状に配設されている。
また、このゲートライン３と平行にゲートライン３と同
じ数の共通電極４が配設されている。そして、ゲートラ
イン３の最終段（図１中最下段）には、ダミーのゲート
ライン３Ａが設けられている。
成図であり、複数本の信号ライン２と複数本のゲートラ
イン（走査線）３がマトリックス状に配設されている。
また、このゲートライン３と平行にゲートライン３と同
じ数の共通電極４が配設されている。そして、ゲートラ
イン３の最終段（図１中最下段）には、ダミーのゲート
ライン３Ａが設けられている。
【００１１】上記各信号ライン２と共通電極４との間
に、ＮチャネルＭＯＳ ＴＦＴ（簿膜トランジスタ）５
と液晶容量６が直列に接続されており、この液晶容量６
と並列に光電変換素子７及び補助容量８が接続されてい
る。
に、ＮチャネルＭＯＳ ＴＦＴ（簿膜トランジスタ）５
と液晶容量６が直列に接続されており、この液晶容量６
と並列に光電変換素子７及び補助容量８が接続されてい
る。
【００１２】この光電変換素子７は、ａ−Ｓｉフォトダ
イオード等で形成されており、原稿等からの反射光やラ
イトペン等により光が照射される光照射時に導通状態と
なり、光非照射時には、絶縁状態となる。
イオード等で形成されており、原稿等からの反射光やラ
イトペン等により光が照射される光照射時に導通状態と
なり、光非照射時には、絶縁状態となる。
【００１３】前記各ＮチャネルＭＯＳ ＴＦＴ（スイッ
チング素子）５は、そのゲートがゲートライン３に接続
され、そのドレインが信号ライン２に、またそのソース
が前記液晶６、光電変換素子及び補助容量８に接続され
ている。そして、このゲートライン３は、シフトレジス
タ等で構成される走査側駆動回路９に接続されており、
前記液晶容量６及び補助容量８は、それぞれそのＮチャ
ネルＭＯＳ ＴＦＴ５と反対側の端子が前記共通電極４
に接続されている。また、光電変換素子７は、そのＮチ
ャネルＭＯＳ ＴＦＴ５と反対側の端子が次段のゲート
ライン３に接続されており、これらＮチャネルＭＯＳ
ＴＦＴ５、液晶容量６、光電変換素子７及び補助容量８
は、全体として１画素を構成し、上記複数本のゲートラ
イン３と共通電極４の交差する毎にこの画素が形成され
ている。そして、図１中最下段の画素は、その光電変換
素子７のＮチャネルＭＯＳ ＴＦＴ５と反対側の端子
が、ダミーのゲートライン３Ａに接続されている。
チング素子）５は、そのゲートがゲートライン３に接続
され、そのドレインが信号ライン２に、またそのソース
が前記液晶６、光電変換素子及び補助容量８に接続され
ている。そして、このゲートライン３は、シフトレジス
タ等で構成される走査側駆動回路９に接続されており、
前記液晶容量６及び補助容量８は、それぞれそのＮチャ
ネルＭＯＳ ＴＦＴ５と反対側の端子が前記共通電極４
に接続されている。また、光電変換素子７は、そのＮチ
ャネルＭＯＳ ＴＦＴ５と反対側の端子が次段のゲート
ライン３に接続されており、これらＮチャネルＭＯＳ
ＴＦＴ５、液晶容量６、光電変換素子７及び補助容量８
は、全体として１画素を構成し、上記複数本のゲートラ
イン３と共通電極４の交差する毎にこの画素が形成され
ている。そして、図１中最下段の画素は、その光電変換
素子７のＮチャネルＭＯＳ ＴＦＴ５と反対側の端子
が、ダミーのゲートライン３Ａに接続されている。
【００１４】前記各信号ライン２は、それぞれ第１のト
ランスファゲート（信号切換用のＣＭＯＳ−ＴＦＴ）１
０の第１の非制御端子に接続されるとともに、第２のト
ランスファゲート（信号切換用のＣＭＯＳ−ＴＦＴ）１
１の第１の非制御端子に接続されており、これら第１の
トランスファゲート１０及び第２のトランスファゲート
１１は、各信号ライン２毎に設けられている。そして、
第１のトランスファゲート１０の第２の非制御端子は、
表示データ入力端子１２に接続され、第２のトランスフ
ァゲートの第２の非制御端子は、読取データ出力端子１
３に接続されている。また、第１のトランスファゲート
１０のＰ側制御端子と第２のトランスファゲート１１の
Ｎ側制御端子は、共通接続されるとともに、シフトレジ
スタ等で構成された信号側駆動回路１４に接続されてお
り、さらに、第１のトランスファゲート１０のＮ側制御
端子と第２のトランスファゲートのＰ側制御端子は、共
通接続されるとともに、信号側駆動回路１４に接続され
ている。
ランスファゲート（信号切換用のＣＭＯＳ−ＴＦＴ）１
０の第１の非制御端子に接続されるとともに、第２のト
ランスファゲート（信号切換用のＣＭＯＳ−ＴＦＴ）１
１の第１の非制御端子に接続されており、これら第１の
トランスファゲート１０及び第２のトランスファゲート
１１は、各信号ライン２毎に設けられている。そして、
第１のトランスファゲート１０の第２の非制御端子は、
表示データ入力端子１２に接続され、第２のトランスフ
ァゲートの第２の非制御端子は、読取データ出力端子１
３に接続されている。また、第１のトランスファゲート
１０のＰ側制御端子と第２のトランスファゲート１１の
Ｎ側制御端子は、共通接続されるとともに、シフトレジ
スタ等で構成された信号側駆動回路１４に接続されてお
り、さらに、第１のトランスファゲート１０のＮ側制御
端子と第２のトランスファゲートのＰ側制御端子は、共
通接続されるとともに、信号側駆動回路１４に接続され
ている。
【００１５】図２は、上記液晶表示装置１のＮチャネル
ＭＯＳ ＴＦＴ５及び光電変換素子７部分の側面断面図
であり、蒸着スパッタやプラズマＣＶＤあるいはエッチ
ング等によって薄膜積層されて形成される。
ＭＯＳ ＴＦＴ５及び光電変換素子７部分の側面断面図
であり、蒸着スパッタやプラズマＣＶＤあるいはエッチ
ング等によって薄膜積層されて形成される。
【００１６】すなわち、図２において、第１のガラス基
板２１上に赤、青、緑のカラーフィルタ２２、透明絶縁
膜２３及び不透明絶縁膜２４が所定のパターンに積層し
て形成され、これらカラーフィルタ２２、透明絶縁膜２
３及び不透明絶縁膜２４の上に、絶縁膜２５を介して共
通電極３が積層されて形成されている。そして、この共
通電極３上には、配向膜２６が積層されて形成されてい
る。
板２１上に赤、青、緑のカラーフィルタ２２、透明絶縁
膜２３及び不透明絶縁膜２４が所定のパターンに積層し
て形成され、これらカラーフィルタ２２、透明絶縁膜２
３及び不透明絶縁膜２４の上に、絶縁膜２５を介して共
通電極３が積層されて形成されている。そして、この共
通電極３上には、配向膜２６が積層されて形成されてい
る。
【００１７】一方、第２のガラス基板２７上には、不透
明のアノード電極２８及び絶縁膜２９が所定のパターン
に積層して形成されており、このアノード電極２８上に
は、ｎ+ ａ−Ｓｉ層３０、ｉ ａ−Ｓｉ層３１及びｐ+
ａ−Ｓｉ層３２が順次積層して形成されている。このｐ
+ ａ−Ｓｉ層３２上には、透明なカソード電極３３が順
次積層して形成され、このカソード電極の外側及び前記
ｎ+ ａ−Ｓｉ層３０、ｉ ａ−Ｓｉ層３１及びｐ+ ａ−
Ｓｉ層３２の外側には、不透明な絶縁膜３４が積層して
形成されている。
明のアノード電極２８及び絶縁膜２９が所定のパターン
に積層して形成されており、このアノード電極２８上に
は、ｎ+ ａ−Ｓｉ層３０、ｉ ａ−Ｓｉ層３１及びｐ+
ａ−Ｓｉ層３２が順次積層して形成されている。このｐ
+ ａ−Ｓｉ層３２上には、透明なカソード電極３３が順
次積層して形成され、このカソード電極の外側及び前記
ｎ+ ａ−Ｓｉ層３０、ｉ ａ−Ｓｉ層３１及びｐ+ ａ−
Ｓｉ層３２の外側には、不透明な絶縁膜３４が積層して
形成されている。
【００１８】前記絶縁膜２９上には、前記絶縁膜３５及
びシリコン簿膜３６が所定のパターンに積層して形成さ
れ、このシリコン簿膜３６上には、不透明絶縁膜３７、
ゲート電極３８、ドレイン電極３９及びソース電極４０
が所定のパターンに積層して形成されている。そして、
第２のガラス基板２７の表面には、配向膜４１が積層し
て形成されている。
びシリコン簿膜３６が所定のパターンに積層して形成さ
れ、このシリコン簿膜３６上には、不透明絶縁膜３７、
ゲート電極３８、ドレイン電極３９及びソース電極４０
が所定のパターンに積層して形成されている。そして、
第２のガラス基板２７の表面には、配向膜４１が積層し
て形成されている。
【００１９】このように構成された第１のガラス基板２
１の配向膜２６と第２のガラス基板２７の配向膜４１と
を、所定間隔をおいて対向して配置し、配向膜２６と配
向膜４１との間に、液晶４２を充填する。
１の配向膜２６と第２のガラス基板２７の配向膜４１と
を、所定間隔をおいて対向して配置し、配向膜２６と配
向膜４１との間に、液晶４２を充填する。
【００２０】そして、前記アノード電極２８、ｎ+ ａ−
Ｓｉ層３０、ｉ ａ−Ｓｉ層３１、ｐ+ ａ−Ｓｉ層３２
及びカソード電極３３は、上記光電変換素子７としての
ａ−Ｓｉフォトダイオードを構成し、前記シリコン簿膜
３６、不透明絶縁膜３７、ゲート電極３８、ドレイン電
極３９及びソース電極４０は、前記ＮチャネルＭＯＳＴ
ＦＴ５としてのＴＦＴを構成している。
Ｓｉ層３０、ｉ ａ−Ｓｉ層３１、ｐ+ ａ−Ｓｉ層３２
及びカソード電極３３は、上記光電変換素子７としての
ａ−Ｓｉフォトダイオードを構成し、前記シリコン簿膜
３６、不透明絶縁膜３７、ゲート電極３８、ドレイン電
極３９及びソース電極４０は、前記ＮチャネルＭＯＳＴ
ＦＴ５としてのＴＦＴを構成している。
【００２１】次に、動作を説明する。
【００２２】〈画像読取動作〉まず、画像を読み取る場
合について説明する。
合について説明する。
【００２３】液晶表示装置１は、走査側駆動回路９から
ゲートライン３にゲート信号が供給されると、Ｎチャネ
ルＭＯＳ ＴＦＴ５がオンして、光電変換素子７と信号
ライン２が導通する。この状態で、信号側駆動回路１４
から順次第１のトランスファゲート１０のＮ側制御端子
と第２のトランスファゲート１１のＰ側制御端子にロー
レベルが供給されるとともに、第１のトランスファゲー
ト１０のＰ側制御端子と第２のトランスファゲート１１
のＮ側制御端子にハイレベルが供給されると、第１のト
ランスファゲート１０はオフし、第２のトランスファゲ
ート１１のみが順次オンして、光電変換素子７により発
生した１画素づつの読出データが順次読出データ出力端
子１３に出力される。
ゲートライン３にゲート信号が供給されると、Ｎチャネ
ルＭＯＳ ＴＦＴ５がオンして、光電変換素子７と信号
ライン２が導通する。この状態で、信号側駆動回路１４
から順次第１のトランスファゲート１０のＮ側制御端子
と第２のトランスファゲート１１のＰ側制御端子にロー
レベルが供給されるとともに、第１のトランスファゲー
ト１０のＰ側制御端子と第２のトランスファゲート１１
のＮ側制御端子にハイレベルが供給されると、第１のト
ランスファゲート１０はオフし、第２のトランスファゲ
ート１１のみが順次オンして、光電変換素子７により発
生した１画素づつの読出データが順次読出データ出力端
子１３に出力される。
【００２４】この場合、液晶容量６及び補助容量８は、
高インピーダンスを有しているので、読み出しには、影
響しない。
高インピーダンスを有しているので、読み出しには、影
響しない。
【００２５】〈画像表示動作〉次に、画像を表示する場
合について説明する。
合について説明する。
【００２６】液晶表示装置１は、走査側駆動回路９から
ゲートライン３にゲート信号が供給されると、Ｎチャネ
ルＭＯＳ ＴＦＴ５がオンして、信号ライン２と液晶容
量６及び補助容量８が導通する。この状態で、光電変換
素子７は、光が照射されていない場合には、高インピー
ダンスを有しているので、表示には影響しない。
ゲートライン３にゲート信号が供給されると、Ｎチャネ
ルＭＯＳ ＴＦＴ５がオンして、信号ライン２と液晶容
量６及び補助容量８が導通する。この状態で、光電変換
素子７は、光が照射されていない場合には、高インピー
ダンスを有しているので、表示には影響しない。
【００２７】この状態において、信号側駆動回路１４か
ら順次第１のトランスファゲート１０のＰ側制御端子と
第２のトランスファゲート１１のＮ側制御端子にローレ
ベルが供給されるとともに、第１のトランスファゲート
１０のＮ側制御端子と第２のトランスファゲート１１の
Ｐ側制御端子にハイレベルが供給されると、第２のトラ
ンスファゲート１１は、オフして第１のトランスファゲ
ート１０のみが順次オンし、表示データ入力端子１２か
ら入力された画像表示データが信号ライン２を通して順
次液晶容量６及び補助容量８に供給され、通常のアクテ
ィブマトリックスＬＣＤと同様に表示することができ
る。
ら順次第１のトランスファゲート１０のＰ側制御端子と
第２のトランスファゲート１１のＮ側制御端子にローレ
ベルが供給されるとともに、第１のトランスファゲート
１０のＮ側制御端子と第２のトランスファゲート１１の
Ｐ側制御端子にハイレベルが供給されると、第２のトラ
ンスファゲート１１は、オフして第１のトランスファゲ
ート１０のみが順次オンし、表示データ入力端子１２か
ら入力された画像表示データが信号ライン２を通して順
次液晶容量６及び補助容量８に供給され、通常のアクテ
ィブマトリックスＬＣＤと同様に表示することができ
る。
【００２８】そして、あるゲートライン３上に接続され
た光電変換素子７が選択状態のとき、次段のゲートライ
ン３は、常に非選択状態となっており、例えば、接地レ
ベルの電圧となっているため、光電変換素子７のＮチャ
ネルＭＯＳ ＴＦＴ５がと反対側の端子が次段のゲート
ライン３に接続されていても、上記動作が正常に行なわ
れる。
た光電変換素子７が選択状態のとき、次段のゲートライ
ン３は、常に非選択状態となっており、例えば、接地レ
ベルの電圧となっているため、光電変換素子７のＮチャ
ネルＭＯＳ ＴＦＴ５がと反対側の端子が次段のゲート
ライン３に接続されていても、上記動作が正常に行なわ
れる。
【００２９】なお、光電変換素子７の分光感度特性は、
可視光に感度がなく、例えば、赤外線に感度の高いもの
を用い、ライトペンも感度の高い光を照射できるものが
必要となるが、光電変換素子の材料を適当に選ぶこと、
あるいは簿膜形成条件を適当に選ぶことにより可能であ
る。
可視光に感度がなく、例えば、赤外線に感度の高いもの
を用い、ライトペンも感度の高い光を照射できるものが
必要となるが、光電変換素子の材料を適当に選ぶこと、
あるいは簿膜形成条件を適当に選ぶことにより可能であ
る。
【００３０】
【発明の効果】本発明によれば、スイッチング素子と直
列に接続した液晶容量に、光電変換素子をが並列に接続
され、該光電変換素子の該スイッチング素子側と反対側
の端子を次段の走査線に接続して一体に構成するととも
に、該光電変換素子による読出データを前記スイッチン
グ素子を介して出力する手段を備えしているので、画素
読出用の画素毎のスイッチング素子と液晶表示用の画素
毎のスイッチング素子を共用することができ、画素毎に
１個のスイッチング素子を形成するだけで充分なだけで
なく、スイッチング素子とは反対側の端子を光電変換素
子と液晶容量とで異なる線に接続することができ、配線
に余裕をもたせることができる。その結果、スイッチン
グ素子の形成を簡単かつ容易に行うことができ、製造上
の歩留りを向上させることができる。
列に接続した液晶容量に、光電変換素子をが並列に接続
され、該光電変換素子の該スイッチング素子側と反対側
の端子を次段の走査線に接続して一体に構成するととも
に、該光電変換素子による読出データを前記スイッチン
グ素子を介して出力する手段を備えしているので、画素
読出用の画素毎のスイッチング素子と液晶表示用の画素
毎のスイッチング素子を共用することができ、画素毎に
１個のスイッチング素子を形成するだけで充分なだけで
なく、スイッチング素子とは反対側の端子を光電変換素
子と液晶容量とで異なる線に接続することができ、配線
に余裕をもたせることができる。その結果、スイッチン
グ素子の形成を簡単かつ容易に行うことができ、製造上
の歩留りを向上させることができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の回路構成図。
【図２】図１の液晶表示装置のＮチャネルＭＯＳ ＴＦ
Ｔ及び光電変換素子の一部分の側面断面図。
Ｔ及び光電変換素子の一部分の側面断面図。
１ 液晶表示装置 ２ 信号ライン ３ ゲートライン ４ 共通電極 ５ ＮチャネルＭＯＳ ＴＦＴ ６ 液晶容量 ７ 光電変換素子 ８ 補助容量 ９ 走査側駆動回路 １０ 第１のトランスファゲート １１ 第２のトランスファゲート １２ 表示データ入力端子 １３ 読取データ出力端子 １４ 信号側駆動回路 ２１ 第１のガラス基板 ２２ カラーフィルタ ２３ 透明絶縁膜 ２４ 不透明絶縁膜 ２５ 絶縁膜 ２６ 配向膜 ２７ 第２のガラス基板 ２８ アノード電極 ２９ 絶縁膜 ３０ ｎ+ ａ−Ｓｉ層 ３１ ｉ ａ−Ｓｉ層 ３２ ｐ+ ａ−Ｓｉ層 ３３ カソード電極 ３４ 絶縁膜 ３５ 絶縁膜 ３６ シリコン簿膜 ３７ 不透明絶縁膜 ３８ ゲート電極 ３９ ドレイン電極 ４０ ソース電極 ４１ 配向膜 ４２ 液晶
Claims (1)
- 【請求項１】 信号ライン及び走査線と液晶の共通電極
との間にスイッチング素子と液晶容量が該スイッチング
素子のソース端子を介して直列に接続されるように構成
された液晶表示装置において、 前記スイッチング素子のソース端子に、光電変換素子が
前記液晶容量と並列に接続され、該光電変換素子の前記
スイッチング素子側と反対側の端子を次段の走査線に接
続して一体に構成するとともに、該光電変換素子による
読出データを前記スイッチング素子を介して出力する手
段を備えたことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35842392A JP3166367B2 (ja) | 1992-12-24 | 1992-12-24 | 液晶表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35842392A JP3166367B2 (ja) | 1992-12-24 | 1992-12-24 | 液晶表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06194681A JPH06194681A (ja) | 1994-07-15 |
| JP3166367B2 true JP3166367B2 (ja) | 2001-05-14 |
Family
ID=18459226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35842392A Expired - Fee Related JP3166367B2 (ja) | 1992-12-24 | 1992-12-24 | 液晶表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166367B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3267218B2 (ja) * | 1997-11-27 | 2002-03-18 | 松下電器産業株式会社 | 画像読み取り機能付き液晶表示装置 |
| KR100531478B1 (ko) * | 2002-08-16 | 2005-11-28 | 엘지.필립스 엘시디 주식회사 | 액정표시패널 및 그 구동방법 |
| JP2009229502A (ja) * | 2008-03-19 | 2009-10-08 | Sony Corp | 表示装置、および、その製造方法 |
-
1992
- 1992-12-24 JP JP35842392A patent/JP3166367B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06194681A (ja) | 1994-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3139134B2 (ja) | 液晶表示装置 | |
| US5491347A (en) | Thin-film structure with dense array of binary control units for presenting images | |
| US5886365A (en) | Liquid crystal display device having a capacitator in the peripheral driving circuit | |
| EP0444621B1 (en) | Liquid crystal display device having a driving circuit | |
| US6433767B1 (en) | Electrooptical apparatus, method of producing the same and electronic apparatus | |
| US5159477A (en) | Active matrix display device having additional capacitors connected to switching elements and additional capacitor common line | |
| KR101090254B1 (ko) | 감지 소자를 내장한 표시 장치 | |
| JPS6045219A (ja) | アクテイブマトリクス型表示装置 | |
| JPH0712210B2 (ja) | 撮像表示装置 | |
| US6037923A (en) | Active matrix display device | |
| JP2000035591A (ja) | アクティブマトリクス素子、及びアクティブマトリクス素子を用いた発光素子、光変調素子、光検出素子、露光素子、表示装置 | |
| KR20030091571A (ko) | 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법 | |
| JP3402909B2 (ja) | 薄膜トランジスタ装置及び液晶表示装置 | |
| JP3948883B2 (ja) | 液晶表示装置 | |
| TWI765481B (zh) | 指紋畫素單元、指紋顯示裝置及驅動其之積體電路及方法 | |
| US6246460B1 (en) | Active matrix liquid crystal display devices | |
| JP4770103B2 (ja) | 半導体装置 | |
| JPS5994736A (ja) | 液晶表示装置 | |
| JPS61223791A (ja) | アクテイブマトリツクス基板 | |
| JP3166367B2 (ja) | 液晶表示回路 | |
| JPH06104434A (ja) | 薄膜トランジスタ素子，アクティブマトリクス表示装置及びイメージセンサ | |
| JP3180564B2 (ja) | 画像入出力素子及び画像入出力装置 | |
| JPS60192370A (ja) | 薄膜トランジスタアレイ | |
| JPS59129892A (ja) | 多機能デイスプレイ装置 | |
| JP2668317B2 (ja) | アクティブマトリクスパネル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090309 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090309 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100309 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110309 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |