JP3163746B2

JP3163746B2 - 半導体装置

Info

Publication number: JP3163746B2
Application number: JP14035992A
Authority: JP
Inventors: 康和関
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1992-06-01
Filing date: 1992-06-01
Publication date: 2001-05-08
Anticipated expiration: 2016-05-08
Also published as: JPH05335554A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パワーデバイスなどと
して用いられるＭＯＳ型半導体装置等の構成に関するも
のであり、特に、サイリスタとしての動作とＩＧＢＴと
しての動作を制御可能な２つのゲート電極を有するデュ
アルゲート型半導体装置に関するものである。

【０００２】

【従来の技術】ＭＯＳゲート型のパワーデバイスとして
は、ＭＯＳＦＥＴを始め、ＩＧＢＴ、ＭＣＴ（ＭＯＳゲ
ート・コントロール・サイリスタ）などが提案されてい
る。これらのパワーデバイスの中で、比較的大きな電流
容量のスイッチングが可能なデバイスとして用いられる
ものは低オン電圧化の可能なＩＧＢＴ、ＭＣＴが主流で
ある。特に、ＩＧＢＴは、近年技術革新が著しく、低オ
ン抵抗化および低スイッチング損失化が進み、大電流を
制御可能な製品として実用化されている。

【０００３】このＩＧＢＴは、パワーＭＯＳＦＥＴと同
様に絶縁ゲート型の半導体装置であり、伝導度変調を用
いる半導体装置であることからオン電圧を低くすること
ができるという特徴がある。図１２にその概要を示す。
このＩＧＢＴは、ドレイン電極６１が接続されドレイン
層として用いられるｐ⁺型の半導体基板５２の上に、ｎ
⁺型のバッファ層５３、ｎ^-型の伝導度変調層５４が積
層された縦型のＩＧＢＴである。伝導度変調層５４の表
面には、シリコン酸化膜５５の上に形成された多結晶シ
リコンゲート５６をマスクとしてｐ型チャンネル層５７
が拡散形成されている。さらに、このｐ型チャンネル層
５７内に、ｎ⁺型のソース層５８、ｐ^＋型のコンタクト
層５９が形成されており、これらのソース層５８および
コンタクト層５９にソース電極６０が接続されている。
ソース層５８の端部からチャンネル層５７、伝導度変調
層５４の表面に亘り、ゲート酸化膜５５を介して多結晶
シリコンからなるゲート電極５６が設置されている。

【０００４】このようなＩＧＢＴにおいて、ソース電極
６０に印加されるソース電位に対し、ドレイン電極６１
に正のドレイン電圧を印加し、ゲート電極５６にソース
電位に対し正のゲート電位を印加すると、ゲート酸化膜
５５を介してゲート直下のチャンネル層５７の表面６３
が反転しチャンネルとして動作する。このため、ソース
電極６０からソース層５８、さらに、表面６３に形成さ
れたチャンネルを通り、電子が伝導度変調層５４に流入
する。これに呼応してドレイン層５２から正孔が注入さ
れるため、伝導度変調層５４は電子と正孔が共存するい
わゆる伝導度変調状態となる。このため、ＩＧＢＴは低
いオン電圧で動作することができる。

【０００５】このようにＩＧＢＴは、伝導度変調層でサ
イリスタと同様に電子と正孔が共存するオン電圧の低い
状態が実現できる半導体装置である。さらに、電流制御
しかできない、すなわち、通過電流をほぼ零としなけれ
ばオフできないサイリスタと異なり、ＩＧＢＴは、絶縁
ゲートにより電圧制御が可能であるので、低オン電圧化
での高周波応用が可能なスイッチング素子として着目さ
れているものである。

【０００６】スイッチング時間そのものは、ＩＧＢＴが
電子と正孔の両者のキャリアが共存するバイポーラモー
ドの素子であることから、ＭＯＳＦＥＴのような電子の
みのキャリアしか用いないユニポーラーモードの素子と
比較すると遅いがライフタイムキラーなどの導入により
ターンオフ時間は短縮されつつある。何れにしろ、低オ
ン電圧であるサイリスタと比較し、ＭＯＳＦＥＴにより
制御が可能である点で、ＩＧＢＴは、低オン電圧が実現
可能な素子としては高いスイッチング速度を実現可能な
半導体装置である。

【０００７】

【発明が解決しようとする課題】パワーエレクトロニク
スにおける高性能、小型化、低コスト化などの課題を解
決するための最も重要なキーテクノロジーの１つとし
て、パワーデバイスの低損失化が挙げられる。そのため
には、ターンオフ時間が短く、同時にオン電圧が低いと
いうパワーデバイスの開発が必要とされている。従っ
て、上述したＩＧＢＴにおいても、さらに、オン電圧を
低くすることが要求されている。しかし、ＩＧＢＴは、
内蔵するドレイン層５２、伝導度変調層５４、チャンネ
ル層５７からなるｐｎｐトランジスタのベース電流をゲ
ート電極５６により制御されるＭＯＳＦＥＴにより供給
する形の半導体装置である。このため、ＩＧＢＴのオン
電圧はこのｐｎｐトランジスタのオン電圧以下に下げる
ことは不可能である。さらに、ＩＧＢＴに形成されたＭ
ＯＳＦＥＴ部分を通過する際のＪＦＥＴ効果によるオン
抵抗の上昇も無視できない。このように、ＩＧＢＴは、
ＭＯＳＦＥＴを用いてターンオフ、ターンオンができる
という大きなメリットのある半導体装置であるが、上記
のような根本的な問題を含む装置であるため、オン電圧
の低減には限界がある。

【０００８】一方、オン電圧の低減という面からみる
と、半導体装置をサイリスタ構造とすることにより、オ
ン電圧をさらに低減することが可能である。しかし、サ
イリスタ構造の半導体装置では、電流駆動しか行うこと
ができず、ターンオフが容易でないなど、ターンオフ時
間の短縮が困難であることから要求される性能を備えた
パワーデバイスの実現は困難である。ＭＯＳゲート型の
サイリスタ装置も提案されているが、ターンオフ耐力が
なく、ＭＯＳＥＦＴにおける低オン抵抗化を実現する必
要がある点においては、ＩＧＢＴにおける問題と同様解
決が難しい。

【０００９】そこで、本発明においては、上記の問題点
に鑑みて、ＭＯＳＦＥＴを用いて制御が可能でありなが
ら、同時にサイリスタ構造による低オン電圧を実現可能
な半導体装置を提供することを目的としている。

【００１０】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、オン時にはサイリスタ状態で
動作し、オフ時にはＩＧＢＴと同様にトランジスタ状態
として動作可能な半導体装置を実現するために、サイリ
スタ状態でオンする第１のゲート電極と、サイリスタ状
態からトランジスタ状態に移行する第２のゲート電極の
２つのゲート電極を備えた半導体装置を開発した。すな
わち、本発明に係る半導体装置は、第２導電型のベース
領域上における、ドレイン電位の印加される第１導電型
のドレイン領域と対峙する位置に、第１導電型のベース
領域と、この第１導電型のベース領域内に形成されソー
ス電位が印加されるソース領域と、このソース領域から
第１導電型のベース領域を経て第２導電型のベース領域
に亘って設置された第１のゲート電極とを備えたサイリ
スタ部を有する半導体装置であって、第１導電型のベー
ス領域とソース領域との接続を制御可能な第２のゲート
電極を具備する制御用ＭＩＳＦＥＴを有することを特徴
としている。

【００１１】このような制御用ＭＩＳＦＥＴとしては、
第２導電型のベース領域上に第１導電型のベース領域と
分離して形成された第１導電型のＭＩＳ用ベース領域を
用いて、この第１導電型のＭＩＳ用ベース領域内に形成
された第２のゲート電極を具備するＭＩＳＦＥＴが構成
された制御用ＭＩＳＦＥＴ部を用い、このＭＩＳＦＥＴ
を構成するＭＩＳ用ソース層には、ＭＩＳ用ベース領域
と共にソース電位を印加し、ＭＩＳ用ドレイン層は、第
１導電型のベース領域と接続することが望ましい。

【００１２】特に本発明では、このような第１および第
２のゲート電極を有する半導体装置において、第２導電
型のベース領域に少なくとも１組の第１導電型の検出用
ベース層と、この検出用ベース層内に形成された第２導
電型の検出用ソース層と、この検出用ソース層から第２
導電型のベース領域に亘って設置された検出用ゲート電
極とを具備する電流検出部を有し、この検出用ソース層
と直列に接続された抵抗手段を介してソース電位が印加
されており、この検出用ソース層と第２のゲート電極が
接続されていることを特徴とする。この抵抗手段を半導
体装置と一体とするためには、抵抗手段として、第２導
電型のベース領域上に形成された多結晶シリコン抵抗を
用いることが望ましい。

【００１３】

【作用】上記の半導体装置において、第１のゲート電極
に、ソース電位に対しソース領域と第２導電型のベース
領域とを導通する電位を印加することにより、ソース領
域から第２導電型のベース領域に多数キャリアが注入さ
れる。これに呼応して第１導電型のドレイン領域から第
２導電型のベース領域に少数キャリアが注入され、第１
導電型のドレイン領域、第２導電型のベース領域、第１
導電型のベース領域からなるトランジスタがオン状態と
なる。これにより、第１導電型のベース領域に多数キャ
リアが注入されることとなり、同時に第２導電型のベー
ス領域、第１導電型のベース領域、第２導電型のソース
領域により構成されるトランジスタがオン状態となる。
従って、第１導電型のドレイン領域、第２導電型のベー
ス領域、第１導電型のベース領域、第２導電型のソース
領域からなるサイリスタがオン状態となる。このため、
サイリスタ状態での導通が可能となり、オン電圧の低減
を図ることができる。

【００１４】ここで、第２のゲート電極を備えた制御用
ＭＩＳＦＥＴをオンとし、第１導電型のベース領域とソ
ース領域を短絡すると、第１導電型のベース領域の多数
キャリアが制御用ＭＩＳＦＥＴを通ってソース領域側に
流出してしまうので、第２導電型のベース領域、第１導
電型のベース領域、第２導電型のソース領域により構成
されるトランジスタがオフ状態となる。このため、サイ
リスタ状態からＩＧＢＴと同様のトランジスタ状態とな
り、デバイス内のキャリア密度が減少する。従って、第
１のゲート電極にソース電位に対しソース領域と第２導
電型のベース領域との導通を遮断する電位を印加するこ
とにより、ソース領域から第２導電型のベース領域への
電子の注入を停止でき、この半導体装置をオフ状態とす
ることができる。このように、本発明に係る半導体装置
は、オン時はサイリスタ状態でオンするため、オン抵抗
を削減することができ、さらに、オフ時にはＩＧＢＴと
同様のトランジスタ状態でオフすることができるので、
ターンオフ時間を短縮することができる。

【００１５】このような半導体装置の、第２導電型のベ
ース領域上に第１導電型のベース領域と分離して第１導
電型のＭＩＳ用ベース領域を形成し、このＭＩＳ用ベー
ス領域へソース電位を印加することにより、ＭＩＳ用ベ
ース領域をｐｎ接合分離することができる。従って、こ
のＭＩＳ用ベース領域に第２のゲート電極、ＭＩＳ用ソ
ース層、ＭＩＳ用ドレイン層からなる制御用ＭＩＳＦＥ
Ｔを構成することができ、サイリスタ状態とトランジス
タ状態の移行が可能な半導体装置を１つの基板上に実現
することが可能となる。

【００１６】特に本発明では、第２導電型のベース領域
に電流検出部を構成することにより、この電流検出部に
サイリスタ部を流れる電流と比例した電流を流すことが
できる。このため、サイリスタ部に何らかの原因で過電
流が流れた場合には、それに比例した電流が電流検出部
に流れ、この電流検出部と直列に接続された抵抗手段の
電圧降下が増大する。従って、第２のゲート電極に印加
される制御電圧が上昇するため、制御用ＭＩＳＦＥＴを
オフ状態とすることができる。これにより、半導体装置
は、停止が可能なトランジスタ状態に移行し、第１のゲ
ート電極に印加される電位によって即座にオフ状態とす
ることが可能となる。

【００１７】

【実施例】以下に図面を参照して、本発明の実施例を説
明する。

【００１８】〔実施例１〕図１に、本実施例に係る第１
のゲートおよび第２のゲートを備えた半導体装置の構成
を示してある。本例の半導体装置は、２つのゲートを備
えていることからデュアルゲートＭＯＳサイリスタ（Ｄ
ＵＧＭＯＴ）と呼ばれている。本例の装置は、縦型の半
導体装置であり、ドレイン電極３５が裏面に設置された
ｐ⁺型の半導体基板をドレイン層１として、このドレイ
ン層１の上にｎ⁺型のバッファ層２およびｎ^-型のベー
ス層３がエピタキシャル成長などにより形成されてい
る。このｎ^-型のベース層３の表面に、スイッチング素
子としての機能を備えたサイリスタ部１０と、このサイ
リスタ部１０を制御するＭＯＳＦＥＴ部２０とが構成さ
れている。

【００１９】サイリスタ部１０は、ｎ^-型のベース層３
の表面に形成されたウェル状のｐ型の拡散層であるｐ型
のベース層４、このｐ型のベース層４の内側の表面に形
成されたｎ⁺型のソース層５およびｐ⁺型のコンタクト
層６を備え、ソース層５からｐ型のベース層４、ｎ^-型
のベース層３に亘って第１のゲート電極７がゲート酸化
膜８を介して設置されている。

【００２０】ＭＯＳＦＥＴ部２０は、サイリスタ部１０
と同様にｎ^-型のベース層３の表面に形成されたウェル
状のｐ型の拡散層であるｐ型のＭＯＳベース層２１、こ
のｐ型のＭＯＳベース層２１の内側の表面に形成された
ｎ⁺型のＭＯＳドレイン層２２およびＭＯＳソース層２
３、さらに、このＭＯＳソース層２３と隣接して形成さ
れたｐ⁺型のＭＯＳコンタクト層２４を備え、ＭＯＳソ
ース層２３からＭＯＳドレイン層２２に亘って第２のゲ
ート電極２５がゲート酸化膜２６を介して設置されてい
る。

【００２１】サイリスタ部１０のソース層５にはソース
端子３１に接続されたソース電極３６が、ドレイン層１
にはドレイン端子３０に接続されたドレイン電極３５が
それぞれ設置されている。また、ＭＯＳＦＥＴ部２０の
ＭＯＳソース層２４およびＭＯＳコンタクト層２４には
ソース端子３１に接続されたＭＯＳソース電極３７が設
置され、ＭＯＳドレイン層２２とサイリスタ部１０のコ
ンタクト層６には接続された接続電極３８ｂ，ａがそれ
ぞれ設置されている。さらに、第１のゲート電極７は第
１のゲート端子Ｇ１と、第２のゲート電極２５は第２の
ゲート端子Ｇ２とそれぞれ接続されており、外部からの
制御信号によりそれぞれチャンネルの形成が行われる。

【００２２】図２に、本例の半導体装置の等価回路を示
してある。本例の装置は、第１のゲート端子Ｇ１により
制御されるサイリスタ部１０と、第２のゲート端子Ｇ２
により制御されるＭＯＳＦＥＴ部２０から構成されい
る。サイリスタ部１０は、ｎ⁺型のソース層５、ｐ型の
ベース層４およびｎ^-型のベース層３により構成される
ｎｐｎ型のトランジスタＱｎｐｎと、ｐ型のベース層
４、ｎ^-型のベース層３、ｎ⁺型のバッファ層２および
ｐ⁺型のドレイン層１により構成されたｐｎｐ型のトラ
ンジスタＱｐｎｐを備えている。従って、これらのトラ
ンジスタＱｎｐｎおよびＱｐｎｐによりサイリスタが構
成され、第１のゲート端子Ｇ１からの信号に基づき第１
のゲート電極７直下にチャンネルが形成されるとトラン
ジスタＱｐｎｐがオンとなり、さらに、トランジスタＱ
ｐｎｐを通って正孔電流がトランジスタＱｎｐｎのベー
スであるｐ型のベース層４に供給されるので、このサイ
リスタがオンとなる。

【００２３】本例の装置にはこのサイリスタ部１０に加
えて、トランジスタＱｎｐｎのベースであるｐ型のベー
ス層４とソース端子３１とを接続可能なＭＯＳＦＥＴ部
２０が設けられている。従って、第２のゲート端子Ｇ２
に供給される信号に基づきＭＯＳＦＥＴ部２０が導通す
ると、トランジスタＱｎｐｎのベースに供給されていた
正孔電流がソース端子３１側に流れ、トランジスタＱｎ
ｐｎはオフ状態となる。このため、本例の装置は、サイ
リスタ状態からトランジスタＱｐｎｐがオン状態である
トランジスタ状態に移行する。

【００２４】図３に、本例の半導体装置を制御するため
にゲート端子Ｇ１、およびＧ２へ供給される信号を示し
てある。本例の装置において第１のゲート端子Ｇ１によ
り制御される第１のゲート電極７、および第２のゲート
端子Ｇ２により制御される第２のゲート電極２５で形成
されるＭＯＳＦＥＴはいずれもｎチャンネル型であり、
ゲート端子Ｇ１、Ｇ２に高レベルの信号を供給すること
により、これらのＭＯＳＦＥＴを導通状態とすることが
できる。まず、時刻ｔ１に第１のゲート端子Ｇ１に高レ
ベルの信号を供給すると、トランジスタＱｐｎｐ、およ
びＱｎｐｎがオンとなりサイリスタ状態で作動する。次
に、時刻ｔ２に第２のゲート端子Ｇ２に高レベルの信号
を供給すると、トランジスタＱｎｐｎがオフとなり、本
例の装置はトランジスタ状態に移行する。従って、時刻
ｔ３に、第１のゲート端子Ｇ１に低レベルの信号を供給
すると、トランジスタＱｐｎｐをオフすることができ、
本例の装置は停止状態となる。このように、本例の半導
体装置においては、起動時にはオン電圧の低いサイリス
タ状態でオンすることができ、停止時にはターンオフ時
間が短く、電圧制御が可能なＩＧＢＴと同様のトランジ
スタ状態でオフすることができる。

【００２５】以下に、シミュレーション等により確認し
た本例の半導体装置と、ＩＧＢＴとの特性を比較しなが
ら本例の半導体装置についてさらに詳しく説明する。図
４および図５に、本例の半導体装置とＩＧＢＴにおける
電子電流線と全電流線とをシミュレーションで得られた
結果に基づき示してある。本例の半導体装置において
は、上述したように第１のゲート電極７に高レベルの電
圧を印加すると、ソース層５から、ｐ型のベース層４の
表面に形成された第１のゲート電極７直下のチャンネル
を通って電子電流がｎ^-型のベース層３に流入する。こ
れに呼応してｐ⁺型のドレイン層１から正孔電流がｎ^-
型のベース層３に流入するため、ｎ^-型のベース層３は
伝導度変調状態となる。この状態は、先に説明した本例
の半導体装置に内蔵されたトランジスタＱｐｎｐおよび
Ｑｎｐｎがオンとなる状態であり、サイリスタ状態に該
当する。この結果、ソース層５とｐ型のベース層４との
ｐｎ接合が潰れて、ソース層５全体から電子電流がドレ
イン層１に向かって電流が流れる。図４に示す本例の半
導体装置の電子電流線（図４（ａ））と、全電流線（図
４（ｂ））はこの状態を良く示している。すなわち、電
子電流はソース層５からｐ型のベース層４を通って、略
均等にｎ^-型のベース層３、ｎ⁺型のバッファ層２から
ドレイン層１に達している。このように、本例の半導体
装置は、オン抵抗が非常に低い状態で動作していること
が判る。

【００２６】これに対し、図５に示すＩＧＢＴにおいて
は、ラッチアップを防止するため、サイリスタ状態での
作動は行われておらず、ソース層５からｐ型のベース層
に形成されたチャンネルを通って、電子電流がｎ^-型の
ベース層に供給される。従って、ｎ^-型のベース層は伝
導度変調を起こし抵抗は低減されるが、ソース層５とｐ
型のベース層４とのｐｎ接合は保持されている。この結
果、電子電流および正孔電流は偏った流れとなる。この
様子は図５に示すＩＧＢＴの電子電流線（図５（ａ））
および全電流線（図５（ｂ））に良く現れており、電子
電流はチャンネルを、また正孔電流はＪＥＦＴ効果によ
りチャンネルに沿って偏った流れとなっている。従っ
て、ＩＧＢＴにおいてはチャンネル抵抗と、ＪＥＦＴ効
果による抵抗の増大から、オン抵抗の削減は一定の限界
があることになる。

【００２７】図６に、本例の半導体装置とＩＧＢＴの電
流−電圧特性を示してある。本図にて示すように、本例
の半導体装置においては、ソース・ドレイン間電圧Ｖｃ
ｅが１Ｖ程度となると電流密度が急激に増大し、低オン
抵抗のサイリスタ状態が実現されていることが判る。こ
のように、本例の半導体装置において、オン時に必要な
オン電圧の低減を図ることができる。例えば、電流密度
が１００Ａ／ｃｍ²の状態でのオン電圧は、本例の半導
体装置が１．０Ｖ程度であるのに対し、ＩＧＢＴでは
３．２Ｖ程度である。従って、本例の半導体装置におい
ては、オン電圧をＩＧＢＴの１／３程度に削減できるこ
とが判る。これは、先に説明したように、本例の半導体
装置においては、電子がチャンネルを通らないためチャ
ンネル抵抗がなく、またＪＦＥＴ効果がないことからこ
れによる抵抗分がないためと考えられる。

【００２８】次に、本例の半導体装置のターンオフ時の
動作について説明する。本例の半導体装置は、上述した
ようにサイリスタ状態で動作している。このため、電子
電流は第１のゲート電極７により形成されたチャンネル
を通って供給されているわけではないので、この第１の
ゲート電極７に低レベルの電圧を印加してチャンネルを
消滅させても本例の半導体装置をオフすることはできな
い。従って、第２のゲート電極２５に高レベルの電圧を
印加し、ＭＯＳＦＥＴ部２０を通ってトランジスタＱｎ
ｐｎのベースにあたるｐ型のベース層４に供給されてい
る正孔電流をソース端子３１に回収することによりトラ
ンジスタＱｎｐｎをオフとして、ＩＧＢＴと同様のトラ
ンジスタ状態を実現する必要がある。この結果、ソース
層５とｐ型のベース層４とのｐｎ接合が回復され、電子
電流等を第１のゲート電極７により形成されるチャンネ
ルにより制御可能となるので、第１のゲート電極７に低
レベルの電圧を印加してチャンネルを消滅させることで
本例の半導体装置をオフ状態とすることが可能となる。

【００２９】図７に、本例の半導体装置のオン電圧の変
化を第１および第２のゲート端子Ｇ１、Ｇ２に供給され
る信号を合わせて示してある。本図にて判るように、時
刻ｔ２にゲート端子Ｇ２に高レベルの信号が供給される
と、本例の半導体装置は、サイリスタ状態からトランジ
スタ状態に移行し、オン電圧が１ＶからＩＧＢＴと同様
の３．２Ｖに上昇する。従って、時刻ｔ３にゲート端子
Ｇ１に低レベルの信号を供給することにより、ＩＧＢＴ
と同様、短いターンオフ時間で本例の半導体装置をオフ
することが可能となる。

【００３０】図８に、本例の半導体装置と、ＩＧＢＴの
ターンオフ波形を比較して示してある。本図は、本例の
半導体装置とＩＧＢＴを３００Ｖの電圧でクランプし、
遮断電流密度を１１０Ａ／ｃｍ²に設定した場合のター
ンオフ時の電流密度の変化（図８（ａ））、および電圧
の変化（図８（ｂ））を示している。本図にて判るよう
に、時刻ｔ３にゲート端子Ｇ１に低レベルの信号を供給
して本例の半導体装置をオフすると、本例の半導体装置
は、ＩＧＢＴと全く同じターンオフ波形を持ってオフ状
態となる。また、ターンオフ時間もＩＧＢＴと同様に短
い。

【００３１】このように、本例の半導体装置は、２つの
ゲート電極を用いて低オン電圧のサイリスタ状態と、Ｉ
ＧＢＴと同様にターンオフ時間の短いトランジスタ状態
とを実現する全く新しいデバイスである。ＭＣＴ、ＩＧ
ＢＴなどのデバイスを高性能化する技術として、ＭＯＳ
ゲートデバイスによる高速化および低駆動電力化、サイ
リスタ構造による低オン電圧化、種々のデバイス構造の
結合による高性能化があったが、オン電圧の低減とスイ
ッチング時間のトレードオフを大幅に改善する装置は見
出されていなかった。しかしながら、本装置により、１
つの装置をオン、オフのそれぞれ適した状態に制御する
という新しいコンセプトの基に発明されたものであり、
サイリスタの低オン電圧と、ＩＧＢＴの短いスイッチン
グ時間を有し、さらに、電圧駆動でサイリスタを制御可
能とする高性能のパワーデバイスを実現することができ
る。

【００３２】〔実施例２〕図９に、本実施例に係る第１
のゲートおよび第２のゲートを備えた半導体装置の構成
を示してある。本例の半導体装置も実施例１において説
明したものと同じく、縦型の半導体装置であり、ドレイ
ン電極３５が裏面に設置されたｐ⁺型の半導体基板をド
レイン層１として、このドレイン層１の上にｎ⁺型のバ
ッファ層２およびｎ^-型のベース層３がエピタキシャル
成長などにより形成されている。このｎ^-型のベース層
３の表面に、スイッチング素子としての機能を備えたサ
イリスタ部１０と、このサイリスタ部１０を制御するＭ
ＯＳＦＥＴ部２０とが構成されている。これらのサイリ
スタ部１０およびＭＯＳＦＥＴ部２０の構成は、実施例
１と同様につき、同じ符号を付して説明を省略する。

【００３３】本例の半導体装置において着目すべき点
は、上記のサイリスタ部１０およびＭＯＳＦＥＴ部２０
に加えて過電流制限部４０がｎ^-型のベース層３上に形
成されていることである。この過電流制限部４０は、サ
イリスタ部１０に流れる電流を検出可能な過電流検出Ｉ
ＧＢＴ４１と、この過電流検出ＩＧＢＴ４１と直列に接
続された多結晶シリコン抵抗４２とから構成されてい
る。過電流検出ＩＧＢＴ４１は、２つのＩＧＢＴ４１ａ
およびＩＧＢＴ４１ｂから構成されており、これらのＩ
ＧＢＴ４１ａ、４１ｂは構成が同じであるので、以下で
は、ＩＧＢＴ４１ａに基づき説明する。ＩＧＢＴ４１ａ
は、ｎ^-型のベース層３の表面に形成されたウェル状の
ｐ型の拡散層であるｐ型の検出用ベース層４３ａ、この
ｐ型の検出用ベース層４３ａの内側の表面に形成された
ｎ⁺型の検出用ソース層４４ａ、さらに、この検出用ソ
ース層４４ａから検出用ベース層４３ａを経てｎ^-型の
ベース層３にゲート酸化膜を介して設置された検出用ゲ
ート電極４５から構成されている。このゲート電極４５
は第１のゲート端子Ｇ１に接続されており、この検出用
ＩＧＢＴ４１ａ、４１ｂはサイリスタ部１０と同じタイ
ミングでオン・オフが行われる。

【００３４】多結晶シリコン抵抗４２は、ｎ^-型のベー
ス層３の表面に酸化膜４６を介して設置された多結晶シ
リコン４７から構成されており、この抵抗の一方の接続
端子４８ａは、ソース端子３１と、他方の接続端子４８
ｂは検出用ＩＧＢＴ４１ａ，ｂの検出用ソース層４４
ａ，ｂに設置された検出用ソース電極４９ａ，ｂと接続
され、さらに、第２ゲート端子Ｇ２と接続されている。

【００３５】図１０に、本例の半導体装置の等価回路を
示してある。本例の半導体装置のサイリスタ部１０およ
びＭＯＳＦＥＴ部２０の構成は実施例１と同様につき同
じ符号を付して説明を省略する。本例の半導体装置に追
設された過電流制限部４０は、サイリスタ部１０と並列
に接続されている。すなわち、検出用ＩＧＢＴ４１ａ、
４４ｂのドレインはサイリスタ部１０のドレイン層１と
共用であり、ソース端子３１には多結晶シリコン抵抗４
２の一方の接続端子４８ａが接続されている。

【００３６】従って、サイリスタ部１０を流れる電流と
比例した電流が過電流制限部４０を流れ、過電流制限部
４０を流れる電流に対応した電圧降下が多結晶シリコン
抵抗の他方の接続端子４８ｂに発生する。さらに、この
他方の接続端子４８ｂは、第２ゲート端子Ｇ２に接続さ
れているので、サイリスタ部１０に過電流が流れ、これ
に比例して過電流制限部４０にも過電流が流れると、他
方の接続端子４８ｂの電圧が上昇し、第２ゲート端子Ｇ
２に高レベルの電圧が供給される。このため、本例の半
導体装置はサイリスタ状態からトランジスタ状態に移行
し、第１ゲート端子Ｇ１に低レベルの電圧が供給される
ことにより短いターンオフ時間でオフ状態とすることが
できる。

【００３７】図１１に、これらの動きをタイミングチャ
ートとして示す。先ず、時刻ｔ１１に第１ゲート端子Ｇ
１に高レベルの信号を供給すると本例の半導体装置はオ
ンとなる。この状態は、実施例１において説明したよう
にサイリスタ状態であるので、オン電圧は低い。次に、
何らかの原因により、時刻ｔ１２に過電流状態となり、
サイリスタ部１０に過電流が流れる。この段階では本例
の半導体装置はサイリスタ状態であるので、第１ゲート
端子Ｇ１に低レベルの信号を供給してもオフすることは
できない。従って、早い段階で本例の半導体装置をトラ
ンジスタ状態に移行させる必要がある。本例の半導体装
置は、過電流制限部４０が用意されていおり、過電流が
発生するとそれに応じて多結晶シリコン抵抗の他方の接
続端子４８ｂの電圧が上昇する。この端子４８ｂは第２
ゲート端子Ｇ２と接続されいるので、第２ゲート端子Ｇ
２の電圧もこれに応じて上昇する。その結果、時刻ｔ１
３に第２ゲート端子Ｇ２の電圧レベルが閾値を越える
と、ＭＯＳＦＥＴ部２０が導通し、本例の半導体装置は
サイリスタ状態からトランジスタ状態へ移行する。従っ
て、時刻ｔ１４に、第１ゲート端子Ｇ１に低レベルの信
号が供給されると即座に本例の半導体装置は停止状態と
なる。

【００３８】このように、本例の半導体装置は、過電流
状態となるとサイリスタ状態から自動的にトランジスタ
状態に移行でき、外部からの信号に即応して半導体装置
を停止させることができる。従って、過電流状態による
半導体装置の焼損等を未然に防止することが可能であ
り、本例の半導体装置により、過電流検出・保護装置が
内蔵されたインテリジェントパワー半導体装置を実現す
ることができる。また、過電流を検出するためのＩＧＢ
Ｔ、検出用の抵抗は全て半導体装置自体に設置すること
が可能であるので、このような機能を備えたスイッチン
グ素子を単体の半導体素子として取り扱うことが可能と
なる。さらに、本例の半導体装置は、先に説明したよう
に、サイリスタ状態でオンとなり、トランジスタ状態へ
の移行後オフとすることができることから、低オン電圧
であると同時にターンオフ時間の短縮が図られた半導体
装置であり、高周波応用においても、スイッチング損失
を抑制が可能な特性を備えている。このように、本例の
半導体装置を用いることにより、保護機能を搭載しなが
ら低オン電圧、短いターンオフ時間といった優れた特性
を有する半導体装置を実現することが可能となる。

【００３９】なお、本例および実施例１においては、ソ
ース層とドレイン層が装置の表面および裏面に設置され
た縦型の装置に基づき説明しているが、ソース層とドレ
イン層が同じ面に設置された横型の装置においても、実
現できることは勿論である。

【００４０】

【発明の効果】以上において説明したように、本発明に
係る半導体装置は、第１のゲート電極および第２のゲー
ト電極を用いて、オン時には、サイリスタと同様の低オ
ン電圧を、また、オフ時にはＩＧＢＴと同様の短いスイ
ッチング時間を実現可能としたものである。従って、従
来のＭＣＴ、ＩＧＢＴなどのパワー半導体デバイスでは
不可能であった、スイッチング時間とオン電圧のトレー
ドオフを大幅に改善することができる。従って、本装置
により、中、大電流、そして、中、高耐圧の装置、回路
に用いられるパワーデバイスの大幅な高性能化が可能と
なる。また、オン電圧が低く、スイッチング速度が早い
ため、高周波応用においても、大幅に損失を低減するこ
とが可能である。このように、本発明に係る半導体装置
を採用することにより、近年、特に省電力化の見地等よ
り要望されている種々の装置の低損失化、小型化を実現
することが可能である。

【００４１】特に本発明では、第２導電型のベース領域
に電流検出部を構成することにより、この電流検出部に
サイリスタ部を流れる電流と比例した電流を流すことが
できる。このため、サイリスタ部に何らかの原因で過電
流が流れた場合には、それに比例した電流が電流検出部
に流れ、この電流検出部と直列に接続された抵抗手段の
電圧降下が増大する。従って、第２のゲート電極に印加
される制御電圧が上昇するため、制御用ＭＩＳＦＥＴを
オフ状態とすることができる。これにより、半導体装置
は、停止が可能なトランジスタ状態に移行し、第１のゲ
ート電極に印加される電位によって即座にオフ状態とす
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体装置の構成を示す
断面図である。

【図２】図１に示す半導体装置の等価回路を示す回路図
である。

【図３】図１に示す半導体装置の２つのゲート端子に供
給される信号と半導体装置の動作状態を示す説明図であ
る。

【図４】図１に示す半導体装置における電流の流れを電
子電流線（ａ）、全電流線（ｂ）を用いて示す説明図で
ある。

【図５】ＩＧＢＴにおける電流の流れを電子電流線
（ａ）、全電流線（ｂ）を用いて示す説明図である。

【図６】図１に示す半導体装置とＩＧＢＴの電流−電圧
特性を示すグラフ図である。

【図７】図１に示す半導体装置において、ゲート端子Ｇ
１およびＧ２の信号の状態（ａ）とサイリスタ状態から
トランジスタ状態に移行する際の電圧の変化（ｂ）を示
すグラフ図である。

【図８】図１に示す半導体装置とＩＧＢＴのターンオフ
時の電流変化（ａ）、電圧変化（ｂ）をゲート端子Ｇ１
およびＧ２の信号の状態（ｃ）に対し示すグラフ図であ
る。

【図９】本発明の実施例２に係る半導体装置の構成を示
す断面図である。

【図１０】図９に示す半導体装置の等価回路を示す回路
図である。

【図１１】図９に示す半導体装置の動作を示すタイミン
グチャートである。

【図１２】ＩＧＢＴの構造の一例を示す断面図である。

【符号の説明】

１・・・ドレイン層２・・・ｎ⁺型のバッファ層３・・・ｎ^-型のベース層４・・・ｐ型のベース層５・・・ｎ⁺型のソース層６・・・ｐ⁺型のコンタクト層７・・・第１のゲート電極８・・・ゲート酸化膜１０・・・サイリスタ部２０・・・ＭＯＳＦＥＴ部２１・・・ｐ型のＭＯＳベース層２２・・・ｎ⁺型のＭＯＳドレイン層２３・・・ｎ⁺型のＭＯＳソース層２４・・・ｐ⁺型のＭＯＳコンタクト層２５・・・第２のゲート電極２６・・・ゲート酸化膜３０・・・ドレイン端子３１・・・ソース端子３２・・・第１ゲート端子Ｇ１３３・・・第２ゲート端子Ｇ２３５・・・ドレイン電極３６・・・ソース電極３７・・・ＭＯＳソース電極３８・・・接続電極４０・・・過電流検出部４１・・・過電流検出用ＩＧＢＴ４２・・・多結晶シリコン抵抗４３・・・検出用ベース層４４・・・検出用ソース層４５・・・検出用ゲート電極４６・・・絶縁酸化膜４７・・・多結晶シリコン４８・・・接続端子５２・・・ドレイン層５３・・・ｎ⁺型のバッファ層５４・・・ｎ^-型の伝導度変調層５５・・・ゲート酸化膜５６・・・ゲート電極５７・・・ｐ型のチャンネル層５８・・・ｎ⁺型のソース層５９・・・ｐ⁺型のコンタクト層６０・・・ソース電極６１・・・ドレイン電極６３・・・チャンネル

フロントページの続き (56)参考文献特開平５−326936（ＪＰ，Ａ) 特開平５−315619（ＪＰ，Ａ) 特開平５−235363（ＪＰ，Ａ) 特開平４−18763（ＪＰ，Ａ) 特開平３−148872（ＪＰ，Ａ) 特開平３−145163（ＪＰ，Ａ) 特開平３−136371（ＪＰ，Ａ) 特開平１−181571（ＪＰ，Ａ) 特開昭63−288064（ＪＰ，Ａ) 特開昭57−78225（ＪＰ，Ａ) 平成４年電気学会全国大会講演論文集，Ｎｏ．５，ｐ．５．７（1992）「デュアルゲートＭＯＳゲートサイリスタ〔ＤＵＧＭＯＴ〕」 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/749

Claims

(57)【特許請求の範囲】

【請求項１】第２導電型のベース領域上における、ド
レイン電位の印加される第１導電型のドレイン領域と対
峙する位置に、第１導電型のベース領域と、この第１導
電型のベース領域内に形成されソース電位が印加される
ソース領域と、このソース領域から前記第１導電型のベ
ース領域を経て前記第２導電型のベース領域に亘って設
置された第１のゲート電極とを備えたサイリスタ部を有
する半導体装置において、前記第１導電型のベース領域と前記ソース領域との接続
を制御可能な第２のゲート電極を具備する制御用ＭＩＳ
ＦＥＴを有し、前記第２導電型のベース領域に少なくとも１組の第１導
電型の検出用ベース層と、この検出用ベース層内に形成
された第２導電型の検出用ソース層と、この検出用ソー
ス層から前記第２導電型のベース領域に亘って設置され
た検出用ゲート電極とを具備する電流検出部を有し、前
記検出用ソース層と直列に接続された抵抗手段を介して
前記ソース電位が印加されており、この検出用ソース層
と前記第２のゲート電極が接続されていることを特徴と
する半導体装置。
【請求項２】第２導電型のベース領域上における、ド
レイン電位の印加される第１導電型のドレイン領域と対
峙する位置に、第１導電型のベース領域と、この第１導
電型のベース領域内に形成されソース電位が印加される
ソース領域と、このソース領域から前記第１導電型のベ
ース領域を経て前記第２導電型のベース領域に亘って設
置された第１のゲート電極とを備えたサイリスタ部を有
する半導体装置であって、前記第２導電型のベース領域上に前記第１導電型のベー
ス領域と分離して形成された第１導電型のＭＩＳ用ベー
ス領域と、この第１導電型のＭＩＳ用ベース領域内に形
成された第２のゲート電極を具備する制御用ＭＩＳＦＥ
Ｔとを備えた制御用ＭＩＳＦＥＴ部を有し、前記制御用ＭＩＳＦＥＴは、前記ＭＩＳ用ベース領域と
共に前記ソース電位が印加される第２導電型のＭＩＳ用
ソース層と、前記第１導電型のベース領域と接続された
第２導電型のＭＩＳ用ドレイン層とを備え、前記第２導電型のベース領域に少なくとも１組の第１導
電型の検出用ベース層と、この検出用ベース層内に形成
された第２導電型の検出用ソース層と、この検出用ソー
ス層から前記第２導電型のベース領域に亘って設置され
た検出用ゲート電極とを具備する電流検出部を有し、前
記検出用ソース層と直列に接続された抵抗手段を介して
前記ソース電位が印加されており、この検出用ソース層
と前記第２のゲート電極が接続されていることを特徴と
する半導体装置。
【請求項３】請求項１または２において、前記抵抗手
段は、前記第２導電型のベース領域上に形成された多結
晶シリコン抵抗であることを特徴とする半導体装置。