JP3162729B2 - Data recovery circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ＦＳＫ信号を２値のデ
ジタルデータに復調し、このデータに同期したクロック
に基づいて、前記データを再生するデータ再生回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data reproducing circuit for demodulating an FSK signal into binary digital data and reproducing the data based on a clock synchronized with the data.

【０００２】[0002]

【従来の技術】デジタルデータをＦＭ信号に変調する変
調方式の１つに、ＦＳＫ（frequency shift keying）が
ある。かかる変調方式は、図７に示すように、２値のデ
ジタルデータ“１”，“０”を、２種の周波数信号“ｆ
１”“ｆ２”を有するＦＭ信号に変換するものである。
かかるＦＳＫ信号を再生装置が受信した場合、再生装置
は、まずＦＳＫ信号から“１”，“０”の方形波信号を
再生し、然る後、この方形波信号とクロックとからデジ
タルデータ列を再生する（図８参照）。そして、このデ
ジタルデータをデジタル復調して、所望の再生信号を得
る。2. Description of the Related Art One of the modulation systems for modulating digital data into FM signals is FSK (frequency shift keying). According to such a modulation method, as shown in FIG. 7, binary digital data “1” and “0” are converted into two types of frequency signals “f”.
1 "and" f2 ".
When the reproducing apparatus receives such an FSK signal, the reproducing apparatus first reproduces a "1", "0" square wave signal from the FSK signal, and then converts a digital data stream from the square wave signal and the clock. Play (see FIG. 8). Then, the digital data is digitally demodulated to obtain a desired reproduction signal.

【０００３】最近、デジタルデータを、かかるＦＳＫ信
号の形態で媒体に記録する技術が検討されている。例え
ば、光磁気ディスクなど、記録が可能なディスクにおい
ては、ディスクの記録トラックをＦＳＫ信号の波形に応
じてうねらせることにより、記録トラック上にアドレス
データなど、あらかじめ必要な情報を記録しておくこと
ができる。かかるディスクにおいては、ディスクを回転
させながら、ビームによって記録トラックを走査する
と、トラックに対するビームスポットのディスク径方向
の位置ズレを示すトラッキングエラー信号に上記ＦＳＫ
信号が現れる。従って、かかるトラッキングエラー信号
を加工することにより、記録されたＦＳＫ信号を読み取
ることができる。Recently, a technique for recording digital data on a medium in the form of such an FSK signal has been studied. For example, in a recordable disk such as a magneto-optical disk, necessary information such as address data is previously recorded on the recording track by making the recording track of the disk undulate according to the waveform of the FSK signal. Can be. In such a disk, when a recording track is scanned by a beam while rotating the disk, the tracking error signal indicating the positional deviation of the beam spot with respect to the track in the disk radial direction is given by the FSK.
A signal appears. Therefore, the recorded FSK signal can be read by processing the tracking error signal.

【０００４】[0004]

【発明が解決しようとする課題】ＦＳＫ信号からデジタ
ルデータに同期したクロックを再生する場合、ＰＬＬ
（Phasa Locked Loop）を利用することができる。図７
において、再生方形波信号 からクロックを再生する場
合には、一般に、再生方形波信号のエッジをまず検出
し、この検出パルスと再生クロックの間の位相を比較し
て位相整合を行う。この際、検出パルスは、デジタルデ
ータに応じて不規則なタイミングを有するため、かかる
検出パルスから、デジタルデータの周波数情報を検出す
ることは困難である。このため、かかるＰＬＬにあって
は、ＰＬＬの中心周波数が、通常再生時のデジタルデー
タのビットレートに合うように、あらかじめ決められて
いる。When reproducing a clock synchronized with digital data from an FSK signal, a PLL is required.
(Phasa Locked Loop) can be used. FIG.
In reproducing the clock from the reproduced square wave signal, the edge of the reproduced square wave signal is generally detected first, and the phase between the detected pulse and the reproduced clock is compared to perform phase matching. At this time, since the detection pulse has irregular timing according to the digital data, it is difficult to detect the frequency information of the digital data from the detection pulse. For this reason, in such a PLL, the center frequency of the PLL is determined in advance so as to match the bit rate of digital data during normal reproduction.

【０００５】このようなＰＬＬにおいては、ＦＫＳ信号
から得られるデジタルデータのビットレートが前記中心
周波数近傍に安定していなければ、デジタルデータに同
期したクロックを再生できない。このため、このような
場合には、デジタルデータのビットレートが前記中心周
波数近傍に安定するのを待って、ＰＬＬをロックさせる
必要がある。[0005] In such a PLL, a clock synchronized with the digital data cannot be reproduced unless the bit rate of the digital data obtained from the FKS signal is stable near the center frequency. Therefore, in such a case, it is necessary to lock the PLL after the bit rate of the digital data stabilizes near the center frequency.

【０００６】本発明は、かかる不都合を解消し、ＦＳＫ
信号からデジタルデータを再生するに際して、デジタル
データのビットレートが安定していない場合であって
も、正確なクロックを再生することを課題とする。[0006] The present invention solves such inconvenience and provides FSK.
In reproducing digital data from a signal, an object is to reproduce an accurate clock even when the bit rate of the digital data is not stable.

【０００７】[0007]

【課題を解決するための手段】上記の課題に鑑み、本発
明は、パルス状に波形整形されたＦＳＫ信号が入力され
ると共に該ＦＳＫ信号の周波数に応じたカウント値を出
力するカウンタ手段を有する第１のＰＬＬ手段と、前記
ＦＳＫ信号に応じた再生方形波信号を作成する復調手段
と、前記第１のＰＬＬ手段におけるカウンタ手段からの
カウント値を積分してＦＳＫ信号のキャリア周波数に応
じたカウント値を出力する積分手段と、前記積分手段が
出力するカウント値に基づいてＦＳＫ信号に応じたデジ
タルデータ列の周波数に接近したカウント値を出力する
演算手段と、前記復調手段からの再生方形波信号及び前
記演算手段からのカウント値に基づいて再生信号を出力
する第２のＰＬＬ手段とを備えたことを特徴とする。SUMMARY OF THE INVENTION In view of the above problems, the present invention has counter means for receiving a pulse-shaped FSK signal and outputting a count value corresponding to the frequency of the FSK signal. First PLL means, demodulation means for generating a reproduced square wave signal corresponding to the FSK signal, and counting according to the carrier frequency of the FSK signal by integrating the count value from the counter means in the first PLL means Integrating means for outputting a value, calculating means for outputting a count value close to the frequency of the digital data sequence corresponding to the FSK signal based on the count value output by the integrating means, and a reproduced square wave signal from the demodulating means. And a second PLL means for outputting a reproduction signal based on the count value from the arithmetic means.

【０００８】[0008]

【作用】ＦＳＫ信号の周波数とデジタルデータの周波数
は正比例の関係にある。このため、ＦＳＫ信号の周波数
を検出し、これに比例定数を乗算すれば、デジタルデー
タの周波数を得ることができる。The frequency of the FSK signal is directly proportional to the frequency of the digital data. Therefore, the frequency of the digital data can be obtained by detecting the frequency of the FSK signal and multiplying the frequency by a proportional constant.

【０００９】[0009]

【実施例】以下、本発明の実施例について、図面を用い
て説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１０】図１において、１は第１のＰＬＬ（デジタ
ルＰＬＬ）であり、位相比較回路１０、第１及び第２の
アップダウンカウンタ１１，１２、演算回路１３、ラッ
チ回路１４、及びカウンタ１５よりなる。位相比較回路
１０は、図２に示すように、第１及び第２のフリップフ
ロップ１０１，１０２、インバータ１０３，１０４、第
１、第２及び第３のＮＡＮＤゲート１０５，１０６，１
０７からなる。一方の入力端子Ｒには、パルス状に波形
整形されたＦＳＫ信号が入力され、また、他方の入力端
子Ｖには、カウンタ１５から出力されたクロックが入力
される。フリップフロップ１０１，１０２は、所謂Ｄフ
リップフロップで、初期状態においては、ＱはＬレベ
ル、反転ＱはＨレベルにある。その後、インバータ１０
３，１０４からの信号の立ち上がりに応答してＱ及び反
転Ｑの出力が反転する。この状態は、クリア信号が立ち
上がるまで維持される。In FIG. 1, reference numeral 1 denotes a first PLL (digital PLL), which comprises a phase comparator 10, first and second up / down counters 11, 12, an arithmetic circuit 13, a latch circuit 14, and a counter 15. Become. As shown in FIG. 2, the phase comparison circuit 10 includes first and second flip-flops 101 and 102, inverters 103 and 104, first, second, and third NAND gates 105, 106, and 1.
07. One input terminal R receives a pulse-shaped FSK signal, and the other input terminal V receives a clock output from the counter 15. The flip-flops 101 and 102 are so-called D flip-flops. In an initial state, Q is at L level and inverted Q is at H level. Then, the inverter 10
The outputs of Q and Q are inverted in response to the rise of the signal from 3,104. This state is maintained until the clear signal rises.

【００１１】かかる位相比較器１０の各部の信号のタイ
ミングチャートを第３図及び第４図に示す。クロックの
周波数がＦＳＫ信号の周波数よりも小さい場合（図
３）、あるいはクロックの位相がＦＳＫ信号の位相より
も遅れている場合（図４）には、第１のＮＡＮＤゲート
１０５側の出力に立ち下がり期間が発生する。クロック
とＦＳＫ信号の間の周波数あるいは位相の関係が、これ
とは逆の状態にあるときには、第２のＮＡＮＤゲート１
０６に立ち下がり期間が発生する。FIGS. 3 and 4 show timing charts of the signals of the respective parts of the phase comparator 10. FIG. When the frequency of the clock is lower than the frequency of the FSK signal (FIG. 3), or when the phase of the clock is behind the phase of the FSK signal (FIG. 4), the output on the first NAND gate 105 side rises. A falling period occurs. When the frequency or phase relationship between the clock and the FSK signal is in the opposite state, the second NAND gate 1
At 06, a falling period occurs.

【００１２】第１のＮＡＮＤゲート１０５の出力は、第
１及び第２のアップダウンカウンタ１１及び１２のＤＯ
ＷＭ端子に入力され、また、第２のＮＡＮＤゲート１０
６の出力は、第１及び第２のアップダウンカウンタ１１
及び１２のＵＰ端子に入力される。第１のアップダウン
カウンタ１１は、入力信号の立ち下がりに応答してリセ
ットされるとともにカウント動作を開始し、入力信号の
立ち上がりに応答してカウント動作を終了する。これに
対し、第２のアップダウンカウンタ１２は、入力信号が
立ち下がってもリセットされることはなく、入力信号が
立ち下がっている間にカウント動作を行って、カウント
値の更新を行う。なお、両カウンタは、例えば水晶発振
器から発せられる共通のクロックをカウントする。The output of the first NAND gate 105 is supplied to the DO of the first and second up-down counters 11 and 12.
WM terminal and the second NAND gate 10
The output of the first and second up-down counters 11
And 12 are input to the UP terminals. The first up / down counter 11 is reset in response to the falling edge of the input signal, starts the counting operation, and ends the counting operation in response to the rising edge of the input signal. On the other hand, the second up / down counter 12 is not reset even when the input signal falls, and performs the count operation while the input signal falls, thereby updating the count value. Both counters count, for example, a common clock generated from a crystal oscillator.

【００１３】第１及び第２のアップダウンカウンタ１１
及び１２からの各カウント値データは、演算回路１３に
入力される。演算回路１３は、各データを加算した後、
これにループのゲインを決定する係数を乗算してカウン
タ１５に設定する設定値データを作成する。カウンタ１
５は、前記水晶発振器からのクロックをカウントし、カ
ウント値が前記設定値に達する度にクロックパルスを一
発だけ発する。カウンタ１５は、クロックパルスを発す
る度にリセットされる。First and second up-down counters 11
And 12 are input to the arithmetic circuit 13. After adding each data, the arithmetic circuit 13 calculates
This is multiplied by a coefficient for determining the gain of the loop to create set value data to be set in the counter 15. Counter 1
5 counts the clock from the crystal oscillator, and issues one clock pulse each time the count value reaches the set value. The counter 15 is reset every time a clock pulse is issued.

【００１４】第１のＰＬＬ１によれば、クロックとＦＳ
Ｋ信号の間に位相あるいは周波数のずれが存在すると、
ずれの方向に応じてカウンタの設定値が増減され、これ
により、クロックの周波数が調節される。クロックがＦ
ＳＫ信号の一方の周波数信号成分に完全に同期した状態
（周波数と位相の両方が一致）においては、第１のアッ
プダウンカウンタ１１からのカウント値データは“０”
であり、カウンタ１５の設定値データは、第２のアップ
ダウンカウンタ１２からのカウント値データのみによっ
て作成される。この状態において、ＦＳＫ信号の状態が
もう一方の周波数信号成分に切り換わると、第１のアッ
プダウンカウンタ１１から、正あるいは負のカウント値
データが出力され、また、第２のアップダウンカウンタ
１２のカウント値データにこのカウント値データが加算
される。かかる変動に応じてカウンタ１５の設定値デー
タが更新され、これによりクロックの周波数が変化す
る。かかるクロックの周波数変化は、クロックが、前記
もう一方の周波数信号成分に完全に同期するまで続く。According to the first PLL 1, the clock and the FS
If there is a phase or frequency shift between the K signals,
The set value of the counter is increased or decreased according to the direction of the shift, whereby the frequency of the clock is adjusted. Clock is F
In a state completely synchronized with one frequency signal component of the SK signal (both frequency and phase match), the count value data from the first up / down counter 11 is “0”.
The set value data of the counter 15 is created only by the count value data from the second up / down counter 12. In this state, when the state of the FSK signal switches to the other frequency signal component, the first up / down counter 11 outputs positive or negative count value data, and the second up / down counter 12 This count value data is added to the count value data. The set value data of the counter 15 is updated in accordance with such a change, whereby the frequency of the clock changes. Such a frequency change of the clock continues until the clock is completely synchronized with the other frequency signal component.

【００１５】かかる第１のＰＬＬ１は、入力信号が単調
な信号でありさえすれば、クロックを、この入力信号に
完全に同期させることができる。The first PLL 1 can completely synchronize the clock with the input signal as long as the input signal is a monotonous signal.

【００１６】ＦＳＫ復調回路３は、第１のアップダウン
カウンタ１１からのカウント値データを監視することに
よって、ＦＳＫ信号に応じた再生方形波信号を作成す
る。かかるカウント値データの符号は、ＦＳＫ信号の一
方の周波数信号成分とクロックが同期している状態にお
いては零であるが、この状態から、ＦＳＫ信号の状態が
もう一方の周波数信号成分に切り換わると、カウント値
データの符号は、周波数信号の変化方向に応じて零から
正あるいは負へと変化する。かかる符号の変化時に、再
生方形波信号の値を反転させることにより、ＦＳＫ信号
に応じた再生方形波信号を作成できる。The FSK demodulation circuit 3 creates a reproduced square wave signal corresponding to the FSK signal by monitoring the count value data from the first up / down counter 11. The sign of the count value data is zero when the clock is synchronized with one frequency signal component of the FSK signal, but when the state of the FSK signal switches to the other frequency signal component from this state. The sign of the count value data changes from zero to positive or negative according to the change direction of the frequency signal. By inverting the value of the reproduced square wave signal when the sign changes, a reproduced square wave signal corresponding to the FSK signal can be created.

【００１７】さて、第２のアップダウンカウンタ１２か
らのカウント値データについてみると、このカウント値
データは、ＦＳＫ信号の周波数信号成分が切り替わる度
に、各周波数に応じたカウント値データを出力すること
が分かる。各周波数信号成分は、長時間の間には、ほぼ
同様の比率で現れることが予想できる。従って、かかる
第２のアップダウンカウンタ１２のカウント値データを
積分することにより、ＦＳＫ信号のキャリア周波数に応
じたカウント値データを得ることができる。一方、ＦＳ
Ｋ信号に応じたデジタルデータ列の周波数は、前記キャ
リア周波数に対して、正比例の関係にある。従って、前
記キャリア周波数に応じたカウント値データに、適当な
比例定数を乗算することにより、デジタルデータ列の周
波数に接近したカウント値データを得ることができる。
図１において、積分回路４及び演算回路５は、かかる機
能を実行している。即ち、積分回路４は、第２のアップ
ダウンカウンタ１２からのカウント値データを積分して
ＦＳＫ信号のキャリア周波数に応じたカウント値データ
を作成し、演算回路５は、このカウント値データに、適
当な比例定数を乗算してデジタルデータ列の周波数に接
近したカウント値データを作成する。As for the count value data from the second up / down counter 12, the count value data is output every time the frequency signal component of the FSK signal is switched. I understand. It can be expected that each frequency signal component will appear at approximately the same ratio over a long period of time. Therefore, by integrating the count value data of the second up / down counter 12, count value data corresponding to the carrier frequency of the FSK signal can be obtained. On the other hand, FS
The frequency of the digital data sequence corresponding to the K signal is directly proportional to the carrier frequency. Therefore, by multiplying the count value data corresponding to the carrier frequency by an appropriate proportional constant, count value data close to the frequency of the digital data string can be obtained.
In FIG. 1, the integrating circuit 4 and the arithmetic circuit 5 perform such a function. That is, the integration circuit 4 integrates the count value data from the second up / down counter 12 to create count value data corresponding to the carrier frequency of the FSK signal, and the arithmetic circuit 5 applies an appropriate value to the count value data. By multiplying the digital value by a proportional constant, count value data close to the frequency of the digital data string is created.

【００１８】第２のＰＬＬ２は、かかるカウント値デー
タによって得られる周波数を中間周波数として利用し、
前記ＦＳＫ復調回路３からの再生方形波信号からデジタ
ルデータ列に同期したクロックを再生する。かかる再生
方形波信号にあっては、上記ＦＳＫ信号のような一定周
波数の規則正しいパルス列信号ではないので、上記のよ
うな周波数比較型のＰＬＬを用いてクロックの周波数を
決定することはできない。従ってこのような信号に対し
ては、クロックの中心周波数を、デジタルデータ列の中
心周波数にあらかじめ設定しておき、この中心周波数を
中心として、クロックの位相整合をするようにする。The second PLL 2 uses a frequency obtained by the count value data as an intermediate frequency,
A clock synchronized with the digital data sequence is reproduced from the reproduced square wave signal from the FSK demodulation circuit 3. Since such a reproduced square wave signal is not a regular pulse train signal having a constant frequency like the FSK signal, the clock frequency cannot be determined using the above-described frequency comparison type PLL. Therefore, for such a signal, the center frequency of the clock is set in advance to the center frequency of the digital data string, and the phase of the clock is matched around the center frequency.

【００１９】第２のＰＬＬ２は、位相比較器２０、アッ
プダウンカウンタ２１、演算回路２２、ラッチ回路２３
及びカウンタ２４からなる。位相比較器２１は、上記第
１のＰＬＬ１のアップダウンカウンタ１０とは構成が異
なっている。図５に、その構成を示す。図示のように、
位相比較器２０は、第１及び第２のＮＡＮＤゲート２０
１，２０２と、インバータ２０３からなる。再生方形波
信号はＲ端子に入力され、再生クロックはＶ端子に入力
される。位相比較は、Ｒ端子からの入力パルスがＨレベ
ルのときにのみ行われ、その間のＶ端子入力の状態に応
じて第１及び第２のＮＡＮＤゲート２０１，２０２の出
力が反転する。図６に、各部の信号のタイミングチャー
トを示す。第１及び第２のＮＡＮＤゲート２０１，２０
２からの信号は、Ｒ入力信号のＨレベルパルスの中間点
においてＶ入力信号が立ち上がるとき同一の幅で立ち下
がるようになる。この状態において、Ｒ入力信号とＶ入
力信号が同期したことになる。第１及び第２のＮＡＮＤ
ゲート２０１，２０２からの出力は、後段のアップダウ
ンカウンタ２１のＤＯＷＮ入力，ＵＰ入力に入力され
る。The second PLL 2 includes a phase comparator 20, an up / down counter 21, an arithmetic circuit 22, and a latch circuit 23.
And a counter 24. The configuration of the phase comparator 21 is different from that of the up-down counter 10 of the first PLL 1. FIG. 5 shows the configuration. As shown,
The phase comparator 20 includes first and second NAND gates 20.
1, 202 and an inverter 203. The reproduced square wave signal is input to an R terminal, and the reproduced clock is input to a V terminal. The phase comparison is performed only when the input pulse from the R terminal is at the H level, and the outputs of the first and second NAND gates 201 and 202 are inverted according to the state of the V terminal input during that time. FIG. 6 shows a timing chart of signals of the respective units. First and second NAND gates 201, 20
The signals from 2 fall at the same width when the V input signal rises at the midpoint of the H level pulse of the R input signal. In this state, the R input signal and the V input signal are synchronized. First and second NAND
Outputs from the gates 201 and 202 are input to the DOWN input and the UP input of the up / down counter 21 at the subsequent stage.

【００２０】アップダウンカウンタ２１は、上記第１の
ＰＬＬ１の第２のアップダウンカウンタ１２と同様、入
力信号の立ち下がり期間のクロックをカウントして、カ
ウント値データを累積更新する。かかるカウント値デー
タは、上記演算回路５からの中心周波数に対するデジタ
ルデータ列の位相の誤差成分を与えている。The up / down counter 21 counts clocks during the falling period of the input signal and cumulatively updates the count value data, similarly to the second up / down counter 12 of the first PLL 1. The count value data gives an error component of the phase of the digital data sequence with respect to the center frequency from the arithmetic circuit 5.

【００２１】演算回路２２は、かかるカウント値データ
と演算回路５からのカウント値データを演算し、上記第
１のＰＬＬ１と同様、カウンタ２４の設定値データを作
成する。しかして、カウンタ２４からクロックが出力さ
れる。The arithmetic circuit 22 calculates the count value data and the count value data from the arithmetic circuit 5, and creates the set value data of the counter 24 as in the case of the first PLL1. Thus, the clock is output from the counter 24.

【００２２】以上、本発明の一実施例について説明した
が、本発明はかかる実施例に限定されるものではなく、
他に、種々の変更が可能である。例えば、上記実施例で
は、ＦＳＫ信号の中心周波数（キャリア周波数）に比例
定数を乗算して、デジタルデータ列の中心周波数を得る
ようにしたが、ＦＳＫ信号の２種類の信号成分の内、一
方だけを取り出し、この信号成分の周波数に比例定数を
乗算してデジタルデータ列の中心周波数を得るようにし
てもよい。また、上記実施例では、ＦＳＫ信号に対して
ＰＬＬを配し、このＰＬＬによってＦＳＫ信号の周波数
を得るようにしたが、これに限らず他の回路構成によっ
てＦＳＫ信号の周波数を得るようにしてもよい。また、
本発明は、種々の回路単位を組み合わせて構成すること
もできるし、マイコン内に組み込むこともできる。Although the embodiment of the present invention has been described above, the present invention is not limited to the embodiment.
In addition, various changes are possible. For example, in the above embodiment, the center frequency (carrier frequency) of the FSK signal is multiplied by the proportionality constant to obtain the center frequency of the digital data sequence. However, only one of the two types of signal components of the FSK signal is used. And the frequency of this signal component may be multiplied by a proportional constant to obtain the center frequency of the digital data string. Further, in the above embodiment, the PLL is provided for the FSK signal, and the frequency of the FSK signal is obtained by this PLL. Good. Also,
The present invention can be configured by combining various circuit units, or can be incorporated in a microcomputer.

【００２３】[0023]

【発明の効果】以上、本発明によれば、ＦＳＫ信号の周
波数が所定の周波数に安定していない状態においても、
ＦＳＫ信号に応じたデジタルデータ列のクロックを再生
できるので、例えば、ディスク上に、ＦＳＫ信号の形態
でデジタルデータを記録した場合には、ディスクの回転
数が、未だ安定していないような状態においても、デジ
タルデータを再生できるなど、デジタルデータの再生に
おいて、優れた効果を奏することができる。As described above, according to the present invention, even when the frequency of the FSK signal is not stable at a predetermined frequency,
Since the clock of the digital data sequence corresponding to the FSK signal can be reproduced, for example, when digital data is recorded on the disk in the form of the FSK signal, the rotation speed of the disk may not be stable yet. Also, excellent effects can be achieved in digital data reproduction, such as digital data reproduction.

【図面の簡単な説明】[Brief description of the drawings]

【図１】実施例の回路ブロック図である。FIG. 1 is a circuit block diagram of an embodiment.

【図２】第１のＰＬＬにおける位相比較回路を示す図で
ある。FIG. 2 is a diagram illustrating a phase comparison circuit in a first PLL.

【図３】位相比較回路１０における信号のタイミングチ
ャートを示す図である。FIG. 3 is a diagram showing a timing chart of signals in the phase comparison circuit 10;

【図４】位相比較回路１０における信号のタイミングチ
ャートを示す図である。4 is a diagram showing a timing chart of signals in the phase comparison circuit 10. FIG.

【図５】第２のＰＬＬにおける位相比較回路を示す図で
ある。FIG. 5 is a diagram illustrating a phase comparison circuit in a second PLL.

【図６】位相比較回路２０における信号のタイミングチ
ャートを示す図であるFIG. 6 is a diagram showing a timing chart of signals in the phase comparison circuit 20;

【図７】デジタルデータをＦＳＫ信号に変調する際の様
子を示す図であるFIG. 7 is a diagram showing a state when digital data is modulated into an FSK signal.

【図８】ＦＳＫ信号をデジタルデータに復調する際の様
子を示す図であるFIG. 8 is a diagram illustrating a state when demodulating an FSK signal into digital data.

【符号の説明】[Explanation of symbols]

１２ 第２のアップダウンカウンタ（検出回路） ４ 積分回路（検出回路） ５ 演算回路（乗算回路） 12 second up-down counter (detection circuit) 4 integration circuit (detection circuit) 5 arithmetic circuit (multiplication circuit)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 パルス状に波形整形されたＦＳＫ信号が
入力されると共に該ＦＳＫ信号の周波数に応じたカウン
ト値を出力するカウンタ手段を有する第１のＰＬＬ手段
と、 前記ＦＳＫ信号に応じた再生方形波信号を作成する復調
手段と、 前記第１のＰＬＬ手段におけるカウンタ手段からのカウ
ント値を積分してＦＳＫ信号のキャリア周波数に応じた
カウント値を出力する積分手段と、 前記積分手段が出力するカウント値に基づいてＦＳＫ信
号に応じたデジタルデータ列の周波数に接近したカウン
ト値を出力する演算手段と、 前記復調手段からの再生方形波信号及び前記演算手段か
らのカウント値に基づいて再生信号を出力する第２のＰ
ＬＬ手段とを備えたことを特徴とするデータ再生回路。 1. A pulse-shaped FSK signal is
A count corresponding to the frequency of the FSK signal
PLL means having counter means for outputting a reset value
And demodulation for generating a reproduced square wave signal according to the FSK signal
Means and a counter from the counter means in the first PLL means.
Integrated with the FSK signal carrier frequency.
And integrating means for outputting a count value, FSK signal based on the count value said integration means outputs
Counts approaching the frequency of the digital data sequence corresponding to the signal
Calculating means for outputting a square wave signal from the demodulating means and the calculating means.
A second P that outputs a reproduction signal based on the count values
A data reproducing circuit comprising LL means.