JP3161420B2

JP3161420B2 - 非同期インタフェースシステム

Info

Publication number: JP3161420B2
Application number: JP21579698A
Authority: JP
Inventors: 浩司大山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-07-30
Filing date: 1998-07-30
Publication date: 2001-04-25
Anticipated expiration: 2018-07-30
Also published as: EP0986208A3; US6295300B1; JP2000047978A; EP0986208A2

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、クロックが可変
で互いに非同期で動作する２装置間でハンドシェイクを
行う非同期インタフェースシステムに関する。

【０００２】

【従来の技術】互いに非同期で動作する２装置間に用い
られる対称型非同期インタフェース回路の従来手法１を
図３０、図３１に示す。図３０は、従来手法１の概念図
および周波数比率とオーバヘッド時間比率との関係を表
す図であり、図３１は、従来手法１の回路構成図であ
る。

【０００３】従来手法１は、演算が終了した、もしくは
データが準備できたなどの基本動作が終了したことを表
すＲｅａｄｙ信号を互いにハンドシェイクする２線式で
ある。従来手法１では、装置１制御部ＦＳＭ１と装置２
制御部ＦＳＭ２内にそれぞれカウンタを有し、装置１制
御部ＦＳＭ１と装置２制御部ＦＳＭ２を駆動するクロッ
ク信号の周波数比率のＷｏｒｓｔＣａｓｅから静的に
Ｒｅａｄｙ信号のＡｃｔｉｖｅ期間を設定している。ま
た、誤動作を防止するため、相手先のＲｅａｄｙ信号が
Ｉｎａｃｔｉｖｅになるまで自らのＲｅａｄｙ信号をＡ
ｃｔｉｖｅにしないようにｉｄｌｅ状態が必要である
（図３１のＳＴ１４，ＳＴ２４）。

【０００４】対称型非同期インタフェース回路の従来手
法２を図３２〜図３５に示す。図３２は、従来手法２の
概念図および周波数比率とオーバヘッド時間比率との関
係を表す図であり、図３３は、従来手法２の回路構成図
である。図３４は、周波数比ｆ_CK1／ｆ_CK2＝２／３、
Ｄｕｔｙ比５０％の場合のタイミングチャートであり、
図３５は、周波数比ｆ_CK1／ｆ_CK2＝１／１、位相差θ
_CK2−θ_CK1＝π、Ｄｕｔｙ比５０％の場合のタイミン
グチャートである。

【０００５】従来手法２は、２線式ハンドシェイクを２
つ用いて４線式とし、互いのＲｅａｄｙ信号だけでな
く、Ａｃｔｉｖｅ期間を動的制御するＡｃｋｎｏｗｌｅ
ｄｇｅ信号のハンドシェイクを付加した多重型ハンドシ
ェイク方式である。Ｒｅａｄｙ信号のＡｃｔｉｖｅ期間
を動的に設定するように変更することで、駆動するクロ
ック信号の周波数適用範囲の制限を無くし、汎用性を高
めた回路である。図３２の周波数比率とオーバヘッド時
間比率との関係を表す図から、従来手法２では、周波数
比率によらず、定常的なオーバヘッド時間を有すること
が分かる。

【０００６】次に、データパスを伴う従来手法２の動作
について、図３３の回路構成図、３４のタイミングチャ
ート、図１１の同期化回路、図１２の装置１データパス
の回路構成図、図１３の装置２データパスの回路構成図
を参照して説明する。装置１から装置２に制御権が譲渡
される流れを実線矢印で示し、装置２から装置１に制御
権が譲渡される流れを点線矢印で示す。

【０００７】１．十分なリセット期間後（初期状態）、
装置１制御部ＦＳＭ１の初期ステートはＳＴ１０とな
り、データパスのレジスタＲＧ１１は０となる。

【０００８】２．装置２制御部ＦＳＭ２の初期ステート
はＳＴ２２となり、データバスのレジスタＲＧ２１は０
となる。

【０００９】３．クロック１（ＣＫ１）にて、カウント
レジスタＲＧ１１の値に対し、１をインクリメントし、
そのデータをカウントレジスタＲＧ１１に挿入する。

【００１０】４．次の状態ＳＴ１３に遷移する。

【００１１】５．クロック２（ＣＫ１）にて、３と同様
にカウントレジスタＲＧ１１の値に対し、１をインクリ
メントし、そのデータをカウントレジスタＲＧ１１に戻
す。この時点で、装置１側の処理は終了する。

【００１２】６．装置１が終了した（準備ができた）旨
を相手先の装置２に知らせるための状態ＳＴ１１に遷移
することができるが、それはＲＤ２２の信号の状態によ
って決定される。この場合、ＲＤ２２がＩｎａｃｔｉｖ
ｅ（０）であるので、次の状態としてＳＴ１１に遷移で
きる。

【００１３】７．クロック３（ＣＫ１）にて、状態ＳＴ
１１に遷移することによって、装置１の準備ができたこ
とを示すＲＤ１１がＡｃｔｉｖｅ（１）になる。

【００１４】８．クロック４（ＣＫ２）にて、同期化回
路ＳＹ１１のＤＦＦ（ＤＦ１１１）によって、７のＡｃ
ｔｉｖｅ信号を立ち下がりエッジでラッチする（出力Ｒ
Ｄ１４を得る）。

【００１５】９．クロック５（ＣＫ２）にて、８での信
号を再度立ち上がりエッジでラッチし直す（ＤＦ１１２
によって、出力ＲＤ１２を得る）。ＲＤ１２によりＲＤ
１１の信号を装置２の同期回路で使用することができ
る。

【００１６】１０．装置１が準備できたという意味のＡ
ｃｔｉｖｅ信号が伝搬されたので、装置２側の処理が開
始できる状態となる。装置２は、ここで初めて装置１か
ら制御権が移ったことを知る。７から９までの期間を同
期化のためのオーバヘッドという。

【００１７】１１．クロック４（ＣＫ１）にて、同期化
回路ＳＹ１２のＤＦＦ（ＤＦ１２１）によって、９の信
号のＡｃｔｉｖｅ信号を立ち下がりエッジでラッチする
（出力ＡＣ１４を得る）。

【００１８】１２．クロック５（ＣＫ１）にて、１１で
の信号を再度立ち上がりエッジでラッチし直す（ＤＦ１
２２によって、出力ＡＣ１２を得る）。ＡＣ１２により
ＡＣ１１の信号を装置１の同期回路で使用することがで
きる。

【００１９】１３．ＡＣ１２は、７で出力したＲＤ１１
のＡｃｔｉｖｅ信号が、装置２で同期化されたことを確
認するための信号である。これを受け取り、装置１の装
置１制御部ＦＳＭ１は、状態ＳＴ１１から装置２の完了
を待つ状態であるＳＴ１２に遷移する。

【００２０】１４．クロック６，７（ＣＫ１）にて、装
置２の準備完了の信号ＲＤ２２がＡｃｔｉｖｅ（１）に
なるまでＳＴ１２の状態で待つ。

【００２１】１５．クロック５（ＣＫ２）にて、装置２
は装置１のデータＤ１を読み込む。データＤ１は、クロ
ック３（ＣＫ１）以降では、データに変化はなく、安定
した状態にある。このような静的データは、クロック系
が異なる場合においても、同期化回路等のインタフェー
スを介することなくデータの授受が可能である。

【００２２】１６．１５のデータＤ１に対し、１をイン
クリメントし、それをカウントレジスタＲＧ２１にデー
タ挿入する。

【００２３】１７．次の状態としてＳＴ２３に遷移す
る。

【００２４】１８．クロック６（ＣＫ２）にて、カウン
トレジスタＲＧ２１の値に対し、１をインクリメント
し、そのデータをカウントレジスタＲＧ２１に戻す。こ
の時点で、装置２側の処理は終了する。

【００２５】１９．装置２が終了した（準備ができた）
旨を装置１に戻すための状態ＳＴ２１に遷移することが
できるが、それはＲＤ１２の信号の状態によって決定さ
れる。この場合、ＲＤ１２がＡｃｔｉｖｅ（１）である
ので、ＳＴ２１に遷移できずに、ＳＴ２１への遷移を待
つためのアイドル状態であるＳＴ２４に遷移する。

【００２６】２０．クロック７，８（ＣＫ２）にて、１
９と同様に、ＲＤ１２がＡｃｔｉｖｅ（１）であるの
で、アイドル状態ＳＴ２４のままＲＤ１２がＩｎａｃｔ
ｉｖｅ（０）になるのを待つ。このアイドル状態の時間
は、従来手法２の非同期ハンドシェイク手法において、
動作を保証するために必要なオーバヘッド時間である。

【００２７】２１．クロック９（ＣＫ２）にて、状態は
２０と同様にＳＴ２４の状態のまま待つ。

【００２８】２２．１３に起因し、クロック６（ＣＫ
１）においてＩｎａｃｔｉｖｅ（０）に変化したＲＤ１
１の信号を、同期化回路ＳＹ１１のＤＦＦ（ＤＦ１１
１）によって、立ち下がりエッジでラッチする（出力Ｒ
Ｄ１４を得る）。

【００２９】２３．クロック１０（ＣＫ２）にて、２２
での信号を再度立ち上がりエッジでラッチし直す。

【００３０】２４．ＲＤ１２がＩｎａｃｔｉｖｅ（０）
となったので、アイドル状態ＳＴ２４から、装置２が準
備完了を通知する状態ＳＴ２１に遷移する。

【００３１】２５．クロック１１（ＣＫ２）にて、ＳＴ
２１に遷移することによって、装置２が準備できたこと
を示すＲＤ２１がＡｃｔｉｖｅ（１）になる。

【００３２】２６．クロック８（ＣＫ１）にて、同期化
回路ＳＹ２１のＤＦＦ（ＤＦ２１１）によって、２５の
Ａｃｔｉｖｅ信号を立ち下がりエッジでラッチする（出
力ＲＤ２４を得る）。

【００３３】２７．クロック８（ＣＫ１）にて、２６の
信号を再度立ち上がりエッジでラッチし直す（ＤＦ２１
２によって、出力ＲＤ２２を得る）。ＲＤ２２によりＲ
Ｄ２１の信号を装置１の同期回路で使用することができ
る。

【００３４】２８．装置２が準備できたという意味のＡ
ｃｔｉｖｅ信号が伝搬されたので、装置１側の処理が開
始できる状態となる。装置１は、ここで初めて装置２か
ら制御権が移ったことを知る。

【００３５】以下同様に、装置１と装置２の制御権の切
り替えを交互に行い、カウントレジスタの値をインクリ
メントする。

【００３６】

【発明が解決しようとする課題】上述した従来手法１で
は、周波数比率のＷｏｒｓｔＣａｓｅから静的にＡｃ
ｔｉｖｅ期間を設定するため、それぞれの回路仕様（周
波数可動範囲）に応じてカウンタ値を計算および設定す
る必要があり、また、誤動作を防ぐため、相手先のＲｅ
ａｄｙ信号がＩｎａｃｔｉｖｅになるまで自らのＲｅａ
ｄｙ信号をＡｃｔｉｖｅにすることができない（アイド
ル状態が必要である）ため、汎用的ではなかった。さら
に、高速動作時には、周波数比率が１に近づくに従って
オーバヘッドが現れるという問題があった。

【００３７】また、従来手法２は、Ｒｅａｄｙ信号のＡ
ｃｔｉｖｅ期間を動的に設定するように変更すること
で、従来手法１で問題となった駆動するクロック信号の
周波数適用範囲の制限を無くし、汎用性を高めた回路で
ある。しかし、従来手法２においても、次のような誤動
作を生じるために、相手先のＲｅａｄｙ信号がＩｎａｃ
ｔｉｖｅになるまで自らのＲｅａｄｙ信号をＡｃｔｉｖ
ｅにすることができなかった。（１）第１の誤動作ＲｅａｄｙのＡｃｔｉｖｅ期間を規定するハンドシェイ
ク（Ｒｅａｄｙ−Ａｃｋｎｏｗｌｅｇｅ）は、同期化の
ための最小マージンしか考慮していない。Ｒｅａｄｙを
受信側が受ける前に、送信側でＲｅａｄｙ−Ａｃｋｎｏ
ｗｌｅｇｅハンドシェイクが完了し、ＲｅａｄｙをＩｎ
ａｃｔｉｖｅにすることがある。この場合、受信側が参
照しなければいけない状態の時、すでにＩｎａｃｔｉｖ
ｅに変化してしまっていることがある（二重ハンドシェ
イクの弊害）。（２）第２の誤動作ＡｃｋｎｏｗｌｅｇｅのＡｃｔｉｖｅ期間を配慮してい
ないので、２つのトランザクションの信号がオーバラッ
プすることがある。Ｒｅａｄｙ信号を出す時点で、前回
のトランザクションのＡｃｋｎｏｗｌｅｇｅ信号が、ま
だＡｃｔｉｖｅのままの状態である場合がある。その場
合、今回に必要なＲｅａｄｙのＡｃｔｉｖｅ期間を確保
できず、Ｒｅａｄｙ信号が相手先で受けることができな
いことがある（同期化に必要なマージンを得られな
い）。

【００３８】したがって、従来手法２では、上述した誤
動作を防ぐためにアイドルサイクル時間（Ｒｅａｄｙ信
号の通信中には相手側の次のＲｅａｄｙ信号を出しては
いけない時間）を設けなければならず、高速切り替え時
にアイドル状態のオーバヘッドが現れるため、それが高
速化の限界となっていた。

【００３９】この発明の目的は、処理を高速化し、オー
バヘッド時間を最小化し、設計の汎用性を拡大し、誤動
作を防止することのできる非同期インタフェースシステ
ムを提供することにある。

【００４０】

【課題を解決するための手段】この発明は、互いに非同
期で動作する第１の装置および第２の装置と、第１の装
置および第２の装置間に用いられるインタフェース回路
とを備える非同期インタフェースシステムにおいて、前
記インタフェース回路は、第１の装置の制御部から出力
された、演算、またはデータの準備のいずれかの基本動
作が終了したことを表すＲｅａｄｙ信号を入力して第２
の装置側のクロックに同期化して第２の装置に出力する
第１の同期化回路と、第２の装置側から出力された、前
記Ｒｅａｄｙ信号が受けられたかを回答、もしくはＲｅ
ａｄｙ信号をインアクティブにすることを要求するＡｃ
ｋｎｏｗｌｅｄｇｅ信号を遅延させる第１の遅延回路
と、第１の遅延回路から出力されたＡｃｋｎｏｗｌｅｄ
ｇｅ信号を第１の装置側のクロックに同期化する第２の
同期化回路と、第２の同期化回路から出力されたＡｃｋ
ｎｏｗｌｅｄｇｅ信号を入力して第１の装置に１クロッ
クパルスのＡｃｋｎｏｗｌｅｄｇｅ信号を出力する第１
のパルス発生回路と、第２の装置の制御部から出力され
たＲｅａｄｙ信号を入力して第１の装置側のクロックに
同期化して第１の装置に出力する第３の同期化回路と、
第１の装置側から出力されたＡｃｋｎｏｗｌｅｄｇｅ信
号を遅延させる第２の遅延回路と、第２の遅延回路から
出力されたＡｃｋｎｏｗｌｅｄｇｅ信号を第２の装置側
のクロックに同期化する第４の同期化回路と、第４の同
期化回路から出力されたＡｃｋｎｏｗｌｅｄｇｅ信号を
入力して第２の装置に１クロックパルスのＡｃｋｎｏｗ
ｌｅｄｇｅ信号を出力する第２のパルス発生回路とを備
え、前記第１の装置および第２の装置は、前記１クロッ
クパルスのＡｃｋｎｏｗｌｅｄｇｅ信号をエッジ検出す
ることを特徴とする。

【００４１】

【発明の実施の形態】この発明の対称型非同期インタフ
ェース回路は、クロックが可変で互いに非同期で動作す
る２装置間で用いられるインタフェース回路であり、デ
ータの授受に関して何も問わない、制御権の受け渡しに
関する回路である。

【００４２】ここで、非同期とは、それぞれの装置が、
それぞれのクロックに同期して動作し、２つのクロック
に依存関係がなく、あるクロックに同期した信号は、別
のクロック系の回路にとって同期した信号でないことを
いう。

【００４３】非同期インタフェース回路とは、クロック
系の異なる２つの同期回路を接続する回路のことをい
う。

【００４４】クロックが可変とは、動作時にクロックが
変化するのではなく、リセット時などにクロック周波数
や位相を切り替えることができることをいう。

【００４５】対称型とは、クロック周波数の大小関係
が、２装置間で決まっておらず、周波数（Ｃｌｏｃｋ
１）≦周波数（Ｃｌｏｃｋ２）、周波数（Ｃｌｏｃｋ
１）＞周波数（Ｃｌｏｃｋ２）のどちらにも対応するこ
とを目的に、対称な回路構成となっていることを指す。

【００４６】次に、この発明の実施の形態について図面
を参照して説明する。

【００４７】図１は、この発明の対称型非同期インタフ
ェース回路の実施の形態を示す回路構成図である。図１
において、装置１制御部ＦＳＭ１および装置２制御部Ｆ
ＳＭ２は、排他的（交互）に動作し、対等関係にある
（どちらもマスタ／スレーブになり得る）２つの装置を
制御するステートマシンである。

【００４８】各ステートマシンは、処理が終了したこと
を知らせる状態（ＳＴ１１，ＳＴ２１）、および相手の
処理が終了するのを待つ状態（ＳＴ１２，ＳＴ２２）が
必ず存在し、相手の動作が終了してから自分の動作が終
了するまで（ＳＴ１２→ＳＴ１１，ＳＴ２２→ＳＴ２１
の遷移パス）には、必ず１状態以上の遷移（ＳＴ１３，
ＳＴ２３）が存在する。また、終了を表す状態（ＳＴ１
１，ＳＴ２１）の状態コードは、ある状態レジスタ（Ｓ
Ｒ１１，ＳＲ２１）の値が他の状態コードと排他である
ようにし、それを終了信号（Ｒｅａｄｙ信号）として出
力する。

【００４９】図１に示すこの発明の対称型非同期インタ
フェース回路ＡＳＩＦは、遅延回路ＤＬ１１，ＤＬ２１
と、パルス発生回路Ｐ１１，Ｐ２１と、同期化回路ＳＹ
１１，ＳＹ１２，ＳＹ２１，ＳＹ２２とにより構成され
ており、遅延回路ＤＬ２１、パルス発生回路Ｐ１１、同
期化回路ＳＹ１２，ＳＹ２１は、非同期インタフェース
回路（ＣＫ１系）ＡＳＩＦ１を構成し、遅延回路ＤＬ１
１、パルス発生回路Ｐ２１、同期化回路ＳＹ１１，２２
は、非同期インタフェース回路（ＣＫ２系）ＡＳＩＦ２
を構成している。

【００５０】同期化回路ＳＹ１１の入力は、装置１制御
部ＦＳＭ１内の状態レジスタＳＲ１１に接続され、出力
は装置２制御部ＦＳＭ２および遅延回路ＤＬ１１の入力
に接続されている。遅延回路ＤＬ１１の出力は、同期化
回路ＳＹ１２の入力に接続され、同期化回路ＳＹ１２の
出力は、パルス発生回路Ｐ１１の入力に接続され、パル
ス発生回路Ｐ１１の出力は、装置１制御部ＦＳＭ１に接
続されている。

【００５１】同様に、同期化回路ＳＹ２１の入力は、装
置２制御部ＦＳＭ２内の状態レジスタＳＲ２１に接続さ
れ、出力は装置１制御部ＦＳＭ１および遅延回路ＤＬ２
１の入力に接続されている。遅延回路ＤＬ２１の出力
は、同期化回路ＳＹ２２の入力に接続され、同期化回路
ＳＹ２２の出力は、パルス発生回路Ｐ２１の入力に接続
され、パルス発生回路Ｐ２１出力は、装置２制御部ＦＳ
Ｍ２に接続されている。

【００５２】装置１制御部ＦＳＭ１、遅延回路ＤＬ２
１、パルス発生回路Ｐ１１、同期化回路ＳＹ１２，ＳＹ
２１は、クロック生成器ＣＧ１で生成されるクロック信
号ＣＫ１で駆動されており、装置２制御部ＦＳＭ２、遅
延回路ＤＬ１１、パルス発生回路Ｐ２１、同期化回路Ｓ
Ｙ１１，２２は、クロック生成器ＣＧ２で生成されるク
ロック信号ＣＫ２で駆動されている。クロック信号ＣＫ
１，ＣＫ２は、それぞれ独立であり、クロックの周波
数、位相は可変である。

【００５３】次に、この実施の形態の動作について説明
する。

【００５４】装置１制御部ＦＳＭ１の演算が終了した、
もしくはデータが準備できたなどの基本動作が終了した
ことを表すＲｅａｄｙ信号ＲＤ１１が、装置１制御部Ｆ
ＳＭ１の状態レジスタＳＲ１１から同期化回路ＳＹ１１
に出力されると、同期化回路ＳＹ１１では、装置２制御
部ＦＳＭ２側のクロックに同期化して装置２制御部ＦＳ
Ｍ２および遅延回路ＤＬ１１にＲｅａｄｙ信号ＲＤ１２
を出力する。装置２制御部ＦＳＭ２は、Ｒｅａｄｙ信号
ＲＤ１２を受け取ることにより、処理を開始し、ＳＴ２
２からＳＴ２３に遷移する。

【００５５】遅延回路ＤＬ１１は、同期化回路ＳＹ１１
から出力されたＲｅａｄｙ信号ＲＤ１２を少なくとも１
クロック遅延させ、Ｒｅａｄｙ信号が装置２制御部ＦＳ
Ｍ２で受けられたかを回答、もしくはＲｅａｄｙ信号を
Ｉｎａｃｔｉｖｅにすることを要求するＡｃｋｎｏｗｌ
ｅｄｇｅ信号ＡＣ１１を同期化回路ＳＹ１２に出力す
る。同期化回路ＳＹ１２では、Ａｃｋｎｏｗｌｅｄｇｅ
信号ＡＣ１１を装置１制御部ＦＳＭ１側のクロックに同
期化させてＡｃｋｎｏｗｌｅｄｇｅ信号ＡＣ１３をパル
ス発生回路Ｐ１１に出力する。パルス発生回路Ｐ１１で
は、Ａｃｋｎｏｗｌｅｄｇｅ信号ＡＣ１３を１クロック
パルスにして装置１制御部ＦＳＭ１にＡｃｋｎｏｗｌｅ
ｄｇｅ信号ＡＣ１２を出力する。装置１制御部ＦＳＭ１
では、Ａｃｋｎｏｗｌｅｄｇｅ信号ＡＣ１２を受け取る
と、ＳＴ１１からＳＴ１２に遷移する。

【００５６】装置２制御部ＦＳＭ２の処理が終了する
と、Ｒｅａｄｙ信号ＲＤ２１が、装置２制御部ＦＳＭ２
の状態レジスタＳＲ２１から同期化回路ＳＹ２１に出力
される。同期化回路ＳＹ２１では、装置１制御部ＦＳＭ
１側のクロックに同期化して装置１制御部ＦＳＭ１およ
び遅延回路ＤＬ２１にＲｅａｄｙ信号ＲＤ２２を出力す
る。装置１制御部ＦＳＭ１は、Ｒｅａｄｙ信号ＲＤ２２
を受け取ることにより、処理を開始し、ＳＴ１２からＳ
Ｔ１３に遷移する。

【００５７】遅延回路ＤＬ２１は、同期化回路ＳＹ２１
から出力されたＲｅａｄｙ信号ＲＤ２２を少なくとも１
クロック遅延させ、Ａｃｋｎｏｗｌｅｄｇｅ信号ＡＣ２
１を同期化回路ＳＹ２２に出力する。同期化回路ＳＹ２
２では、Ａｃｋｎｏｗｌｅｄｇｅ信号ＡＣ２１を装置２
制御部ＦＳＭ２側のクロックに同期化させてＡｃｋｎｏ
ｗｌｅｄｇｅ信号ＡＣ２３をパルス発生回路Ｐ２１に出
力する。パルス発生回路Ｐ２１では、Ａｃｋｎｏｗｌｅ
ｄｇｅ信号ＡＣ２３を１クロックパルスにして装置２制
御部ＦＳＭ２にＡｃｋｎｏｗｌｅｄｇｅ信号ＡＣ２２を
出力する。装置２制御部ＦＳＭ２では、Ａｃｋｎｏｗｌ
ｅｄｇｅ信号ＡＣ２２を受け取ると、ＳＴ２１からＳＴ
２２に遷移する。

【００５８】同期化回路ＳＹ１１，ＳＹ１２，ＳＹ２
１，ＳＹ２２は、装置１制御部ＦＳＭ１および装置２制
御部ＦＳＭ２間のハンドシェイクの出力信号が、受信側
にとっては同期信号ではないため、その信号を受信側の
クロックで同期化する回路である。

【００５９】遅延回路ＤＬ１１，ＤＬ２１は、少なくと
も１クロック遅延させる回路である。４線式の制御で
は、ある一方のＲｅａｄｙ信号がインアクティブになる
前に、もう一方のＲｅａｄｙ信号をアクティブにする
と、周波数関係によっては、Ｒｅａｄｙ信号が相手先の
ステートマシンで受け取られる前に、出力側が先にＡｃ
ｋｎｏｗｌｅｄｇｅ信号を受け、Ｉｎａｃｔｉｖｅとし
てしまい、状態遷移に誤動作が起こる場合があるので、
ハンドシェイク信号を正しい状態／タイミングで受信す
るため、遅延回路ＤＬ１１，ＤＬ２１が存在する。

【００６０】パルス発生回路Ｐ１１，Ｐ２１は、１クロ
ックパルスを発生する回路である。この対称型非同期イ
ンタフェース回路では、基本的にハンドシェイク信号の
Ａｃｔｉｖｅ期間の１クロック目をレベル検出して状態
が進むことを想定している。ハンドシェイク信号の立ち
下がるタイミング（Ａｃｔｉｖｅ期間の長さ）をステー
トマシンが考慮しない。レベル検出であると、高速切り
替えの場合、周波数関係によっては、２つのトランザク
ションの信号がオーバラップし、１つ前のトランザクシ
ョンのアクティブレベルを誤って検出してしまうことが
ある。各トランザクションのハンドシェイクの信号を切
り分ける意味において、Ａｃｋｎｏｗｌｅｄｇｅ信号を
エッジ検出し、誤動作を避ける。そのエッジ検出のため
に、１クロックパルス発生回路Ｐ１１，Ｐ２１が存在す
る。

【００６１】この発明の対称型非同期インタフェース回
路は、以下の３つの形態で用いることができる。

【００６２】第１の形態は、対称型非同期インタフェー
ス回路を外付けしたものであり、その例を図４、図５に
示す。図４は、データパスがある場合の外付け対称型非
同期インタフェース回路であり、図５は、データパスが
ない場合の外付け対称型非同期インタフェース回路であ
る。

【００６３】第２の形態は、対称型非同期インタフェー
ス回路を内蔵し、４線式としたものであり、その例を図
６、図７に示す。図６は、データパスがある場合の内蔵
４線式の対称型非同期インタフェース回路であり、図７
は、データパスがない場合の内蔵４線式の対称型非同期
インタフェース回路である。

【００６４】第３の形態は、対称型非同期インタフェー
ス回路を内蔵し、３線式としたものであり、その例を図
８、図９に示す。図８は、データパスがある場合の内蔵
３線式の対称型非同期インタフェース回路であり、図９
は、データパスがない場合の内蔵３線式の対称型非同期
インタフェース回路である。

【００６５】図４〜図９において、装置１，２は、半導
体装置、ＬＳＩ／ＩＣ、ＬＳＩ内のマイクロモジュール
を指す。

【００６６】次に、この発明の対称型非同期インタフェ
ース回路が、従来手法２の回路に遅延回路およびパルス
発生回路を追加した理由、および従来手法２よりもオー
バヘッド時間が小さく、また誤動作が起こらない理由を
説明する。

【００６７】上述した従来手法２の問題点を考察する
と、従来手法２では、トランザクション量が多い、すな
わち切り替えが頻繁に起こる場合にオーバヘッド時間が
大きいという問題があった。

【００６８】切り替えが頻繁に起こるのは、転送データ
バンド幅が大きく、データ量が多くても１クロックで多
くのデータを転送できる場合、および転送データ量が少
なく、データバンド幅が小さくても短いクロック期間で
必要なデータ転送を完了できる場合である。

【００６９】オーバヘッド時間の要因の１つは、非同期
信号の同期化時間であり、同期化回路は必須なので、削
除することはできない。しかし、もう１つのオーバヘッ
ド時間の要因である、動作を保証するためのアイドルサ
イクル時間（Ｒｅａｄｙ信号の通信中には相手側の次の
Ｒｅａｄｙ信号を出してはいけない）を削減できるので
はないか、というのがこの発明をする動機となったもの
である。

【００７０】単純にアイドルサイクルを除去すると、処
理が終了した時点でいつでも制限無くＲｅａｄｙ信号を
出力することができ（ステートマシン設計時に考慮すべ
きことが減る）、制御切り替え時のオーバヘッド時間を
削減することができるが（処理の高速化）、Ｒｅａｄｙ
（装置ｎ）−Ａｃｋｎｏｗｌｅｄｇｅ（装置ｎ）、Ｒｅ
ａｄｙ（装置１）−Ｒｅａｄｙ（装置２）の二重ハンド
シェイクのオーバラップが原因となって、誤動作を起こ
す。

【００７１】以下、誤動作の要因を詳細に説明する。（１）第１の誤動作ＲｅａｄｙのＡｃｔｉｖｅ期間を規定するハンドシェイ
ク（Ｒｅａｄｙ−Ａｃｋｎｏｗｌｅｇｅ）は、同期化の
ための最小マージンしか考慮していない。Ｒｅａｄｙを
受信側が受ける前に、送信側でＲｅａｄｙ−Ａｃｋｎｏ
ｗｌｅｇｅハンドシェイクが完了し、ＲｅａｄｙをＩｎ
ａｃｔｉｖｅにすることがある。この場合、受信側が参
照しなければいけない状態の時、すでにＩｎａｃｔｉｖ
ｅに変化してしまっていることがある（二重ハンドシェ
イクの弊害）。（２）第２の誤動作ＡｃｋｎｏｗｌｅｇｅのＡｃｔｉｖｅ期間を配慮してい
ないので、２つのトランザクションの信号がオーバラッ
プすることがある。Ｒｅａｄｙ信号を出す時点で、前回
のトランザクションのＡｃｋｎｏｗｌｅｇｅ信号が、ま
だＡｃｔｉｖｅのままの状態である場合がある。その場
合、今回に必要なＲｅａｄｙのＡｃｔｉｖｅ期間を確保
できず、Ｒｅａｄｙ信号が相手先で受けることができな
いことがある（同期化に必要なマージンを得られな
い）。

【００７２】次に、従来手法２の制御部ＦＳＭ１，ＦＳ
Ｍ２からアイドルステートＳＴ１４，ＳＴ２４を除いた
場合の第１の誤動作を説明する。図１０は、従来手法２
からアイドルステートＳＴ１４，ＳＴ２４を除いた場合
の実施例を示す回路構成図であり、図１１は、ＤＦＦを
２つ使用する同期化回路を示す図である。前段は、クロ
ックの立ち下がりエッジで同期し、後段はクロックの立
ち上がりエッジで同期する。同期化回路で信号を２段の
ＤＦＦで切り直すことにより、切り直したクロック系の
回路において同期信号として使用することができる。つ
まり、非同期の信号という意識なしに、通常の同期設計
ができる。

【００７３】ＤＦＦのｓｅｔｕｐ−ｈｏｌｄ時間内でデ
ータ入力信号を変化させないのが同期設計の基本的な考
え方であるが、非同期では変化する場合がある。ＤＦＦ
入力信号が変化した場合、ＤＦＦ出力信号は、以下の特
徴を有する。

【００７４】グリッチ（ノイズ）が出ることがある。
０，１のどちらになるか保証がない（確率的である）。
グリッチ信号は、ある時間（メタステーブル時間とい
う）後に０もしくは１に収束する。値の収束は、０、１
のどちらになるか保証がない。上位設計では、収束が確
率的であると見なす。グリッチ信号は、ＤＦＦを２段使
用することで除くことができる。グリッチ信号は、同期
回路設計では考慮しないため、もしグリッチ信号が発生
した場合には、同期設計上での遅延見積もりができな
い。

【００７５】以下、データパスを伴う構成を想定して第
１の誤動作を説明する。実施例の回路は、１づつインク
リメントを１回の制御権で２回行う回路である。

【００７６】図１２は、装置１データパスの回路構成図
であり、図１３は、装置２データパスの回路構成図であ
る。図１４は、装置１制御部の状態遷移および回路構成
を示す図であり、図１５、装置２制御部の状態遷移およ
び回路構成を示す図である。図１６は、周波数比ｆ_CK1
／ｆ_CK2＝１／３、Ｄｕｔｙ比５０％の場合のタイミン
グチャートである。

【００７７】装置１から装置２に制御権が譲渡される流
れを実線矢印で示し、装置２から装置１に制御権が譲渡
される流れを点線矢印で示す。

【００７８】１．十分なリセット期間後（初期状態）、
装置１の装置１制御部ＦＳＭ１の初期ステートはＳＴ１
０となり、データバスのレジスタＲＧ１１は０となる。

【００７９】２．装置２の装置２制御部ＦＳＭ２の初期
ステートはＳＴ２２となり、データバスのレジスタＲＧ
２１は０となる。

【００８０】３．クロック１（ＣＫ１）にて、カウント
レジスタＲＧ１１の値に対し、１をインクリメントし、
そのデータをカウントレジスタＲＧ１１に挿入する。

【００８１】４．次の状態ＳＴ１３に遷移する。

【００８２】５．クロック２（ＣＫ１）にて、３と同様
にカウントレジスタＲＧ１１の値に対し、１をインクリ
メントし、そのデータをカウントレジスタＲＧ１１に戻
す。この時点で、装置１側の処理は終了する。

【００８３】６．装置１が終了した（準備ができた）旨
を相手先の装置２に知らせるための状態ＳＴ１１に遷移
する。

【００８４】７．クロック３（ＣＫ１）にて、状態ＳＴ
１１に遷移することによって、装置１の準備ができたこ
とを示すＲＤ１１がＡｃｔｉｖｅ（１）になる。

【００８５】８．クロック７（ＣＫ２）にて、同期化回
路ＳＹ１１のＤＦＦ（ＤＦ１１１）によって、７のＡｃ
ｔｉｖｅ信号を立ち下がりエッジでラッチする（出力Ｒ
Ｄ１４を得る）。

【００８６】９．クロック８（ＣＫ２）にて、８での信
号を再度立ち上がりエッジでラッチし直す（ＤＦ１１２
によって、出力ＲＤ１２を得る）。

【００８７】１０．装置１が準備できたという意味のＡ
ｃｔｉｖｅ信号が伝搬されたので、装置２側の処理が開
始できる状態となる。

【００８８】１１．クロック４（ＣＫ１）にて、同期化
回路ＳＹ１２のＤＦＦ（ＤＦ１２１）によって、９の信
号のＡｃｔｉｖｅ信号を立ち下がりエッジでラッチする
（出力ＡＣ１４を得る）。

【００８９】１２．クロック５（ＣＫ１）にて、１１で
の信号を再度立ち上がりエッジでラッチし直す（ＤＦ１
２２によって、出力ＡＣ１２を得る）。

【００９０】１３．ＡＣ１２は、７で出力したＲＤ１１
のＡｃｔｉｖｅ信号が、装置２で同期化されたことを確
認するための信号である。これを受け取り、装置１の装
置１制御部ＦＳＭ１は、状態ＳＴ１１から装置２の完了
を待つ状態であるＳＴ１２遷移する。

【００９１】１４．クロック６（ＣＫ１）にて、装置２
の準備完了の信号ＲＤ２２がＡｃｔｉｖｅ（１）になる
までＳＴ１２の状態で待つ。

【００９２】１５．クロック８（ＣＫ２）にて、装置２
が装置１のデータＤ１を読み込む。データＤ１は、クロ
ック３（ＣＫ１）以降では、データに変化はなく、安定
した状態にあるため、正常な値を得ることができる。

【００９３】１６．１５のデータＤ１に対し、１をイン
クリメントし、それをカウントレジスタＲＧ２１にデー
タ挿入する。

【００９４】１７．次の状態としてＳＴ２３に遷移す
る。

【００９５】１８．クロック９（ＣＫ２）にて、カウン
トレジスタＲＧ２１の値に対し、１をインクリメント
し、そのデータをカウントレジスタＲＧ２１に戻す。こ
の時点で、装置２側の処理は終了する。

【００９６】１９．装置２が終了した（準備ができた）
旨を装置１に戻すための状態ＳＴ２１に遷移する。

【００９７】２０．クロック１０（ＣＫ２）にて、ＳＴ
２１に遷移することによって、装置２の準備ができたこ
とを示すＲＤ２１がＡｃｔｉｖｅ（１）になる。

【００９８】２１．クロック４（ＣＫ１）にて、同期化
回路ＳＹ２１のＤＦＦ（ＤＦ２１１）によって、２０の
Ａｃｔｉｖｅ信号を立ち下がりエッジでラッチする（出
力ＲＤ２４を得る）。

【００９９】２２．クロック５（ＣＫ１）にて、２１で
の信号を再度立ち上がりエッジでラッチし直す（ＤＦ２
１２によって、出力ＲＤ２２を得る）。

【０１００】２３．装置２が準備できたという意味のＡ
ｃｔｉｖｅ信号が伝搬されたので、装置１側の処理が開
始できる状態となる。しかし、１３に示す装置１のＲｅ
ａｄｙ信号ＲＤ１１のＲｅａｄｙ−Ａｃｋｎｏｗｌｅｇ
ｅハンドシェイクが完了していないため、この時点では
装置１の次の処理を開始することができない。実際に処
理が開始されるのは次のクロックに持ち越される。持ち
越されるのは最悪でも１クロックである。なぜならば、
（ＡＣ１１（＝ＲＤ１２）のＡｃｔｉｖｅ信号出力時
刻）＜（ＲＤ２１のＡｃｔｉｖｅ信号出力時刻）である
ので、（ＡＣ１１の同期化時刻）≦（ＲＤ２１の同期化
時刻）、つまり（ＡＣ１２のＡｃｔｉｖｅ信号出力時
刻）≦（ＲＤ２２のＡｃｔｉｖｅ信号出力時刻）という
関係が成り立つからである。

【０１０１】２４．クロック１２（ＣＫ２）にて、２２
の信号変化は、クロック１２（ＣＫ２）の立ち下がりエ
ッジにおける、同期化回路ＳＹ２２のＤＦＦ（ＤＦ２２
１）のｓｅｔｕｐ−ｈｏｌｄ時間内で起こる。ＤＦ２２
１の出力値は確率的に決まるが、この場合、信号変化を
正常に認識し、１に収束したとする。

【０１０２】２５．２４の信号は、収束するまでの時間
を伴うため、同期回路で使用できるように、再度立ち上
がりエッジでラッチし直す（ＤＦ２２２によって、出力
ＡＣ２２を得る）。

【０１０３】２６．ＡＣ２２は、２０で出力したＲＤ２
１のＡｃｔｉｖｅ信号が、装置１で同期化されたことを
確認するための信号である。これを受け取り、装置２の
装置２制御部ＦＳＭ２は、状態ＳＴ２１から装置１の完
了を再び待つ状態であるＳＴ２２遷移する。

【０１０４】２７．クロック１４（ＣＫ２）にて、装置
１の準備完了の信号ＲＤ１２がＡｃｔｉｖｅ（１）にな
るまでＳＴ２２の状態で待つ。

【０１０５】２８．ＳＴ２２に遷移することによって、
２０でＡｃｔｉｖｅにした信号をＩｎａｃｔｉｖｅ
（０）にする。

【０１０６】２９．クロック５（ＣＫ１）にて、２８の
信号変化は、クロック５（ＣＫ１）の立ち下がりエッジ
における、同期化回路ＳＹ２１のＤＦＦ（ＤＦ２１１）
のｓｅｔｕｐ−ｈｏｌｄ時間内で起こる。ＤＦ２１１の
出力値は確率的に決まるが、この場合、信号変化を正常
に認識し、１に収束したとする。

【０１０７】３０．クロック６（ＣＫ１）にて、２９の
信号は、収束するまでの時間を伴うため、同期回路で使
用できるように、再度立ち上がりエッジでラッチし直す
（ＤＦ２１２によって、出力ＲＤ２２を得る）。

【０１０８】３１．クロック６の状態は、装置１が装置
２の準備完了を待つ状態である。しかし、準備完了を通
知する信号は、クロック５でＡｃｔｉｖｅになったにも
関わらず、クロック６ではＩｎａｃｔｉｖｅになってし
まっている。しがたって、装置１および装置２ともに相
手の終了を待つ状態となり、デッドロック状態に陥る。
このようなことは、ある周波数関係によって起こり得
る。これは、２３のように、非同期信号のＡｃｋｎｏｗ
ｌｅｇｅ信号とＲｅａｄｙ信号を受信する際、（Ａｃｋ
ｎｏｗｌｅｇｅ（＝ＡＣ１２）信号の到着時刻）＝（Ｒ
ｅａｄｙ（＝ＲＤ２２）信号の到着時刻）の場合があ
り、ステートマシンが相手側のＲｅａｄｙ信号を認識す
るために１クロック持ち越すことがあるためである。し
たがって、二重ハンドシェイクの動作保証をするために
は、従来手法２のように、それぞれのハンドシェイクに
オーバラップが起こらないようにする方法と採ることが
１つの解決方法である。

【０１０９】次に、従来手法２の制御部ＦＳＭ１，ＦＳ
Ｍ２からアイドルステートＳＴ１４，ＳＴ２４を除いた
場合の第２の誤動作を説明する。図１７は、周波数比ｆ
_CK1／ｆ_CK2＝１／１、位相差θ_CK2−θ_CK1＝π、Ｄ
ｕｔｙ比５０％の場合のタイミングチャートである。

【０１１０】１．十分なリセット期間後（初期状態）、
装置１の装置１制御部ＦＳＭ１の初期ステートはＳＴ１
０となり、データバスのレジスタＲＧ１１は０となる。

【０１１１】２．装置２の装置２制御部ＦＳＭ２の初期
ステートはＳＴ２２となり、データバスのレジスタＲＧ
２１は０となる。

【０１１２】３．クロック１（ＣＫ１）にて、カウント
レジスタＲＧ１１の値に対し、１をインクリメントし、
そのデータをカウントレジスタＲＧ１１に挿入する。

【０１１３】４．次の状態ＳＴ１３に遷移する。

【０１１４】５．クロック２（ＣＫ１）にて、３と同様
にカウントレジスタＲＧ１１の値に対し、１をインクリ
メントし、そのデータをカウントレジスタＲＧ１１に戻
す。この時点で、装置１側の処理は終了する。

【０１１５】６．装置１が終了した（準備ができた）旨
を相手先の装置２に知らせるための状態ＳＴ１１に遷移
する。

【０１１６】７．クロック３（ＣＫ１）にて、状態ＳＴ
１１に遷移することによって、装置１の準備ができたこ
とを示すＲＤ１１がＡｃｔｉｖｅ（１）になる。

【０１１７】８．クロック２（ＣＫ２）にて、７の信号
変化は、クロック２（ＣＫ２）の立ち下がりエッジにお
ける同期化回路ＳＹ１１のＤＦＦ（ＤＦ１１１）のｓｅ
ｔｕｐ−ｈｏｌｄ時間内で起こる。ＤＦ１１１の出力値
は、確率的に決まるが、この場合、信号変化を正常に認
識し、１に収束したとする。

【０１１８】９．クロック３（ＣＫ２）にて、８の信号
は、収束するまでの時間を伴うため、同期回路で使用で
きるように、再度立ち上がりエッジでラッチし直す（Ｄ
Ｆ１１２によって、出力ＲＤ１２を得る）。

【０１１９】１０．装置１が準備できたという意味のＡ
ｃｔｉｖｅ信号が伝搬されたので、装置２側の処理が開
始できる状態となる。

【０１２０】１１．クロック４（ＣＫ１）にて、同期化
回路ＳＹ１２のＤＦＦ（ＤＦ１２１）によって、９の信
号のＡｃｔｉｖｅ信号を立ち下がりエッジでラッチする
（出力ＡＣ１４を得る）。

【０１２１】１２．クロック５（ＣＫ１）にて、１１で
の信号を再度立ち上がりエッジでラッチし直す（ＤＦ１
２２によって、出力ＡＣ１２を得る）。

【０１２２】１３．ＡＣ１２は、７で出力したＲＤ１１
のＡｃｔｉｖｅ信号が、装置２で同期化されたことを確
認するための信号である。これを受け取り、装置１の装
置１制御部ＦＳＭ１は、状態ＳＴ１１から装置２の完了
を待つ状態であるＳＴ１２遷移する。

【０１２３】１４．クロック６（ＣＫ１）にて、装置２
の準備完了の信号ＲＤ２２がＡｃｔｉｖｅ（１）になる
までＳＴ１２の状態で待つ。

【０１２４】１５．クロック３（ＣＫ２）にて、装置２
が装置１のデータＤ１を読み込む。データＤ１は、クロ
ック３（ＣＫ１）以降では、データに変化はなく、安定
した状態にあるため、正常な値を得ることができる。

【０１２５】１６．１５のデータＤ１に対し、１をイン
クリメントし、それをカウントレジスタＲＧ２１にデー
タ挿入する。

【０１２６】１７．次の状態としてＳＴ２３に遷移す
る。

【０１２７】１８．クロック４（ＣＫ２）にて、カウン
トレジスタＲＧ２１の値に対し、１をインクリメント
し、そのデータをカウントレジスタＲＧ２１に戻す。こ
の時点で、装置２側の処理は終了する。

【０１２８】１９．装置２が終了した（準備ができた）
旨を装置１に戻すための状態ＳＴ２１に遷移する。

【０１２９】２０．クロック５（ＣＫ２）にて、ＳＴ２
１に遷移することによって、装置２の準備ができたこと
を示すＲＤ２１がＡｃｔｉｖｅ（１）になる。

【０１３０】２１．クロック５（ＣＫ１）にて、２０の
信号変化は、クロック５（ＣＫ１）の立ち下がりエッジ
における同期化回路ＳＹ２１のＤＦＦ（ＤＦ２１１）の
ｓｅｔｕｐ−ｈｏｌｄ時間内で起こる。ＤＦ２１１の出
力値は、確率的に決まるが、この場合、信号変化を正常
に認識し、１に収束したとする。

【０１３１】２２．クロック６（ＣＫ１）にて、２１の
信号は、収束するまでの時間を伴うため、同期回路で使
用できるように、再度立ち上がりエッジでラッチし直す
（ＤＦ２１２によって、出力ＲＤ２２を得る）。

【０１３２】２３．装置２が準備できたという意味のＡ
ｃｔｉｖｅ信号が伝搬されたので、装置１側の処理が開
始できる状態となる。

【０１３３】２４．クロック６（ＣＫ２）にて、同期化
回路ＳＹ２２のＤＦＦ（ＤＦ２２１）によって、２２の
Ａｃｔｉｖｅ信号を立ち下がりでラッチする（ＡＣ２
４）。

【０１３４】２５．２４の信号を再度立ち上がりエッジ
でラッチし直す（ＤＦ２２２によって、出力ＡＣ２２を
得る）。

【０１３５】２６．ＡＣ２２は、２０で出力したＲＤ２
１のＡｃｔｉｖｅ信号が、装置１で同期化されたことを
確認するための信号である。これを受け取り、装置２の
装置２制御部ＦＳＭ２は、状態ＳＴ２１から装置１の完
了を再び待つ状態であるＳＴ２２遷移する。

【０１３６】２７．クロック８（ＣＫ２）にて、装置１
の準備完了の信号ＲＤ１２がＡｃｔｉｖｅ（１）になる
までＳＴ２２の状態で待つ。

【０１３７】２８．クロック６（ＣＫ１）にて、装置１
が装置２のデータＤ２を読み込む。データＤ２は、クロ
ック５（ＣＫ２）以降では、データに変化はなく、安定
した状態にあるため、正常な値を得ることができる。

【０１３８】２９．２８のデータＤ２に対し、１をイン
クリメントし、それをカウントレジスタＲＧ１１にデー
タ挿入する。

【０１３９】３０．次の状態としてＳＴ１３に遷移す
る。

【０１４０】３１．クロック７（ＣＫ１）にて、カウン
トレジスタＲＧ１１の値に対し、１をインクリメント
し、そのデータをカウントレジスタＲＧ１１に戻す。こ
の時点で、装置１側の処理は終了する。

【０１４１】３２．装置１が再び（２回目の処理を）終
了した（準備ができた）旨を装置２に戻すための状態Ｓ
Ｔ１１に遷移する。

【０１４２】３３．クロック８（ＣＫ１）にて、ＳＴ１
１に遷移することによって、装置１の２回目の準備がで
きたことを示すＲＤ１１がＡｃｔｉｖｅ（１）になる。

【０１４３】３４．クロック７（ＣＫ２）にて、３３の
信号変化は、クロック７（ＣＫ２）の立ち下がりエッジ
における同期化回路ＳＹ１１のＤＦＦ（ＤＦ１１１）の
ｓｅｔｕｐ−ｈｏｌｄ時間内で起こる。ＤＦ１１１の出
力値は、確率的に決まるが、この場合、信号変化を正常
に認識できず、０に収束したとする。信号が１に変化す
ることは１クロック後に持ち越される。

【０１４４】３５．クロック８（ＣＫ１）では、１回目
のＲＤ１１をＩｎａｃｔｉｖｅ（０）にするためのＡｃ
ｋｎｏｗｌｅｄｇｅ信号ＡＣ１２が、まだＡｃｔｉｖｅ
（１）のままである。よって、３３でＡｃｔｉｖｅにな
った２回目のＲＤ１１を意に反しＩｎａｃｔｉｖｅにし
ようとしてＳＴ１２に遷移し、本来のハンドシェイクが
正常に動作しない。１回目のＡＣ１２がＩｎａｃｔｉｖ
ｅ（０）になるのはクロック９である。

【０１４５】１回目のＡＣ１２がＩｎａｃｔｉｖｅにな
るまでの流れを破線矢印で示す。

【０１４６】クロック５（ＣＫ２）では、１回目のＲＤ
１１のＡｃｔｉｖｅ信号がＩｎａｃｔｉｖｅ（０）にな
る１４の信号変化が、クロック５（ＣＫ２）の立ち下が
りエッジにおける、同期化回路ＳＹ１１のＤＦＦ（ＤＦ
１１１）のｓｅｔｕｐ−ｈｏｌｄ時間内で起こる。ＤＦ
１１１の出力値は、確率的に決まるが、この場合、０へ
の信号変化を正常に認識できず、１に収束したとする。
信号が０に変化することは１クロック後に持ち越され
る。

【０１４７】クロック６（ＣＫ２）では、クロック５
（ＣＫ２）において認識できなかった１４の０への信号
変化を、ＤＦ１１１の立ち下がりエッジでラッチする
（ＲＤ１４）。

【０１４８】クロック７（ＣＫ２）では、上の信号を再
度立ち上がりエッジでラッチし直す（ＤＦＦ１１２によ
って、出力ＲＤ１２（＝Ｉｎａｃｔｉｖｅ（０））を得
る）。

【０１４９】クロック８（ＣＫ１）では、上の信号の０
への信号変化を、同期化回路ＳＹ１２のＤＦＦ（ＤＦ１
２１）の立ち下がりエッジでラッチする（ＡＣ１４）。

【０１５０】クロック９（ＣＫ１）では、上の信号を再
度立ち上がりエッジでラッチし直す（ＤＦＦ１２２によ
って、出力ＡＣ１２（＝Ｉｎａｃｔｉｖｅ（０））を得
る）。

【０１５１】３６．クロック９（ＣＫ１）にて、状態が
ＳＴ１２に遷移することによって、ＲＤ１１がＩｎａｃ
ｔｉｖｅ（０）となる。

【０１５２】３７．装置１は、装置２の準備完了の信号
ＲＤ２２が再びＡｃｔｉｖｅになるまでＳＴ１２の状態
で待つ。

【０１５３】３８．クロック８（ＣＫ２）にて、クロッ
ク８の立ち下がりエッジにおける同期化回路ＳＹ１１の
ＤＦＦ（ＤＦ１１１）が、本来、この時点において、３
４で持ち越されたＲＤ１１の１への信号変化を同期化す
べきである。しかし、すでに３６においてＲＤ１１は、
０へ信号が変化してしまっており、信号変化が同期化す
るＤＦ１１１のｓｅｔｕｐ−ｈｏｌｄ時間内であるた
め、この出力として０へ収束する場合がある。したがっ
て、ＲＤ１１がＡｃｔｉｖｅ（１）に変化したことを全
く認識できない場合が起こり得る。その場合結果的に、
装置１および装置２とも相手のＲｅａｄｙ信号を待つ状
態となる、デッドロック状態に陥ってしまう。これは、
二重のハンドシェイク信号がオーバラップすることで、
同期化回路の認識によっては高速処理が可能となり、各
トランザクションごとのハンドシェイク信号までもがオ
ーバラップしてしまう現象である。これを回避する１解
法としても従来手法２ある。

【０１５４】上述した第１の誤動作は、Ａｃｋｎｏｗｌ
ｅｄｇｅ信号の返信を遅延させることで解決することが
できる。図１８は、従来手法２の回路からＳＴ１４，Ｓ
Ｔ２４を除いた回路に１クロック遅延回路ＤＬ１１，Ｄ
Ｌ２１を挿入した回路構成図であり、図１９は、遅延回
路の回路構成図であり、図２０は、周波数比ｆ_CK1／ｆ
_CK2＝１／３、Ｄｕｔｙ比５０％の場合のタイミングチ
ャートであり、図２１は、周波数比ｆ_CK1／ｆ_CK2＝１
／１、位相差θ_CK2−θ_CK1＝π、Ｄｕｔｙ比５０％の
場合のタイミングチャートであり、図２２は、周波数比
ｆ_CK1／ｆ_CK2＝１／１、位相差θ_CK2−θ_CK1＝π、
Ｄｕｔｙ比５０％であって、第２の誤動作が起こる場合
のタイミングチャートである。

【０１５５】図２０、図２１は、第１の誤動作が起こら
ず、装置１制御部ＦＳＭ１がＲＤ２２を正常に認識する
例を示しており、上述の第１の誤動作の説明において正
常に動作する場合であるので、動作説明は省略する。

【０１５６】しかし、第１の誤動作と第２の誤動作は独
立な現象である。依然として第２の誤動作の要因は残っ
たままである。

【０１５７】第２の誤動作は、Ａｃｋｎｏｗｌｅｄｇｅ
信号の最初の１クロックだけを使用することで解決する
ことができる。図２３は、従来手法２の回路からＳＴ１
４，ＳＴ２４を除いた回路に１クロックパルス発生回路
Ｐ１１，Ｐ２１を挿入した回路構成図であり、図２４
は、パルス発生回路の回路構成図である。図２５は、周
波数比ｆ_CK1／ｆ_CK2＝１／１、位相差θ_CK2−θ_CK1
＝π、Ｄｕｔｙ比５０％の場合のタイミングチャートで
あり、図２６は、周波数比ｆ_CK1／ｆ_CK2＝２／３、Ｄ
ｕｔｙ比５０％の場合のタイミングチャートであり、図
２７は、周波数比ｆ_CK1／ｆ_CK2＝１／３、Ｄｕｔｙ比
５０％であって、第１の誤動作が起こる場合のタイミン
グチャートである。

【０１５８】図２５、図２６は、第２の誤動作が起こら
ず、２回目のＲｅａｄｙ信号が２回目のＡｃｋｎｏｗｌ
ｅｄｇｅ信号を認識し、正常なＡｃｔｉｖｅ期間を確保
した例を示しており、上述の第２の誤動作の説明におい
て正常に動作する場合であるので、動作説明は省略す
る。

【０１５９】しかし、第１の誤動作と第２の誤動作は独
立な現象である。１クロックパルス発生回路Ｐ１１，Ｐ
２１を挿入しただけの回路では、依然として第１の誤動
作の要因は残ったままである。

【０１６０】次に、遅延回路およびパルス発生回路のみ
であって、同期化回路がない場合の動作について考察す
る。図２８は、同期化回路がない場合の回路構成図であ
り、図２９は、周波数比ｆ_CK1／ｆ_CK2＝２／３、Ｄｕ
ｔｙ比５０％の場合のタイミングチャートである。装置
１のＲｅａｄｙ信号がＡｃｔｉｖｅ（１）になるまで
は、これまでと同様である。

【０１６１】１．初期状態では、装置１の装置１制御部
ＦＳＭ１の初期ステートはＳＴ１０となり、データバス
のレジスタＲＧ１１は０となる。

【０１６２】２．装置２の装置２制御部ＦＳＭ２の初期
ステートはＳＴ２２となり、データバスのレジスタＲＧ
２１は０となる。

【０１６３】３．クロック１（ＣＫ１）にて、カウント
レジスタＲＧ１１の値に対し、１をインクリメントし、
そのデータをカウントレジスタＲＧ１１に挿入する。

【０１６４】４．次の状態ＳＴ１３に遷移する。

【０１６５】５．クロック２（ＣＫ１）にて、３と同様
にカウントレジスタＲＧ１１の値に対し、１をインクリ
メントし、そのデータをカウントレジスタＲＧ１１に戻
す。この時点で、装置１側の処理は終了する。

【０１６６】６．装置１が終了した（準備ができた）旨
を相手先の装置２に知らせるための状態ＳＴ１１に遷移
する。

【０１６７】７．クロック３（ＣＫ１）にて、状態ＳＴ
１１に遷移することによって、装置１の準備ができたこ
とを示すＲＤ１１がＡｃｔｉｖｅ（１）になる。

【０１６８】８．クロック４（ＣＫ２）にて、ＦＳＭ２
は、同期化されない信号ＲＤ１１を直接参照するため
に、状態レジスタＳＲ２１，ＳＲ２２，ＳＲ２３やカウ
ントレジスタＲＧ２１などのＤＦＦは、ｓｅｔｕｐ−ｈ
ｏｌｄ時間内で信号変化が起こる可能性がある。この例
では、信号変化７がｓｅｔｕｐ−ｈｏｌｄ時間内で起こ
るとする。その場合、収束する値は何になるか分からな
いため、ＦＳＭ２は、状態コードとして割り付けられて
いない状態へ陥ってしまうことがある（ｕｎｋｎｏｗｎ
として示した。例えば”０００”）。そうすると、正し
く状態遷移ができないので、装置２は、回路として機能
しない。また、収束する値として偶然にそのときの状態
コードと一致しても、同期設計上考慮しないグリッチ信
号があり、値が収束するまでの時間のため、遅延保証が
できず、次の状態に正しく遷移できるとは限らない。カ
ウントレジスタの値も同様に収束する値に保証はない
（ｕｎｄｅｆｉｎｅｄとして示した）。

【０１６９】９．８と同様に、ＦＳＭ１に返信するＡｃ
ｋｎｏｗｌｅｄｇｅ信号は、遅延回路ＤＬ１１のＤＦＦ
（ＤＦ１３１）について、ｓｅｔｕｐ−ｈｏｌｄ時間内
で信号変化が起こる可能性がある。この場合、グリッチ
信号が発生する場合がある。

【０１７０】１０．クロック３（ＣＫ１）にて、９で発
生したグリッチ信号は、パルス発生回路ＳＹ１１にその
まま入力される。

【０１７１】１１．クロック５（ＣＫ２）にて、７でＡ
ｃｔｉｖｅに変化した信号が、遅延回路ＤＬ１１のＤＦ
Ｆ（ＤＦ１３１）でラッチされる。

【０１７２】１２．クロック３（ＣＫ１）にて、１１で
変化した信号も、パルス発生回路ＳＹ１１にそのまま入
力される。

【０１７３】１３．１０と１２のような、グリッチ信号
および装置２のクロックに同期した信号は、装置１同期
回路では、設計上考慮できない信号である。したがっ
て、次の状態の遷移を求める論理回路の遅延次第では、
次状態に正しく遷移できる保証は全くない。この例で
は、正しく遷移できるように示したが、仮に正しく遷移
したとしても、それは回路として正しいハンドシェイク
ができたわけではない。

【０１７４】上述のように、同期化回路がないと、周波
数関係に依存がない大半の場合において、誤動作を引き
起こす可能性が大きい。

【０１７５】図１は、この発明の実施例の回路構成図で
あり、従来手法２の回路からＳＴ１４，ＳＴ２４を除い
た回路に１クロック遅延回路ＤＬ１１，ＤＬ２１と、パ
ルス発生回路Ｐ１１，Ｐ２１を付加した回路構成図であ
る。１クロック遅延回路ＤＬ１１，ＤＬ２１と、パルス
発生回路Ｐ１１，Ｐ２１とを付加することにより、第１
の誤動作および第２の誤動作を解決することができる。
図２は、周波数比ｆ_CK ₁／ｆ_CK2＝２／３、Ｄｕｔｙ比
５０％の場合のタイミングチャートであり、図３は、周
波数比ｆ_CK1／ｆ_CK2＝１／１、位相差θ_CK2−θ_CK1
＝π、Ｄｕｔｙ比５０％の場合のタイミングチャートで
ある。以下に、図２について、データパスを伴う構成を
想定して動作を説明する。

【０１７６】１．十分なリセット期間後（初期状態）、
装置１制御部ＦＳＭ１の初期ステートはＳＴ１０とな
り、データパスのレジスタＲＧ１１は０となる。

【０１７７】２．装置２制御部ＦＳＭ２の初期ステート
はＳＴ２２となり、データバスのレジスタＲＧ２１は０
となる。

【０１７８】３．クロック１（ＣＫ１）にて、カウント
レジスタＲＧ１１の値に対し、１をインクリメントし、
そのデータをカウントレジスタＲＧ１１に挿入する。

【０１７９】４．次の状態ＳＴ１３に遷移する。

【０１８０】５．クロック２（ＣＫ１）にて、３と同様
にカウントレジスタＲＧ１１の値に対し、１をインクリ
メントし、そのデータをカウントレジスタＲＧ１１に戻
す。この時点で、装置１側の処理は終了する。

【０１８１】６．装置１が終了した（準備ができた）旨
を相手先の装置２に知らせるために状態ＳＴ１１に遷移
する。

【０１８２】７．クロック３（ＣＫ１）にて、状態ＳＴ
１１に遷移することによって、装置１の準備ができたこ
とを示すＲＤ１１がＡｃｔｉｖｅ（１）になる。

【０１８３】８．クロック４（ＣＫ２）にて、同期化回
路ＳＹ１１のＤＦＦ（ＤＦ１１１）によって、７のＡｃ
ｔｉｖｅ信号を立ち下がりエッジでラッチする（出力Ｒ
Ｄ１４を得る）。

【０１８４】９．クロック５（ＣＫ２）にて、８での信
号を再度立ち上がりエッジでラッチし直す（ＤＦ１１２
によって、出力ＲＤ１２を得る）。

【０１８５】１０．装置１が準備できたという意味のＡ
ｃｔｉｖｅ信号が伝搬されたので、装置２側の処理が開
始できる状態となる。

【０１８６】１１．クロック６（ＣＫ２）にて、９での
信号を遅延回路ＤＬ１１によって、１クロック遅延させ
てラッチする。

【０１８７】１２．クロック４（ＣＫ１）にて、同期化
回路ＳＹ１２のＤＦＦ（ＤＦ１２１）によって、１１の
信号を立ち下がりエッジでラッチする（出力ＡＣ１４を
得る）。

【０１８８】１３．クロック５（ＣＫ１）にて、１２で
の信号を再度立ち上がりエッジでラッチし直す（ＤＦ１
２２によって、出力ＡＣ１３を得る）。

【０１８９】１４．１３での信号により、パルス発生回
路Ｐ１１により１クロックパルスであるＡＣ１２を得
る。

【０１９０】１５．ＡＣ１２は、７で出力したＲＤ１１
のＡｃｔｉｖｅ信号が、装置２で同期化されたことを確
認するための信号である。これを受け取り、装置１の装
置１制御部ＦＳＭ１は、状態ＳＴ１１から装置２の完了
を待つ状態であるＳＴ１２遷移する。

【０１９１】１６．クロック６（ＣＫ１）にて、ＳＴ１
２に遷移する。

【０１９２】１７．クロック５（ＣＫ２）にて、装置２
は装置１のデータＤ１を読み込む。

【０１９３】１８．１７のデータＤ１に対し、１をイン
クリメントし、それをカウントレジスタＲＧ２１にデー
タ挿入する。

【０１９４】１９．次の状態としてＳＴ２３に遷移す
る。

【０１９５】２０．クロック６（ＣＫ２）にて、カウン
トレジスタＲＧ２１の値に対し、１をインクリメント
し、そのデータをカウントレジスタＲＧ２１に戻す。こ
の時点で、装置２側の処理は終了する。

【０１９６】２１．装置２が終了した（準備ができた）
旨を装置１に戻すための状態ＳＴ２１に遷移することが
できる。

【０１９７】２２．クロック７（ＣＫ２）にて、ＳＴ２
１に遷移することによって、装置２が準備できたことを
示すＲＤ２１がＡｃｔｉｖｅ（１）になる。

【０１９８】２３．クロック５（ＣＫ１）にて、同期化
回路ＳＹ２１のＤＦＦ（ＤＦ２１１）によって、２２の
Ａｃｔｉｖｅ信号を立ち下がりエッジでラッチする（出
力ＲＤ２４を得る）。

【０１９９】２４．クロック５（ＣＫ１）にて、２３の
信号を再度立ち上がりエッジでラッチし直す（ＤＦ２１
２によって、出力ＲＤ２２を得る）。ＲＤ２２によりＲ
Ｄ２１の信号を装置１の同期回路で使用することができ
る。

【０２００】２５．装置２が準備できたという意味のＡ
ｃｔｉｖｅ信号が伝搬されたので、装置１側の処理が開
始できる状態となる。装置１は、ここで初めて装置２か
ら制御権が移ったことを知る。

【０２０１】以下同様に、装置１と装置２の制御権の切
り替えを交互に行い、カウントレジスタの値をインクリ
メントする。図３についても図２の実施例と同様の動作
をするため、説明を省略する。

【０２０２】なお、ＳＴ１２→ＳＴ１１およびＳＴ２２
→ＳＴ２１へ遷移するためには、必ず１つ以上の状態
（ＳＴ１３，ＳＴ２３）がなければならない。なぜな
ら、（ＡＣ１１のＡｃｔｉｖｅ信号出力時刻）＜（ＲＤ
２１のＡｃｔｉｖｅ信号出力時刻）ならば（ＡＣ１１同
期化時刻）≦（ＲＤ２１の同期化時刻）、（ＡＣ２１の
Ａｃｔｉｖｅ信号出力時刻）＜（ＲＤ１１のＡｃｔｉｖ
ｅ信号出力時刻）ならば（ＡＣ２１同期化時刻）≦（Ｒ
Ｄ１１の同期化時刻）という関係を前提にした回路であ
り、ＳＴ１３，ＳＴ２３がなければ、（ＡＣ１１のＡｃ
ｔｉｖｅ信号出力時刻）＝（ＲＤ２１のＡｃｔｉｖｅ信
号出力時刻）、（ＡＣ２１のＡｃｔｉｖｅ信号出力時
刻）＝（ＲＤ１１のＡｃｔｉｖｅ信号出力時刻）となっ
てしまい、上述の前提が崩れてしまうためである。どう
してもＳＴ１２→ＳＴ１１およびＳＴ２２→ＳＴ２１の
遷移が起こる場合は、ダミーステート（アイドルステー
トのように何もしないステート）を挿入する。

【０２０３】上述の実施例から従来手法２とこの発明の
オーバヘッドは、以下の式から求められる。

【０２０４】Ｔ_active ：装置１、装置２の実稼働する時間Ｔ_all ：装置１、装置２のハンドシェイクを含め
たすべての時間（サンプリング時間）この式より従来手法２のタイミングチャート図３４のオ
ーバヘッドを、クロックＣＫ２のクロック周期時間を単
位時間として求めると、（２３−１０）／２３５７％で
ある。

【０２０５】同様に、図３４のタイミングチャートと同
じ条件における、この発明のタイミングチャート図２の
オーバヘッドは、（２３−１５）／２３３５％とな
る。

【０２０６】これより、５７％−３５％＝２２％のオー
バヘッドの削減が実現できたことが分かる。

【０２０７】別の条件下における、オーバヘッドの比較
を、図３５（従来手法２）および図３（この発明）につ
いて行うと、６５％−３９％＝２９％のオーバヘッドの
削減が実現できたことが分かる。

【０２０８】上の結果から、この発明は、２０％以上の
オーバヘッドが削減できる可能性を持つ。

【０２０９】

【発明の効果】以上説明したように、この発明は、動的
に制御信号のアクティブ期間を設定し、全てのクロック
周波数において一定のオーバヘッド時間で制御可能であ
る。また、２つのステートマシンに入力するクロック周
波数および位相に対する制約が緩く（理想的にはな
い）、非同期インタフェースとして汎用的に利用できる
ため再利用性が高い。さらに、２装置間のデータバンド
幅が広い（十分なＦＩＦＯ（バッファ）を持つ）、もし
くは１トランザクションのデータ転送量が少ない場合、
２装置の制御切り替えが頻繁に起こるが、その際に、時
間的なオーバヘッドが非常に小さい。また、記憶素子の
構成要素にＤＦＦのみを使用することで、既存の同期系
設計ツール（特に論理合成ツール）を利用した設計が容
易である。

【図面の簡単な説明】

【図１】この発明の対称型非同期インタフェース回路の
実施の形態を示す回路構成図である。

【図２】この発明の対称型非同期インタフェース回路の
周波数比ｆ_CK1／ｆ_CK2＝２／３、Ｄｕｔｙ比５０％の
場合のタイミングチャートである。

【図３】この発明の対称型非同期インタフェース回路の
周波数比ｆ_CK1／ｆ_CK2＝１／１、位相差θ_CK2−θ
_CK1＝π、Ｄｕｔｙ比５０％の場合のタイミングチャー
トである。

【図４】データパスがある場合の外付け対称型非同期イ
ンタフェース回路である。

【図５】データパスがない場合の外付け対称型非同期イ
ンタフェース回路である。

【図６】データパスがある場合の内蔵４線式の対称型非
同期インタフェース回路である。

【図７】データパスがない場合の内蔵４線式の対称型非
同期インタフェース回路である。

【図８】データパスがある場合の内蔵３線式の対称型非
同期インタフェース回路である。

【図９】データパスがない場合の内蔵３線式の対称型非
同期インタフェース回路である。

【図１０】従来手法２からアイドルステートＳＴ１４，
ＳＴ２４を除いた場合の回路構成図である。

【図１１】同期化回路の回路構成図である。

【図１２】装置１データパスの回路構成図である。

【図１３】装置２データパスの回路構成図である。

【図１４】装置１制御部の状態遷移および回路構成を示
す図である。

【図１５】装置２制御部の状態遷移および回路構成を示
す図である。

【図１６】周波数比ｆ_CK1／ｆ_CK2＝１／３、Ｄｕｔｙ
比５０％であって、第１の誤動作が起こる場合のタイミ
ングチャートである。

【図１７】周波数比ｆ_CK1／ｆ_CK2＝１／１、位相差θ
_CK2−θ_CK1＝π、Ｄｕｔｙ比５０％であって、第２の
誤動作が起こる場合のタイミングチャートである。

【図１８】従来手法２の回路からＳＴ１４，ＳＴ２４を
除いた回路に１クロック遅延回路を挿入した回路構成図
である。

【図１９】遅延回路の回路構成図である。

【図２０】周波数比ｆ_CK1／ｆ_CK2＝１／３、Ｄｕｔｙ
比５０％の場合のタイミングチャートである。

【図２１】周波数比ｆ_CK1／ｆ_CK2＝１／１、位相差θ
_CK2−θ_CK1＝π、Ｄｕｔｙ比５０％の場合のタイミン
グチャートである。

【図２２】周波数比ｆ_CK1／ｆ_CK2＝１／１、位相差θ
_CK2−θ_CK1＝π、Ｄｕｔｙ比５０％であって、第２の
誤動作が起こる場合のタイミングチャートである。

【図２３】従来手法２の回路からＳＴ１４，ＳＴ２４を
除いた回路に１クロックパルス発生回路を挿入した回路
構成図である。

【図２４】パルス発生回路の回路構成図である。

【図２５】周波数比ｆ_CK1／ｆ_CK2＝１／１、位相差θ
_CK2−θ_CK1＝π、Ｄｕｔｙ比５０％の場合のタイミン
グチャートである。

【図２６】周波数比ｆ_CK1／ｆ_CK2＝２／３、Ｄｕｔｙ
比５０％の場合のタイミングチャートである。

【図２７】周波数比ｆ_CK1／ｆ_CK2＝１／３、Ｄｕｔｙ
比５０％であって、第１の誤動作が起こる場合のタイミ
ングチャートである。

【図２８】同期化回路がない場合の回路構成図である。

【図２９】周波数比ｆ_CK1／ｆ_CK2＝２／３、Ｄｕｔｙ
比５０％の場合のタイミングチャートである。

【図３０】従来手法１の概念図および周波数比率とオー
バヘッド時間比率との関係を表す図である。

【図３１】従来手法１の回路構成図である。

【図３２】従来手法２の概念図および周波数比率とオー
バヘッド時間比率との関係を表す図である。

【図３３】従来手法２の回路構成図である。

【図３４】周波数比ｆ_CK1／ｆ_CK2＝２／３、Ｄｕｔｙ
比５０％の場合のタイミングチャートである。

【図３５】周波数比ｆ_CK1／ｆ_CK2＝１／１、位相差θ
_CK2−θ_CK1＝π、Ｄｕｔｙ比５０％の場合のタイミン
グチャートである。

【符号の説明】

ＦＳＭ１装置１制御部ＦＳＭ２装置２制御部ＳＹ１１，ＳＹ１２，ＳＹ２１，ＳＹ２２同期化回路ＤＬ１１，ＤＬ２１遅延回路Ｐ１１，Ｐ２１パルス発生回路ＳＲ１１，ＳＲ２１状態レジスタＲＤ１１，ＲＤ１２，ＲＤ２１，ＲＤ２２Ｒｅａｄｙ
信号ＡＣ１１，ＡＣ１２，ＡＣ２１，ＡＣ２２Ａｃｋｎｏ
ｗｌｅｄｇｅ信号ＳＴ１１，ＳＴ１２，ＳＴ１３，ＳＴ２１，ＳＴ２２，
ＳＴ２３ステートＣＫ１，ＣＫ２クロック信号ＲＧ１１，ＲＧ２１カウントレジスタＣＧ１，ＣＧ２クロック生成器ＡＳＩＦ対称型非同期インタフェース回路ＡＳＩＦ１対称型非同期インタフェース回路（ＣＫ１
系）ＡＳＩＦ２対称型非同期インタフェース回路（ＣＫ２
系）

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/38 - 13/42 350 G06F 15/16 - 15/16 645

Claims

(57)【特許請求の範囲】

【請求項１】互いに非同期で動作する第１の装置および
第２の装置と、第１の装置および第２の装置間に用いら
れるインタフェース回路とを備える非同期インタフェー
スシステムにおいて、前記インタフェース回路は、第１の装置の制御部から出力された、演算、またはデー
タの準備のいずれかの基本動作が終了したことを表すＲ
ｅａｄｙ信号を入力して第２の装置側のクロックに同期
化して第２の装置に出力する第１の同期化回路と、第２の装置側から出力された、前記Ｒｅａｄｙ信号が受
けられたかを回答、もしくはＲｅａｄｙ信号をインアク
ティブにすることを要求するＡｃｋｎｏｗｌｅｄｇｅ信
号を遅延させる第１の遅延回路と、第１の遅延回路から出力されたＡｃｋｎｏｗｌｅｄｇｅ
信号を第１の装置側のクロックに同期化する第２の同期
化回路と、第２の同期化回路から出力されたＡｃｋｎｏｗｌｅｄｇ
ｅ信号を入力して第１の装置に１クロックパルスのＡｃ
ｋｎｏｗｌｅｄｇｅ信号を出力する第１のパルス発生回
路と、第２の装置の制御部から出力されたＲｅａｄｙ信号を入
力して第１の装置側のクロックに同期化して第１の装置
に出力する第３の同期化回路と、第１の装置側から出力されたＡｃｋｎｏｗｌｅｄｇｅ信
号を遅延させる第２の遅延回路と、第２の遅延回路から出力されたＡｃｋｎｏｗｌｅｄｇｅ
信号を第２の装置側のクロックに同期化する第４の同期
化回路と、第４の同期化回路から出力されたＡｃｋｎｏｗｌｅｄｇ
ｅ信号を入力して第２の装置に１クロックパルスのＡｃ
ｋｎｏｗｌｅｄｇｅ信号を出力する第２のパルス発生回
路とを備え、前記第１の装置および第２の装置は、前記１クロックパ
ルスのＡｃｋｎｏｗｌｅｄｇｅ信号をエッジ検出するこ
とを特徴とする非同期インタフェースシステム。
【請求項２】互いに非同期で動作する第１の装置および
第２の装置と、第１の装置および第２の装置間に用いら
れるインタフェース回路とを備える非同期インタフェー
スシステムにおいて、前記インタフェース回路は、第１の装置の制御部から出力された、演算、またはデー
タの準備のいずれかの基本動作が終了したことを表すＲ
ｅａｄｙ信号を入力して第２の装置側のクロックに同期
化して第２の装置に出力する第１の同期化回路と、第２の装置側から出力された、前記Ｒｅａｄｙ信号が受
けられたかを回答、もしくはＲｅａｄｙ信号をインアク
ティブにすることを要求するＡｃｋｎｏｗｌｅｄｇｅ信
号を第１の装置側のクロックに同期化する第２の同期化
回路と、第２の同期化回路から出力されたＡｃｋｎｏｗｌｅｄｇ
ｅ信号を入力して第１の装置に１クロックパルスのＡｃ
ｋｎｏｗｌｅｄｇｅ信号を出力する第１のパルス発生回
路と、第２の装置の制御部から出力されたＲｅａｄｙ信号を入
力して第１の装置側のクロックに同期化して第１の装置
に出力する第３の同期化回路と、第１の装置側から出力されたＡｃｋｎｏｗｌｅｄｇｅ信
号を第２の装置側のクロックに同期化する第４の同期化
回路と、第４の同期化回路から出力されたＡｃｋｎｏｗｌｅｄｇ
ｅ信号を入力して第２の装置に１クロックパルスのＡｃ
ｋｎｏｗｌｅｄｇｅ信号を出力する第２のパルス発生回
路とを備え、前記第１の装置および第２の装置は、前記１クロックパ
ルスのＡｃｋｎｏｗｌｅｄｇｅ信号をエッジ検出するこ
とを特徴とする非同期インタフェースシステム。
【請求項３】前記第１の装置および第２の装置がデータ
パスを備えることを特徴とする請求項１または２に記載
の非同期インタフェースシステム。
【請求項４】前記インタフェース回路は、前記第１の装
置および第２の装置に外付けで用いられることを特徴と
する請求項１〜３のいずれかに記載の非同期インタフェ
ースシステム。
【請求項５】前記インタフェース回路は、前記第１の装
置または第２の装置に内蔵されることを特徴とする請求
項１〜３のいずれかに記載の非同期インタフェースシス
テム。
【請求項６】前記第１のパルス発生回路と、第２の同期
化回路と、第３の同期化回路と、第２の遅延回路とが前
記第１の装置に内蔵され、第２のパルス発生回路と、第
１の同期化回路と、第４の同期化回路と、第１の遅延回
路とが前記第２の装置に内蔵されることを特徴とする請
求項１〜３のいずれかに記載の非同期インタフェースシ
ステム。
【請求項７】前記第１の装置の制御部または第２の装置
の制御部のうち少なくともいずれか一方がアイドルステ
ート状態を有しないことを特徴とする請求項１〜６のい
ずれかに記載の非同期インタフェースシステム。
【請求項８】前記第１および第２の遅延回路の遅延時間
が、少なくとも１クロックであることを特徴とする請求
項１〜７のいずれかに記載の非同期インタフェースシス
テム。
【請求項９】前記第１の遅延回路の遅延時間が、第２の
装置の制御部内での処理が終了したことを知らせる状態
から相手の処理が終了するのを待つ状態までの遷移時間
に等しく、前記第２の遅延回路の遅延時間が、第１の装
置の制御部内での処理が終了したことを知らせる状態か
ら相手の処理が終了するのを待つ状態までの遷移時間に
等しいことを特徴とする請求項１〜７のいずれかに記載
の非同期インタフェースシステム。
【請求項１０】互いに非同期で動作する２装置の間をイ
ンタフェースする非同期インタフェースシステムにおい
て、一方の装置から出力された、演算、またはデータの準備
のいずれかの基本動作が終了したことを表すＲｅａｄｙ
信号を他方の装置側のクロックに同期化させて他方の装
置に入力させる第１の同期化回路と、他方の装置側から出力された、前記Ｒｅａｄｙ信号が受
けられたかを回答、もしくはＲｅａｄｙ信号をインアク
ティブにすることを要求するＡｃｋｎｏｗｌｅｄｇｅ信
号を遅延させる遅延回路と、遅延されたＡｃｋｎｏｗｌｅｄｇｅ信号を一方の装置側
のクロックに同期化させる第２の同期化回路と、同期化されたＡｃｋｎｏｗｌｅｄｇｅ信号を１クロック
パルスを変換して一方の装置に入力させるパルス発生回
路とを備え、前記２装置は、前記１クロックパルスのＡｃｋｎｏｗｌ
ｅｄｇｅ信号をエッジ検出することを特徴とする非同期
インタフェースシステム。