JP3160337B2 - Active matrix liquid crystal display method and apparatus - Google Patents
Active matrix liquid crystal display method and apparatusInfo
- Publication number
- JP3160337B2 JP3160337B2 JP34367991A JP34367991A JP3160337B2 JP 3160337 B2 JP3160337 B2 JP 3160337B2 JP 34367991 A JP34367991 A JP 34367991A JP 34367991 A JP34367991 A JP 34367991A JP 3160337 B2 JP3160337 B2 JP 3160337B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- voltage
- conductivity type
- liquid crystal
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、印加電圧によりチャン
ネルの導電型（ｐ型／ｎ型）を制御するサブゲートと印
加電圧によりソース・ドレイン間の電流を制御するメイ
ンゲートとを備えた電界効果型薄膜トランジスタ（ＦＩ
Ｄ−ＴＦＴ）を用いたアクティブマトリックス液晶表示
方法及び装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect having a sub-gate for controlling the conductivity type (p-type / n-type) of a channel by an applied voltage and a main gate for controlling a current between a source and a drain by an applied voltage. Type thin film transistor (FI
D-TFT) and an active matrix liquid crystal display method and apparatus using the same.
【０００２】[0002]
【従来の技術】薄膜トランジスタを用いたアクティブマ
トリックス液晶表示装置は、小型テレビ等で実用化され
ており、大型テレビやパソコンのディスプレイ装置等と
して将来の大量需要が見込まれている。これに伴い、表
示品質の向上が要請されている。2. Description of the Related Art Active matrix liquid crystal display devices using thin film transistors have been put to practical use in small televisions and the like, and large demand in the future is expected for large televisions and personal computer display devices. Along with this, improvement in display quality has been demanded.
【０００３】従来では、図９（Ａ）に示す如く、液晶画
素１の一端を薄膜トランジスタ２を介しデータ電極Ｄに
接続し、液晶画素１の他端を共通電極に接続し、薄膜ト
ランジスタ２のゲートに走査電極Ｇを接続し、この走査
電極Ｇに同図（Ｃ）に示すような駆動電圧ＶGを印加し
ていた。図中、ＴHは１水平線走査時間であり、ＴFは１
フレーム表示時間である。駆動電圧ＶGは、ＴFのうちＴ
Hの時間だけ高レベルにされ、他の時間では低レベルに
される。通常、この高レベルは１０Ｖであり、低レベル
は−１０Ｖである。Conventionally, as shown in FIG. 9A, one end of a liquid crystal pixel 1 is connected to a data electrode D via a thin film transistor 2, the other end of the liquid crystal pixel 1 is connected to a common electrode, and the gate of the thin film transistor 2 is connected to the gate. connect the scan electrodes G, had a driving voltage is applied V G as shown in FIG. (C) to the scanning electrodes G. In the figure, TH is one horizontal line scanning time, and T F is 1
This is the frame display time. The drive voltage V G is T out of T F
It is raised to high level during H time and low level at other times. Typically, this high level is 10V and the low level is -10V.
【０００４】[0004]
【発明が解決しようとする課題】しかし、ＴH／ＴFは例
えば１／４００と小さいので、薄膜トランジスタ２のゲ
ートには殆ど負の電圧−１０Ｖが加わった状態となるた
め、薄膜トランジスタ２の特性が経時変化する。具体的
には、薄膜トランジスタ２のオン電流、オフ電流及びフ
ラットバンド電圧などが経時変化して、表示品質の低下
を招く。However, since T H / T F is as small as 1/400, for example, a negative voltage of −10 V is almost applied to the gate of the thin film transistor 2. Changes over time. Specifically, the ON current, the OFF current, the flat band voltage, and the like of the thin film transistor 2 change with time, which causes a decrease in display quality.
【０００５】また、駆動電圧ＶGを高レベルにして薄膜
トランジスタ２をオンにした後、駆動電圧ＶGを低レベ
ルにして薄膜トランジスタ２をオフにすると、この際、
液晶画素１の端子間電圧ＶL が同図（Ｄ）に示す如く低
下する。この現象はＤＣオフセットとして知られてお
り、フリッカーや焼付等の原因となり、表示品質を低下
させる。[0005] The drive after turning on the thin film transistor 2 a voltage V G in the high level, when the driving voltage V G to turn off the thin film transistor 2 in the low level, this time,
The inter-terminal voltage VL of the liquid crystal pixel 1 decreases as shown in FIG. This phenomenon is known as DC offset, and causes flicker, image sticking, and the like, and degrades display quality.
【０００６】液晶画素１の端子間容量をＣ１とし、薄膜
トランジスタ２のゲート・ソース間容量をＣ２とする
と、駆動電圧ＶGの立ち下がりの際には、（Ａ）の回路
は（Ｂ）に示すような等価回路となり、ＤＣオフセット
電圧ΔＶは、 ΔＶ＝２０Ｃ２／（Ｃ１＋Ｃ２） となる。換言すれば、Ｃ１に蓄えられていた電荷が、駆
動電圧ＶGの立ち下がりによりＣ２の方へ流れて、Ｃ１
の端子間電圧がΔＶだけ低下する。[0006] a C1 capacitance between terminals of the liquid crystal pixel 1, when the gate-source capacitance of the thin film transistor 2 and C2, when the trailing edge of the drive voltage V G, the circuit of (A) shown in (B) The DC offset voltage ΔV becomes ΔV = 20C2 / (C1 + C2). In other words, the charge stored in C1 is flowing towards the C2 at the falling edge of the drive voltage V G, C1
Is reduced by ΔV.
【０００７】本発明の目的は、このような問題点に鑑
み、表示品質を向上させることが可能なアクティブマト
リックス液晶表示方法及び装置を提供することにある。An object of the present invention is to provide an active matrix liquid crystal display method and apparatus capable of improving display quality in view of such problems.
【０００８】[0008]
【課題を解決するための手段及びその作用】図１は、第
１の方法発明に係るアクティブマトリックス液晶表示方
法の原理構成を示す。FIG. 1 shows the principle configuration of an active matrix liquid crystal display method according to a first method invention.
【０００９】このアクティブマトリックス液晶表示方法
は、液晶画素１の端子間に、印加電圧によりチャンネル
の導電型を制御するサブゲートＳＧと印加電圧によりソ
ース・ドレイン間の電流を制御するメインゲートＭＧと
を備えた電界効果型薄膜トランジスタ３を介してデータ
電圧を印加し、例えば図１（Ｂ）に示すような１フレー
ム毎に極性を反転させた導電型制御電圧ＶSをサブゲー
トＳＧに印加して薄膜トランジスタ３のチャンネルの導
電型をｐ型及びｎ型の一方から他方へ１フレーム毎に交
互に変え、例えば図１（Ｃ）に示すような１フレーム毎
に極性を反転させた駆動電圧ＶGをメインゲートＭＧに
印加して１フレーム中１水平表示時間ＴH、薄膜トラン
ジスタ３をオンにする。This active matrix liquid crystal display method includes a sub-gate SG for controlling the conductivity type of a channel by an applied voltage and a main gate MG for controlling a current between a source and a drain by an applied voltage between terminals of the liquid crystal pixel 1. A data voltage is applied through the field-effect thin film transistor 3, and a conductivity control voltage V S whose polarity is inverted for each frame as shown in FIG. changing alternating conductivity type channel from one of p-type and n-type in each frame to the other, for example, FIG. 1 (C) the driving voltage obtained by inverting the polarity for each frame as shown in V G of the main gate MG To turn on the thin film transistor 3 for one horizontal display time T H in one frame.
【００１０】この薄膜トランジスタ３は、電界誘導ドレ
イン（Ｆｉｅｆｄ−Ｉｎｄｕｃｔｉｏｎ−Ｄｒａｉｎ）
型と称され、ＳＩＤ ９１ ＤＩＧＥＳＴの第５３９〜
５４２頁に開示されており、サブゲートＳＧに例えば２
０Ｖを印加すると、ｎチャンネル動作となり、サブゲー
トＳＧに例えば−２０Ｖを印加すると、ｐチャンネル動
作となる。そこで、同一構成の薄膜トランジスタを備え
てオフ電流の少ないＣＭＯＳスイッチを構成することが
提案されている。本発明は、このような薄膜トランジス
タ３の性質を、ＣＭＯＳスイッチとは別の観点から利用
したものである。The thin-film transistor 3 has a field-induced drain (Fiefd-Induction-Drain).
SID 91 DIGEST No. 539-
542, and for example, 2
When 0 V is applied, an n-channel operation is performed. When, for example, -20 V is applied to the sub-gate SG, a p-channel operation is performed. Therefore, it has been proposed to configure a CMOS switch having a small off-current by including a thin film transistor having the same configuration. The present invention utilizes such a property of the thin film transistor 3 from a different viewpoint from the CMOS switch.
【００１１】図１（Ｂ）及び（Ｃ）に示すように、導電
型制御電圧ＶS及び駆動電圧ＶGの何れも平均電圧が０Ｖ
となるので、薄膜トランジスタ３の特性の経時変化、具
体的にはオン電流、オフ電流及びフラットバンド電圧な
どの経時変化が低減され、表示品質が向上する。As shown in FIGS. 1B and 1C, both the conductivity type control voltage V S and the drive voltage V G have an average voltage of 0V.
Therefore, a change with time in the characteristics of the thin film transistor 3, specifically, a change with time in the ON current, the OFF current, the flat band voltage, and the like is reduced, and the display quality is improved.
【００１２】図２は、第２の方法発明に係るアクティブ
マトリックス液晶表示方法の原理構成を示す。FIG. 2 shows a principle configuration of an active matrix liquid crystal display method according to a second method invention.
【００１３】このアクティブマトリックス液晶表示方法
は、液晶画素１の端子間に、１対の上記構成の電界効果
型薄膜トランジスタ３、４を並列接続したものを介して
データ電圧を印加し、例えば図２（Ｂ）及び（ＢＸ）に
示すような互いに反対極性の導電型制御電圧ＶS、ＶSX
をそれぞれ１対の薄膜トランジスタ３、４の一方及び他
方のサブゲートＳＧに印加して該一方の薄膜トランジス
タ３のチャンネルの導電型と該他方の薄膜トランジスタ
４のチャンネルの導電型とを互いに逆にさせ、例えば図
２（Ｃ）及び（ＣＸ）に示すような互いに反対極性の駆
動電圧ＶG、ＶG Xをそれぞれ１対の薄膜トランジスタ
３、４の一方及び他方のメインゲートＭＧに印加して、
１フレーム中１水平表示時間ＴH、該第１及び第２の薄
膜トランジスタ３、４を共にオンにする、。In this active matrix liquid crystal display method, a data voltage is applied between terminals of a liquid crystal pixel 1 via a pair of field effect thin film transistors 3 and 4 having the above-described configuration connected in parallel. B) and (conductivity type control opposite polarity to each other as shown in BX) voltage V S, V SX
Is applied to one and the other sub-gate SG of the pair of thin film transistors 3, 4, respectively, so that the channel conductivity type of the one thin film transistor 3 and the channel conductivity type of the other thin film transistor 4 are opposite to each other. 2 (C) and applied to each other as shown in (CX) opposite the polarity of the driving voltage V G, the V G X to the one and the other of the main gate MG of each pair of the thin film transistors 3 and 4,
One horizontal display time T H in one frame, the first and second thin film transistors 3 and 4 are both turned on.
【００１４】図２（Ｂ）及び（ＢＸ）に示すように、導
電型制御電圧ＶSをＶ1として薄膜トランジスタ３をｎチ
ャンネル動作させ、導電型制御電圧ＶSXを−Ｖ1として
薄膜トランジスタ４をｎチャンネル動作させ、図２
（Ｃ）及び（ＣＸ）に示すように、駆動電圧ＶGをＶ2、
駆動電圧ＶGXを−Ｖ2とすると、薄膜トランジスタ３及
び４が共にオンになる。次に駆動電圧ＶG及びＶGXが０
Ｖに遷移すると、薄膜トランジスタ３及び４が共にオフ
になる。この際、液晶画素１の端子間容量に蓄えられた
電荷のうちΔＱが薄膜トランジスタ３のメインゲートＭ
Ｇとソースとの間の容量の方へ流れ、薄膜トランジスタ
４のメインゲートＭＧとドレインとの間の容量に蓄えら
れた電荷のうちΔＱが液晶画素１の端子間容量の方へ流
れる。換言すれば、図２（Ａ）中に矢印で示すように、
薄膜トランジスタ４のメインゲートＭＧとソースとの間
の容量に蓄えられた電荷のうちΔＱが、薄膜トランジス
タ３のメインゲートＭＧとドレインとの間の容量の方へ
流れ、液晶画素１の端子間容量に蓄えられた電荷は移動
しない。As shown in FIGS. 2 (B) and 2 (BX), the thin film transistor 3 is operated with the conductivity type control voltage V S at V 1 and the thin film transistor 4 is set at n with the conductivity type control voltage V SX at −V 1. Channel operation, Figure 2
As shown in (C) and (CX), the drive voltage V G is set to V 2 ,
When the drive voltage V GX and -V 2, the thin film transistors 3 and 4 are turned on together. Then the drive voltage V G and V GX is 0
Upon transition to V, both the thin film transistors 3 and 4 are turned off. At this time, ΔQ of the electric charge stored in the inter-terminal capacitance of the liquid crystal pixel 1 is equal to the main gate M of the thin film transistor 3.
G flows to the capacitance between G and the source, and ΔQ of the charge stored in the capacitance between the main gate MG and the drain of the thin film transistor 4 flows to the capacitance between the terminals of the liquid crystal pixel 1. In other words, as indicated by the arrow in FIG.
Of the charges stored in the capacitance between the main gate MG and the source of the thin film transistor 4, ΔQ flows toward the capacitance between the main gate MG and the drain of the thin film transistor 3, and is stored in the capacitance between the terminals of the liquid crystal pixel 1. The transferred charge does not move.
【００１５】したがって、図９に示すようなＤＣオフセ
ットが生ぜず、フリッカや焼付等が生じないので、表示
品質が向上する。Therefore, the DC offset as shown in FIG. 9 does not occur, and flickering or burning does not occur, so that the display quality is improved.
【００１６】上記第２の方法発明の第１態様では、１対
のサブゲートＳＧに印加する導電型制御電圧ＶS、ＶSX
の極性及び１対のメインゲートＭＧに印加する駆動電圧
ＶG 、ＶGXの極性を、例えば図２（Ｂ）、（ＢＸ）、
（Ｃ）及び（ＣＸ）に示すように、１フレーム毎に反転
させる。In the first aspect of the second method invention, the conductivity type control voltages V S and V SX applied to the pair of sub-gates SG.
And the polarities of the drive voltages V G and V GX applied to the pair of main gates MG, for example, as shown in FIGS.
As shown in (C) and (CX), the image is inverted every frame.
【００１７】この構成の作用効果は、上記第１の方法発
明の作用効果と上記第２の方法発明の作用効果とを合わ
せたものとなる。The operation and effect of this configuration are a combination of the operation and effect of the first method invention and the operation and effect of the second method invention.
【００１８】第１及び第２の装置発明のアクティブマト
リックス液晶表示装置では、例えば図３及び図６に示す
ように、複数の走査電極（Ｇ１〜Ｇ３）とデータ電極
（Ｄ１〜Ｄ３）とが離間して交差するように配置され、
該走査電極と該データ電極との交差部にスイッチ素子
（Ｔ１１〜Ｔ３３）と、該スイッチ素子に接続された液
晶画素（１１〜３３）とを有する。 In the active matrix liquid crystal display device of the first and second device inventions, for example, as shown in FIGS. 3 and 6, a plurality of scanning electrodes (G1 to G3) and data electrodes are provided.
(D1 to D3) are arranged so as to intersect at a distance,
A switching element at the intersection of the scanning electrode and the data electrode
(T11 to T33) and the liquid connected to the switch element
Crystal pixels (11 to 33).
【００１９】第１の装置発明では、例えば図３に示すよ
うに、該スイッチ素子（Ｔ１１〜Ｔ３３）は、印加電圧
によりチャンネルの導電型を制御するサブゲートと印加
電圧によりソース・ドレイン間の電流を制御するメイン
ゲートとを備えた電界効果型薄膜トランジスタ（Ｔ１１
〜Ｔ３３）であり、 該スイッチ素子の該メインゲートに
該走査電極（Ｇ１〜Ｇ３）が接続され、該スイッチ素子
の該サブゲートに導電型制御電極（Ｆ１〜Ｆ３）が接続
され、 極性を反転させた導電型制御電圧（Ｖ S ）を生成
しこれを該導電型制御電極に印加して該スイッチ素子の
チャンネルの導電型をｐ型及びｎ型の一方から他方へ交
互に変える導電型制御回路（４１〜４５）と、 極性を反
転させ１フレーム中１水平表示時間該スイッチ素子をオ
ンにする駆動電圧（Ｖ G1 〜Ｖ G3 ）を生成しこれを該走査
電極に印加する走査制御回路（４１〜４４、４６〜４
９）とを備えている。 In the first device invention, for example, as shown in FIG. 3, the switching elements (T11 to T33)
Sub-gate and voltage to control channel conductivity type by
Main control of current between source and drain by voltage
Field-effect thin film transistor having a gate (T11
To T33), and is connected to the main gate of the switch element.
The scan electrodes (G1 to G3) are connected, and the switch element
Are connected to the sub-gates of the conductivity type (F1 to F3)
It is, generate inverted allowed conductivity type control voltage (V S) polarity
This is applied to the conductivity type control electrode, and the
Change the channel conductivity type from one of p-type and n-type to the other
And mutually varying conductivity type control circuit (41 to 45), a polar anti
The switch element for one horizontal display time in one frame.
Drive voltages (V G1 to V G3 ) to be turned on and
Scan control circuits (41-44, 46-4
9).
【００２０】第２の装置発明では、例えば図６に示すよ
うに、該スイッチ素子は、印加電圧によりチャンネルの
導電型を制御するサブゲート（ＳＧ）と印加電圧により
ソース・ドレイン間の電流を制御するメインゲート（Ｍ
Ｇ）とを備えた第１及び第２の電界効果型薄膜トランジ
スタ（Ｔ１１〜Ｔ３３、Ｕ１１〜Ｕ３３）を並列接続し
たものであり、 該スイッチ素子の該第１薄膜トランジス
タの該メインゲートに第１走査電極（Ｇ１〜Ｇ３）が接
続され、該スイッチ素子の該第２薄膜トランジスタの該
メインゲートに第２走査電極（Ｇ１Ｘ〜Ｇ３Ｘ）が接続
され、該スイッチ素子の該第１薄膜トランジスタの該サ
ブゲートに第１導電型制御電極（Ｆ１〜Ｆ３）が接続さ
れ、該スイッチ素子の該第２薄膜トランジスタの該サブ
ゲートに該液晶画素に共通の第２導電型制御電極（Ｆ１
Ｘ〜Ｆ３Ｘ）が接続され、 互いに反対極性の導電型制御
電圧（Ｖ S 、Ｖ SX ）を生成しこれをそれぞれ該第１導電
型制御電極及び該第２導電型制御電極に印加して該第１
薄膜トランジスタのチャンネルの導電型と該第２薄膜ト
ランジスタのチャンネルの導電型とを互いに逆にさせる
導電型制御回路（４１〜４５、４８、１４５）と、 互い
に反対極性の駆動電圧（Ｖ G1 〜Ｖ G3 、Ｖ G1X 〜Ｖ G3X ）を
生成しこれをそれぞれ該液晶素子に共通の該第１及び第
２の走査電極に印加し１フレーム中１水平表示時間該ス
イッチ素子の該第１及び第２の薄膜トランジスタを共に
オンにする走査制御回路（４１〜４４、４６〜４９、１
４６〜１４９）とを備えている。 [0020] In the second apparatus invention, for example, as shown in FIG. 6, the switch element, by applying a voltage of the channel
By sub-gate (SG) controlling conductivity type and applied voltage
Main gate (M) for controlling current between source and drain
G) the first and second field effect type thin film transistors
(T11 to T33, U11 to U33) connected in parallel
The first thin film transistor of the switch element.
The first scanning electrodes (G1 to G3) are in contact with the main gate of the
Connected to the second thin film transistor of the switch element.
Second scan electrode (G1X-G3X) connected to main gate
And the support of the first thin film transistor of the switch element
Connected to the first conductivity type control electrodes (F1 to F3).
And the second thin film transistor of the switch element
The gate has a second conductivity type control electrode (F1 common to the liquid crystal pixels).
X to F3X) are connected, and conductivity types of opposite polarities are controlled.
Generating voltages (V S , V SX ) and respectively applying the voltages to the first conductive
The first conductivity type control electrode and the second conductivity type control electrode.
The conductivity type of the channel of the thin film transistor and the second thin film transistor
Reverse the conductivity type of the channel of the transistor
Conductivity type control circuit and (41～45,48,145), another
Opposite polarity drive voltages to the (V G1 ~V G3, V G1X ~V G3X)
And generates the first and second common pixels common to the liquid crystal element, respectively.
2 scan electrodes and apply one horizontal display time in one frame.
The first and second thin film transistors of the switch element
Scan control circuits (41 to 44, 46 to 49, 1
46 to 149).
【００２１】上記第１及び第２の装置発明の作用効果は
それぞれ、上記第１及び第２の方法発明の作用効果と同
一である。The operational effects of the first and second device inventions are the same as those of the first and second method inventions, respectively.
【００２２】第２の装置発明の第１態様では、上記導電
型制御回路及び走査制御回路は、例えば図８に示すよう
に、生成する各導電型制御電圧ＶS、ＶSX及び各駆動電
圧ＶG 1〜ＶGn、ＶG1X〜ＶGnXの極性を１フレーム毎に反
転させる。In the first aspect of the second device invention, the conductivity control circuit and the scanning control circuit generate the respective conductivity control voltages V S , V SX and the respective drive voltages V S , as shown in FIG. The polarities of G 1 to V Gn and V G1X to V GnX are inverted every frame.
【００２３】この構成の作用効果は、上記第１の方法発
明の作用効果と上記第２の方法発明の作用効果とを合わ
せたものとなる。The operation and effect of this configuration are a combination of the operation and effect of the first method invention and the operation and effect of the second method invention.
【００２４】[0024]
【実施例】以下、図面に基づいて本発明の実施例を説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００２５】［第１実施例］図３は、第１実施例のアク
ティブマトリックス液晶表示装置構成図であり、説明の
簡単化のために３×３画素としている。[First Embodiment] FIG. 3 is a diagram showing the configuration of an active matrix liquid crystal display device according to the first embodiment. In order to simplify the explanation, 3 × 3 pixels are used.
【００２６】液晶画素ｉｊ（ｉ＝１〜３、ｊ＝１〜３、
以下同様）は、その一端が電界効果型の薄膜トランジス
タＴｉｊを介してデータ電極Ｄｊに接続され、他端が共
通電極に接続されている。The liquid crystal pixels ij (i = 1 to 3, j = 1 to 3,
The same applies hereinafter), one end of which is connected to the data electrode Dj via the field-effect thin film transistor Tij, and the other end is connected to the common electrode.
【００２７】この薄膜トランジスタＴｉｊは、メインゲ
ートＭＧとサブゲートＳＧとを備えており、電界誘導ド
レイン（Ｆｉｅｆｄ−Ｉｎｄｕｃｔｉｏｎ−Ｄｒａｉ
ｎ）型と称され、ＳＩＤ ９１ ＤＩＧＥＳＴの第５３
９〜５４２頁に開示されている。薄膜トランジスタＴｉ
ｊは、サブゲートＳＧに例えば２０Ｖを印加すると、ｎ
チャンネル動作となり、サブゲートＳＧに例えば−２０
Ｖを印加すると、ｐチャンネル動作となる。そこで、同
一構成の薄膜トランジスタを備えてオフ電流の少ないＣ
ＭＯＳスイッチを構成することが提案されている。本発
明は、このような薄膜トランジスタＴｉｊの性質を別の
観点から利用したものである。The thin-film transistor Tij has a main gate MG and a sub-gate SG, and has an electric field induction drain (Fiefd-Induction-Drain).
n) Type 53, SID 91 DIGEST 53rd
It is disclosed on pages 9-542. Thin film transistor Ti
j is n when a voltage of, for example, 20 V is applied to the sub-gate SG.
Channel operation is performed, and for example, -20 is applied to the sub gate SG.
When V is applied, a p-channel operation is performed. Therefore, a thin film transistor having the same configuration and having a small off-state current is provided.
It has been proposed to configure a MOS switch. The present invention utilizes such a property of the thin film transistor Tij from another viewpoint.
【００２８】薄膜トランジスタＴｉｊのメインゲートＭ
Ｇはゲート電極Ｇｉに接続され、サブゲートＳＧは導電
型制御電極Ｆｉに接続されている。導電型制御電極Ｆｉ
及びゲート電極Ｇｉは走査ドライバ４０の電圧出力端子
に接続され、データ電極Ｄｊはデータドライバ５０の電
圧出力端子に接続されている。このデータドライバ５０
は公知の構成であり、その説明を省略する。The main gate M of the thin film transistor Tij
G is connected to the gate electrode Gi, and the sub-gate SG is connected to the conductivity type control electrode Fi. Conductive control electrode Fi
The gate electrode Gi is connected to a voltage output terminal of the scan driver 40, and the data electrode Dj is connected to a voltage output terminal of the data driver 50. This data driver 50
Is a known configuration, and the description thereof is omitted.
【００２９】走査ドライバ４０は、図４に示す如く構成
されている。The scanning driver 40 is configured as shown in FIG.
【００３０】クロック発生器４１は、周期が１水平線走
査時間に等しいクロックφを出力する。このクロックφ
は、カウンタ４２のクロック入力端子ＣＫに供給されて
計数される。３×３画素では、カウンタ４２は２ビット
構成で足りる。フレーム検出回路４３は、カウンタ４２
の計数値が２進数‘１０’になったことを検出するとフ
レーム検出信号Ｓ０を出力し、その立ち下がりでカウン
タ４２の計数値をゼロクリアする。The clock generator 41 outputs a clock φ whose cycle is equal to one horizontal line scanning time. This clock φ
Is supplied to the clock input terminal CK of the counter 42 and counted. For 3 × 3 pixels, a 2-bit configuration is sufficient for the counter 42. The frame detection circuit 43 includes a counter 42
When it is detected that the count value has become a binary number '10', a frame detection signal S0 is output, and the count value of the counter 42 is cleared to zero at the fall.
【００３１】カウンタ４２の出力の上位ビットはＴフリ
ップフロップ４４のクロック入力端子に供給され、Ｔフ
リップフロップ４４の出力ＳＦがレベルシフト回路４５
に供給されて導電型制御電圧ＶSが生成される。この電
圧ＶSは、図３の導電型制御電極Ｆ１、Ｆ２及びＦ３に
共通に印加される。レベルシフト回路４５は、図５
（Ｂ）及び（Ｃ）に示す如く、入力が低レベルのとき電
圧−Ｖ1を出力し、入力が高レベルのとき電圧Ｖ1を出力
する。Ｖ1は、例えば２０Ｖである。The upper bit of the output of the counter 42 is supplied to the clock input terminal of the T flip-flop 44, and the output SF of the T flip-flop 44 is supplied to the level shift circuit 45.
To generate a conductivity type control voltage V S. This voltage V S is commonly applied to the conductivity type control electrodes F1, F2 and F3 in FIG. The level shift circuit 45 shown in FIG.
As shown in (B) and (C), inputs and outputs a voltage -V 1 at low level, the input to output voltages V 1 at high level. V 1 is, for example, 20V.
【００３２】フレーム検出信号Ｓ０は、Ｄ／Ａ変換器４
６のデータ入力端子ＤＩ０及びナンドゲート４７の一方
の入力端子に供給される。ナンドゲート４７の他方の入
力端子には、Ｔフリップフロップ４４の出力ＳＦがイン
バータ４８を介して供給され、ナンドゲート４７の出力
Ｓ１は、Ｄ／Ａ変換器４６のデータ入力端子ＤＩ１に供
給される。Ｄ／Ａ変換器４６の出力電圧ＶGは、アナロ
グシフトレジスタ４９のデータ入力端子に供給される。
アナログシフトレジスタ４９は、クロック発生器４１か
らのクロックφの立ち上がりで保持内容をシフトさせた
後、電圧ＶGを保持しこれを駆動電圧ＶG1としてデータ
出力端子Ｑ１から出力する。アナログシフトレジスタ４
９のデータ出力端子Ｑ１、Ｑ２及びＱ３から出力される
駆動電圧ＶG1、ＶG2及びＶG3は、それぞれ図３の走査電
極Ｇ１、Ｇ２及びＧ３に供給される。Ｄ／Ａ変換器４６
は、１０進数表記で、入力値が１のとき電圧−Ｖ2を出
力し、入力値が２のとき電圧０Ｖを出力し、入力値が３
のときＶ2を出力する。Ｖ2は、例えば１０Ｖである。The frame detection signal S0 is supplied to the D / A converter 4
6 is supplied to the data input terminal DI0 and one input terminal of the NAND gate 47. The output SF of the T flip-flop 44 is supplied to the other input terminal of the NAND gate 47 via the inverter 48, and the output S1 of the NAND gate 47 is supplied to the data input terminal DI1 of the D / A converter 46. Output voltage V G of the D / A converter 46 is supplied to the data input terminal of the analog shift register 49.
Analog shift register 49, after shifting the rising edge holding the contents of the clock φ from the clock generator 41, and outputs from the data output terminal Q1 which was holding the voltage V G as the driving voltage V G1. Analog shift register 4
The data output terminal Q1 of 9, Q2 and the driving voltage V G1 output from Q3, V G2 and V G3 are supplied to the scanning electrodes G1, G2 and G3 of FIG. 3, respectively. D / A converter 46
In decimal notation, when the input value is 1, a voltage −V 2 is output, when the input value is 2, a voltage 0 V is output, and when the input value is 3,
And it outputs the V 2 when. V 2 is, for example, 10V.
【００３３】次に、図５を参照して上記の如く構成され
たアクティブマトリックス液晶表示装置の動作を説明す
る。Next, the operation of the active matrix liquid crystal display device configured as described above will be described with reference to FIG.
【００３４】最初、カウンタ４２の計数値は１、すなわ
ちデータ出力端子ＤＯ１が低レベル、データ出力端子Ｄ
Ｏ０が高レベルとし、Ｔフリップフロップ４４の出力Ｓ
Ｆが低レベルとし、アナログシフトレジスタ４９の出力
電圧ＶG1〜ＶG3は何れも０Ｖであるとする。このとき、
フレーム検出信号Ｓ０は低レベル、Ｓ１は高レベル、導
電型制御電圧ＶSは−Ｖ1、電圧ＶGは０Ｖである。以
下、図５中のクロックサイクルＴ１〜Ｔ６に分けて順に
説明する。First, the count value of the counter 42 is 1, that is, the data output terminal DO1 is at a low level and the data output terminal D
O0 is at a high level, and the output S of the T flip-flop 44 is
F is low, the output voltage V G1 ~V G3 analog shift register 49 are all at 0V. At this time,
Frame detection signal S0 is low, S1 is high level, conductivity type control voltage V S is -V 1, the voltage V G is 0V. Hereinafter, description will be made in order of clock cycles T1 to T6 in FIG.
【００３５】（１）クロックサイクルＴ１ クロックφの立ち上がりによりカウンタ４２の計数値が
２となって、信号ＳＦ及びＳ０が高レベルに遷移し、導
電型制御電圧ＶSがＶ1、電圧ＶGがＶ2となる。一方、ク
ロックφの立ち上がりによりアナログシフトレジスタ４
９の内容がシフトされ、電圧ＶGがＶ2となった後に電圧
ＶGがアナログシフトレジスタ４９に保持され、これが
データ出力端子Ｑ１から駆動電圧ＶG1として出力され、
Ｖ G1＝Ｖ2、ＶG2＝０Ｖ、ＶG3＝０Ｖとなる。(1) Clock cycle T1 The count value of the counter 42 is increased by the rise of the clock φ.
2 and the signals SF and S0 transition to high level,
Electric control voltage VSIs V1, Voltage VGIs VTwoBecomes On the other hand,
Analog shift register 4
9 is shifted and the voltage VGIs VTwoAfter the voltage
VGIs held in the analog shift register 49, and this is
From the data output terminal Q1 to the drive voltage VG1Is output as
V G1= VTwo, VG2= 0V, VG3= 0V.
【００３６】これにより、図３において、薄膜トランジ
スタＴ１１〜Ｔ３３はｎチャンネル動作をし、薄膜トラ
ンジスタＴ１１〜Ｔ１３がオン、薄膜トランジスタＴ２
１〜Ｔ３３がオフになって、データドライバ５０の出力
電圧がデータ電極Ｄ１〜Ｄ３を介し選択的に液晶画素１
１〜１３に供給される。As a result, in FIG. 3, the thin film transistors T11 to T33 perform an n-channel operation, the thin film transistors T11 to T13 are turned on, and the thin film transistor T2 is turned on.
1 to T33 are turned off, and the output voltage of the data driver 50 is selectively applied to the liquid crystal pixels 1 via the data electrodes D1 to D3.
1 to 13.
【００３７】（２）クロックサイクルＴ２ クロックφの立ち上がりによりカウンタ４２の計数値が
３となって、信号Ｓ０が低レベルに遷移し、カウンタ４
２の計数値がゼロクリアされ、電圧ＶGが０Ｖとなる。
導電型制御電圧ＶSはＶ1のままである。一方、クロック
φの立ち上がりによりアナログシフトレジスタ４９の内
容がシフトされ、電圧ＶGが０Ｖとなった後に電圧ＶGが
アナログシフトレジスタ４９に保持され、これがデータ
出力端子Ｑ１から駆動電圧ＶG1として出力され、ＶG1＝
０Ｖ、ＶG2＝Ｖ2、ＶG3＝０Ｖとなる。(2) Clock cycle T2 The count value of the counter 42 becomes 3 at the rise of the clock φ, the signal S0 transitions to a low level, and the counter 4
2 of the count value is cleared to zero, the voltage V G becomes 0V.
The conductivity type control voltage V S remains at V 1 . On the other hand, is shifted contents of the analog shift register 49 by the rising edge of the clock phi, the voltage V G after the voltage V G becomes 0V held in the analog shift register 49, which outputs a driving voltage V G1 from the data output terminal Q1 And V G1 =
0 V, V G2 = V 2 , and V G3 = 0V.
【００３８】これにより、図３において、薄膜トランジ
スタＴ１１〜Ｔ３３はｎチャンネル動作をし、薄膜トラ
ンジスタＴ２１〜Ｔ２３がオン、薄膜トランジスタＴ１
１〜Ｔ１３及びＴ３１〜Ｔ３３がオフになって、データ
ドライバ５０の出力電圧がデータ電極Ｄ１〜Ｄ３を介し
選択的に液晶画素２１〜２３に供給される。As a result, in FIG. 3, the thin film transistors T11 to T33 perform an n-channel operation, the thin film transistors T21 to T23 are turned on, and the thin film transistor T1 is turned on.
1 to T13 and T31 to T33 are turned off, and the output voltage of the data driver 50 is selectively supplied to the liquid crystal pixels 21 to 23 via the data electrodes D1 to D3.
【００３９】（３）クロックサイクルＴ３ クロックφの立ち上がりによりカウンタ４２の計数値が
１となる。信号ＳＦ及びＳ０は変化がなく、導電型制御
電圧ＶSはＶ1のままであり、電圧ＶGは０Ｖのままであ
る。一方、クロックφの立ち上がりによりアナログシフ
トレジスタ４９の内容がシフトされ、ＶG＝０Ｖがアナ
ログシフトレジスタ４９に保持され、これがデータ出力
端子Ｑ１から駆動電圧ＶG1として出力され、ＶG1＝０
Ｖ、ＶG2＝０Ｖ、ＶG3＝Ｖ2となる。(3) Clock cycle T3 The count value of the counter 42 becomes 1 at the rise of the clock φ. Signal SF and S0 is no change, the conductivity type control voltage V S remains at V 1, the voltage V G remains 0V. On the other hand, the content of the analog shift register 49 is shifted by the rise of the clock φ, and V G = 0 V is held in the analog shift register 49, which is output from the data output terminal Q1 as the drive voltage V G1 , and V G1 = 0
V, V G2 = 0V, and V G3 = V 2 .
【００４０】これにより、図３において、薄膜トランジ
スタＴ１１〜Ｔ３３はｎチャンネル動作をし、薄膜トラ
ンジスタＴ３１〜Ｔ３３がオン、薄膜トランジスタＴ１
１〜Ｔ２３がオフになって、データドライバ５０の出力
電圧がデータ電極Ｄ１〜Ｄ３を介し選択的に液晶画素３
１〜３３に供給される。As a result, in FIG. 3, the thin film transistors T11 to T33 perform an n-channel operation, the thin film transistors T31 to T33 are turned on, and the thin film transistor T1 is turned on.
1 to T23 are turned off, and the output voltage of the data driver 50 is selectively applied to the liquid crystal pixels 3 via the data electrodes D1 to D3.
1 to 33.
【００４１】（４）クロックサイクルＴ４ クロックφの立ち上がりによりカウンタ４２の計数値が
２となって、信号ＳＦが低レベルに遷移し、信号Ｓ０が
高レベルに遷移し、導電型制御電圧ＶSが−Ｖ1、電圧Ｖ
Gが−Ｖ2となる。一方、クロックφの立ち上がりにより
アナログシフトレジスタ４９の内容がシフトされ、電圧
ＶGが−Ｖ2となった後に電圧ＶGがアナログシフトレジ
スタ４９に保持され、これがデータ出力端子Ｑ１から駆
動電圧ＶG1として出力され、ＶG1＝−Ｖ2、ＶG2＝０
Ｖ、ＶG3＝０Ｖとなる。(4) Clock cycle T4 The count value of the counter 42 becomes 2 at the rise of the clock φ, the signal SF changes to a low level, the signal S0 changes to a high level, and the conductivity control voltage V S changes. −V 1 , voltage V
G is -V 2. On the other hand, the clock content of the analog shift register 49 is shifted by the rise of phi, the voltage V G after the voltage V G becomes -V 2 is held in the analog shift register 49, which is a data output terminal Q1 of the driving voltage V G1 V G1 = −V 2 , V G2 = 0
V, V G3 = 0V.
【００４２】これにより、図３において、薄膜トランジ
スタＴ１１〜Ｔ３３はｐチャンネル動作をし、薄膜トラ
ンジスタＴ１１〜Ｔ１３がオン、薄膜トランジスタＴ２
１〜Ｔ３３がオフになって、データドライバ５０の出力
電圧がデータ電極Ｄ１〜Ｄ３を介し選択的に液晶画素１
１〜１３に供給される。As a result, in FIG. 3, the thin film transistors T11 to T33 perform p-channel operation, the thin film transistors T11 to T13 are turned on, and the thin film transistor T2 is turned on.
1 to T33 are turned off, and the output voltage of the data driver 50 is selectively applied to the liquid crystal pixels 1 via the data electrodes D1 to D3.
1 to 13.
【００４３】（５）クロックサイクルＴ５ クロックφの立ち上がりによりカウンタ４２の計数値が
３となって、信号Ｓ０が低レベルに遷移し、カウンタ４
２の計数値がゼロクリアされ、電圧ＶGが０Ｖとなる。
導電型制御電圧ＶSは−Ｖ1のままである。一方、クロッ
クφの立ち上がりによりアナログシフトレジスタ４９の
内容がシフトされ、電圧ＶGが０Ｖとなった後に電圧ＶG
がアナログシフトレジスタ４９に保持され、これがデー
タ出力端子Ｑ１から駆動電圧ＶG1として出力され、ＶG1
＝０Ｖ、ＶG2＝−Ｖ2、ＶG3＝０Ｖとなる。(5) Clock cycle T5 The count value of the counter 42 becomes 3 at the rise of the clock φ, the signal S0 changes to low level, and the counter 4
2 of the count value is cleared to zero, the voltage V G becomes 0V.
Conductivity type control voltage V S remains at -V 1. On the other hand, the clock content of the analog shift register 49 by the rise of φ is shifted, the voltage V G after the voltage V G becomes 0V
There is maintained in the analog shift register 49, which is output as the drive voltage V G1 from the data output terminal Q1, V G1
= 0V, the V G2 = -V 2, V G3 = 0V.
【００４４】これにより、図３において、薄膜トランジ
スタＴ１１〜Ｔ３３はｐチャンネル動作をし、薄膜トラ
ンジスタＴ２１〜Ｔ２３がオン、薄膜トランジスタＴ１
１〜Ｔ１３及びＴ３１〜Ｔ３３がオフになって、データ
ドライバ５０の出力電圧がデータ電極Ｄ１〜Ｄ３を介し
選択的に液晶画素２１〜２３に供給される。Accordingly, in FIG. 3, the thin film transistors T11 to T33 perform p-channel operation, the thin film transistors T21 to T23 are turned on, and the thin film transistor T1 is turned on.
1 to T13 and T31 to T33 are turned off, and the output voltage of the data driver 50 is selectively supplied to the liquid crystal pixels 21 to 23 via the data electrodes D1 to D3.
【００４５】（６）クロックサイクルＴ６ クロックφの立ち上がりによりカウンタ４２の計数値が
１となる。信号ＳＦ及びＳ０は変化がなく、導電型制御
電圧ＶSは−Ｖ1のままであり、電圧ＶGは０Ｖのままで
ある。一方、クロックφの立ち上がりによりアナログシ
フトレジスタ４９の内容がシフトされ、ＶG＝０Ｖがア
ナログシフトレジスタ４９に保持され、これがデータ出
力端子Ｑ１から駆動電圧ＶG1として出力され、ＶG1＝０
Ｖ、Ｖ G2＝０Ｖ、ＶG3＝−Ｖ2となる。(6) Clock cycle T6 The count value of the counter 42 is increased by the rise of the clock φ.
It becomes 1. Signals SF and S0 have no change and control of conductivity type
Voltage VSIs -V1And the voltage VGRemains at 0V
is there. On the other hand, the analog
Shift register 49 is shifted to VG= 0V
It is held in the analog shift register 49, and this is the data output.
Drive voltage V from the input terminal Q1G1Is output asG1= 0
V, V G2= 0V, VG3= -VTwoBecomes
【００４６】これにより、図３において、薄膜トランジ
スタＴ１１〜Ｔ３３はｐチャンネル動作をし、薄膜トラ
ンジスタＴ３１〜Ｔ３３がオン、薄膜トランジスタＴ１
１〜Ｔ２３がオフになって、データドライバ５０の出力
電圧がデータ電極Ｄ１〜Ｄ３を介し選択的に液晶画素３
１〜３３に供給される。As a result, in FIG. 3, the thin film transistors T11 to T33 perform a p-channel operation, the thin film transistors T31 to T33 are turned on, and the thin film transistor T1 is turned on.
1 to T23 are turned off, and the output voltage of the data driver 50 is selectively applied to the liquid crystal pixels 3 via the data electrodes D1 to D3.
1 to 33.
【００４７】その後、以上のような処理が繰り返され
る。Thereafter, the above processing is repeated.
【００４８】図５（Ｃ）及び（Ｆ）〜（Ｈ）に示すよう
に、導電型制御電圧ＶS及び駆動電圧ＶG1〜ＶG3の何れ
も平均電圧が０Ｖとなるので、薄膜トランジスタＴ１１
〜Ｔ３３の特性の経時変化、具体的にはオン電流、オフ
電流及びフラットバンド電圧などの経時変化が低減さ
れ、表示品質が向上する。[0048] As shown in FIG. 5 (C) and (F) ~ (H), any conductive type control voltage V S and the driving voltage V G1 ~V G3 and the average voltage becomes 0V, the thin film transistor T11
Changes over time in the characteristics of T33 to T33, specifically, changes over time such as the ON current, the OFF current, and the flat band voltage are reduced, and the display quality is improved.
【００４９】［第２実施例］図６は、第２実施例のアク
ティブマトリックス液晶表示装置を示す。図３と同一構
成要素には、同一符号を付してその説明を省略する。[Second Embodiment] FIG. 6 shows an active matrix liquid crystal display device according to a second embodiment. The same components as those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted.
【００５０】このアクティブマトリックス液晶表示装置
では、液晶画素ｉｊの一端が、薄膜トランジスタＴｉｊ
を介しデータ電極Ｄｊに接続され、かつ、薄膜トランジ
スタＵｉｊを介しデータ電極Ｄｊに接続されている。薄
膜トランジスタＴｉｊ及びＵｉｊは全て、同一構成かつ
同一サイズである。薄膜トランジスタＵｉｊは、そのサ
ブゲートＳＧが導電型制御電極ＦｉＸに接続され、メイ
ンゲートＭＧがゲート電極ＧｉＸに接続されている。導
電型制御電極ＦｉＸ及びゲート電極ＧｉＸにはそれぞ、
図８に示すような導電型制御電圧ＶSの極性を反転した
電圧ＶSX及び駆動電圧ＶGiの極性を反転した電圧ＶGiX
が印加される。これら導電型制御電圧ＶS X及び駆動電圧
ＶGiXは、導電型制御電圧ＶS及び駆動電圧ＶGiと共に走
査ドライバ１４０から出力される。In this active matrix liquid crystal display device, one end of a liquid crystal pixel ij is connected to a thin film transistor Tij.
Is connected to the data electrode Dj via a thin film transistor Uij. All of the thin film transistors Tij and Uij have the same configuration and the same size. The thin-film transistor Uij has a sub-gate SG connected to the conductivity-type control electrode FiX, and a main gate MG connected to the gate electrode GiX. The conductivity type control electrode FiX and the gate electrode GiX respectively
Voltage V gix obtained by inverting the polarity of the voltage V SX and the drive voltage V Gi obtained by inverting the polarity of the conductivity type control voltage V S as shown in FIG. 8
Is applied. These conductivity-type control voltage V S X and the driving voltage V gix is output from the scan driver 140 with conductive a control voltage V S and the driving voltage V Gi.
【００５１】図７は、走査ドライバ１４０の構成を示
す。図４と同一構成要素には、同一符号を付してその説
明を省略する。FIG. 7 shows the configuration of the scanning driver 140. The same components as those in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted.
【００５２】この走査ドライバ１４０では、インバータ
４８の出力を、レベルシフト回路４５と同一構成のレベ
ルシフト回路１４５に供給して、導電型制御電圧ＶSと
反対極性の電圧ＶSXを生成する。また、信号ＳＦ及びＳ
０をナンドゲート１４７に供給し、ナンドゲート１４７
の出力Ｓ２を、Ｄ／Ａ変換器４６と同一構成のＤ／Ａ変
換器１４６のデータ入力端子ＤＩ１に供給する。Ｄ／Ａ
変換器１４６のデータ入力端子ＤＩ０には、信号Ｓ０が
供給される。Ｄ／Ａ変換器１４６の出力電圧Ｖ GXは、ア
ナログシフトレジスタ１４９のデータ入力端子に供給さ
れる。アナログシフトレジスタ１４９は、アナログシフ
トレジスタ４９と同一構成であり、そのデータ出力端子
Ｑ１、Ｑ２及びＱ３からはそれぞれ駆動電圧ＶG1X、Ｖ
G2x及びＶG3Xが出力される。The scanning driver 140 includes an inverter
48 is output to a level shifter 45 having the same configuration as that of the level shift circuit 45.
The control voltage V is supplied to theSWhen
Voltage V of opposite polaritySXGenerate Also, signals SF and S
0 is supplied to the NAND gate 147,
Of the D / A converter 46 having the same configuration as that of the D / A converter 46.
To the data input terminal DI1 of the converter 146. D / A
The signal S0 is applied to the data input terminal DI0 of the converter 146.
Supplied. Output voltage V of D / A converter 146 GXIs
Supplied to the data input terminal of the analog shift register 149.
It is. The analog shift register 149 includes an analog shift register.
Data output terminal
The driving voltage V from Q1, Q2 and Q3G1X, V
G2xAnd VG3XIs output.
【００５３】この第２実施例も、薄膜トランジスタＴ１
１〜Ｔ３３及びＵ１１〜Ｕ３３のサブゲートＳＧ及びメ
インゲートＭＧに印加される電圧の平均値は何れも、図
８に示す如く０Ｖとなり、薄膜トランジスタＴ１１〜Ｔ
３３及びＵ１１〜Ｕ３３のオン電流、オフ電流及びフラ
ットバンド電圧などの経時変化が低減され、表示品質が
向上する。The second embodiment also employs a thin film transistor T1.
Each of the average values of the voltages applied to the sub-gate SG and the main gate MG of U1 to T33 and U11 to U33 is 0 V as shown in FIG.
Changes with time in the ON current, the OFF current, the flat band voltage, and the like of 33 and U11 to U33 are reduced, and the display quality is improved.
【００５４】また、導電型制御電圧ＶSと導電型制御電
圧ＶSXとは、互いに絶対値が等しく極性が反対であっ
て、例えば薄膜トランジスタＴ１１がｎチャンネル動作
をするときには、薄膜トランジスタＵ１１はｐチャンネ
ル動作をする。このとき、駆動電圧ＶG1がＶ1となって
薄膜トランジスタＴ１１がオンになると、駆動電圧Ｖ
G1Xが−Ｖ1となって薄膜トランジスタＵ１１もオンにな
るので、上記第１実施例よりも高速に液晶画素１１が駆
動される。The conductivity type control voltage V S and the conductivity type control voltage V SX have the same absolute value and opposite polarities. For example, when the thin film transistor T11 performs an n-channel operation, the thin film transistor U11 performs a p-channel operation. do. At this time, when the driving voltage V G1 becomes V 1 and the thin film transistor T11 is turned on, the driving voltage V G1 is turned on.
Since G1X thin film transistor U11 also turns on a -V 1, the liquid crystal pixel 11 is driven faster than the first embodiment.
【００５５】次に駆動電圧ＶG1がＶ1から０Ｖに遷移す
ると、駆動電圧ＶG1Xもこれと同時に−Ｖ1から０Ｖに遷
移し、薄膜トランジスタＴ１１及びＵ１１は共にオフに
なる。この際、液晶画素１１の端子間容量に蓄えられた
電荷のうちΔＱが薄膜トランジスタＴ１１のメインゲー
トＭＧとソースとの間の容量の方へ流れ、薄膜トランジ
スタＵ１１のメインゲートＭＧとドレインとの間の容量
に蓄えられた電荷のうちΔＱが液晶画素１１の端子間容
量の方へ流れる。換言すれば、薄膜トランジスタＵ１１
のメインゲートＭＧとソースとの間の容量に蓄えられた
電荷のうちΔＱが、薄膜トランジスタＴ１１のメインゲ
ートＭＧとドレインとの間の容量の方へ流れ、液晶画素
１１の端子間容量に蓄えられた電荷は移動しない。[0055] Referring now driving voltage V G1 is changed from V 1 to 0V, a transition to 0V from the drive voltage V G1X -V 1 simultaneously At the thin film transistor T11 and U11 are both turned off. At this time, of the charge stored in the inter-terminal capacitance of the liquid crystal pixel 11, ΔQ flows toward the capacitance between the main gate MG and the source of the thin film transistor T11, and the capacitance between the main gate MG and the drain of the thin film transistor U11. Of the charges stored in the liquid crystal pixel 11 flows toward the inter-terminal capacitance. In other words, the thin film transistor U11
Of the electric charge stored in the capacitance between the main gate MG and the source of the thin film transistor T11 flows toward the capacitance between the main gate MG and the drain of the thin film transistor T11, and is stored in the inter-terminal capacitance of the liquid crystal pixel 11. The charge does not move.
【００５６】したがって、図７に示すようなＤＣオフセ
ットが生ぜず、フリッカや焼付等が生じないので、表示
品質が向上する。Therefore, the DC offset as shown in FIG. 7 does not occur, and flickering or burning does not occur, so that the display quality is improved.
【００５７】[0057]
【発明の効果】以上説明した如く、第１の発明に係るア
クティブマトリックス液晶表示方法及び装置によれば、
導電型制御電圧及び駆動電圧の何れも平均電圧が０Ｖと
なるので、薄膜トランジスタの特性の経時変化、具体的
にはオン電流、オフ電流及びフラットバンド電圧などの
経時変化が低減され、表示品質が向上するという優れた
効果を奏する。As described above, according to the active matrix liquid crystal display method and apparatus according to the first invention,
Since the average voltage of both the conductivity type control voltage and the drive voltage is 0 V, the change over time in the characteristics of the thin film transistor, specifically, the change over time such as the ON current, the OFF current, and the flat band voltage is reduced, and the display quality is improved. The effect is excellent.
【００５８】第２の発明に係るアクティブマトリックス
液晶表示方法及び装置によれば、１対の薄膜トランジス
タが共にオフになる際、液晶画素の端子間容量に蓄えら
れた電荷のうちΔＱが一方の薄膜トランジスタのメイン
ゲートとソースとの間の容量の方へ流れ、他方の薄膜ト
ランジスタのメインゲートとドレインとの間の容量に蓄
えられた電荷のうちΔＱが液晶画素の端子間容量の方へ
流れるので、ＤＣオフセットが生ぜず、したがって、フ
リッカや焼付等が生ぜず、表示品質が向上するという優
れた効果を奏する。According to the active matrix liquid crystal display method and apparatus of the second invention, when both the pair of thin film transistors are turned off, ΔQ of the electric charge stored in the inter-terminal capacitance of the liquid crystal pixel becomes smaller than that of the other thin film transistor. Since ΔQ of the charge stored in the capacitance between the main gate and the drain of the other thin film transistor flows toward the capacitance between the main gate and the source and flows toward the capacitance between the terminals of the liquid crystal pixel, the DC offset Therefore, an excellent effect of improving display quality without flickering or burning is produced.
【００５９】第２の方法発明及び装置発明の第１態様に
よれば、上記第１の発明の効果及び第２の発明の効果が
得られる。According to the second aspect of the invention of the method and the first aspect of the invention of the apparatus, the effects of the first invention and the effects of the second invention can be obtained.
【図１】第１の方法発明の原理構成図である。FIG. 1 is a principle configuration diagram of a first method invention.
【図２】第２の方法発明の原理構成図である。FIG. 2 is a principle configuration diagram of a second method invention.
【図３】本発明の第１実施例のアクティブマトリックス
液晶表示装置構成図である。FIG. 3 is a configuration diagram of an active matrix liquid crystal display device according to a first embodiment of the present invention.
【図４】図３の走査ドライバの回路図である。FIG. 4 is a circuit diagram of the scan driver of FIG. 3;
【図５】図４の回路の動作を示すタイミングチャートで
ある。FIG. 5 is a timing chart showing the operation of the circuit of FIG.
【図６】本発明の第２実施例のアクティブマトリックス
液晶表示装置構成図である。FIG. 6 is a configuration diagram of an active matrix liquid crystal display device according to a second embodiment of the present invention.
【図７】図６の走査ドライバの回路図である。FIG. 7 is a circuit diagram of the scan driver of FIG. 6;
【図８】図７の回路の動作を示すタイミングチャートで
ある。FIG. 8 is a timing chart showing the operation of the circuit of FIG. 7;
【図９】従来技術の問題点説明図である。FIG. 9 is an explanatory diagram of a problem in the conventional technique.
１、１１〜３３ 液晶画素 ２〜４、Ｔ１１〜Ｔ３３、Ｕ１１〜Ｕ３３ 薄膜トラン
ジスタ Ｄ、Ｄ１〜Ｄ３ データ電極 Ｇ、Ｇ１〜Ｇ３、Ｇ１Ｘ〜Ｇ３Ｘ 走査電極 Ｆ１〜Ｆ３、Ｆ１Ｘ〜Ｆ３Ｘ 導電型制御電極 ＶG1〜ＶG3、ＶG1X〜ＶG3X 駆動電圧 ＶS、ＶSX 導電型制御電圧 ４３ フレーム検出回路 ４４ Ｔフリップフロップ ４５、１４５ レベルシフト回路 ４６、１４６ Ｄ／Ａ変換器1, 11 to 33 Liquid crystal pixels 2 to 4, T11 to T33, U11 to U33 Thin film transistors D, D1 to D3 Data electrodes G, G1 to G3, G1X to G3X Scan electrodes F1 to F3, F1X to F3X Conductivity control electrodes V G1 ~V G3, V G1X ~V G3X driving voltage V S, V SX conductivity type control voltage 43 frame detecting circuit 44 T flip-flop 45, 145 level shift circuit 46, 146 D / A converter
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大形 公士 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 沖 賢一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G02F 1/133 550 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Koji Ogata 1015 Uedanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Co., Ltd. (58) Investigated field (Int.Cl. 7 , DB name) G09G 3/36 G02F 1/133 550
Claims (6)
よりチャンネルの導電型を制御するサブゲート（ＳＧ）
と印加電圧によりソース・ドレイン間の電流を制御する
メインゲート（ＭＧ）とを備えた電界効果型薄膜トラン
ジスタ（３、４）を介してデータ電圧を印加し、 １フレーム毎に極性を反転させた導電型制御電圧
（ＶS）を該サブゲートに印加して該薄膜トランジスタ
のチャンネルの導電型をｐ型及びｎ型の一方から他方へ
１フレーム毎に交互に変え、 １フレーム毎に極性を反転させた駆動電圧（ＶG）を該
メインゲートに印加して１フレーム中１水平表示時間
（ＴH）該薄膜トランジスタをオンにする、 ことを特徴とするアクティブマトリックス液晶表示方
法。1. A sub-gate (SG) for controlling the conductivity type of a channel between terminals of a liquid crystal pixel (1) by an applied voltage.
A data voltage is applied through a field effect thin film transistor (3, 4) having a main gate (MG) for controlling a current between a source and a drain by an applied voltage, and the polarity is inverted every frame. A type control voltage (V S ) is applied to the sub-gate to alternately change the conductivity type of the channel of the thin film transistor from one of the p-type and the n-type to the other every frame, and invert the polarity every frame. Applying a voltage (V G ) to the main gate to turn on the thin film transistor for one horizontal display time (T H ) in one frame.
よりチャンネルの導電型を制御するサブゲート（ＳＧ）
と印加電圧によりソース・ドレイン間の電流を制御する
メインゲート（ＭＧ）とを備えた１対の電界効果型薄膜
トランジスタ（３、４）を並列接続したものを介してデ
ータ電圧を印加し、 互いに反対極性の導電型制御電圧（ＶS、ＶSX）をそれ
ぞれ１対の該薄膜トランジスタの一方及び他方の該サブ
ゲートに印加して該一方の薄膜トランジスタのチャンネ
ルの導電型と該他方の薄膜トランジスタのチャンネルの
導電型とを互いに逆にさせ、 互いに反対極性の駆動電圧（ＶG、ＶGX）をそれぞれ１
対の該薄膜トランジスタの一方及び他方の該メインゲー
トに印加して、１フレーム中１水平表示時間（ＴH）、
該第１及び第２の薄膜トランジスタを共にオンにする、 ことを特徴とするアクティブマトリックス液晶表示方
法。2. A sub-gate (SG) for controlling the conductivity type of a channel between terminals of a liquid crystal pixel (1) by an applied voltage.
A data voltage is applied through a parallel connection of a pair of field-effect thin-film transistors (3, 4) each having a main gate (MG) for controlling a current between a source and a drain by an applied voltage, and opposing each other. Polar conductivity control voltages (V S , V SX ) are applied to one and the other sub-gates of the pair of thin film transistors, respectively, so that the conductivity type of the channel of the one thin film transistor and the conductivity type of the channel of the other thin film transistor are applied. And the driving voltages (V G , V GX ) of opposite polarities are each set to 1
Applied to one and the other of the main gates of the pair of thin film transistors, and one horizontal display time (T H ) in one frame;
An active matrix liquid crystal display method, wherein both the first and second thin film transistors are turned on.
る導電型制御電圧（ＶS、ＶSX）の極性及び１対の前記
メインゲート（ＭＧ）に印加する駆動電圧（ＶG、
ＶGX）の極性を、１フレーム毎に反転させる、 ことを特徴とする請求項２記載のアクティブマトリック
ス液晶表示方法3. The polarity of a conductivity type control voltage (V S , V SX ) applied to the pair of sub-gates (SG) and a drive voltage (V G , V G ) applied to the pair of main gates (MG).
3. The active matrix liquid crystal display method according to claim 2, wherein the polarity of (V GX ) is inverted every frame.
て交差するように配置され、該走査電極と該データ電極
との交差部にスイッチ素子と、該スイッチ素 子に接続さ
れた液晶画素とを有するアクティブマトリックス液晶表
示装置において、 該スイッチ素子は、印加電圧によりチャンネルの導電型
を制御するサブゲートと印加電圧によりソース・ドレイ
ン間の電流を制御するメインゲートとを備えた電界効果
型薄膜トランジスタ（Ｔ１１〜Ｔ３３）であり、該 スイッチ素子の該メインゲートに該走査電極（Ｇ１〜
Ｇ３）が接続され、該スイッチ素子の該サブゲートに導
電型制御電極（Ｆ１〜Ｆ３）が接続され、極 性を反転させた導電型制御電圧（ＶS）を生成しこれ
を該導電型制御電極に印加して該スイッチ素子のチャン
ネルの導電型をｐ型及びｎ型の一方から他方へ交互に変
える導電型制御回路（４１〜４５）と、極 性を反転させ１フレーム中１水平表示時間該スイッチ
素子をオンにする駆動電圧（ＶG1〜ＶG3）を生成しこれ
を該走査電極に印加する走査制御回路（４１〜４４、４
６〜４９）と、 を有することを特徴とするアクティブマトリックス液晶
表示装置。4. A plurality of scanning electrodes and data electrodes are separated from each other.
The scanning electrode and the data electrode
Connecting and switching element at the intersection, to the switch element of the
Matrix liquid crystal table with liquid crystal pixels
In the display device, the switch element is a field-effect thin film transistor (T11 to T33) including a sub-gate for controlling the conductivity type of a channel by an applied voltage and a main gate for controlling a current between a source and a drain by an applied voltage. , the scanning electrodes in the main gate of the switching element (G1 to
G3) is connected, the sub-gate to the electrically <br/> conductivity type control electrode of the switching element (F1 to F3) are connected, it generates an inverted allowed conductivity type control voltage (V S) the polarity a conductive type control electrode by applying exchange changing each other channel conductivity type of the switching element from one of p-type and n-type to the other conductivity type control circuit (41 to 45), 1 frame by inverting the polarity A drive voltage (V G1 to V G3 ) for turning on the switch element is generated during one horizontal display time.
The scan control circuit to be applied to the scanning electrodes (41～44,4
6 to 49), and an active matrix liquid crystal display device comprising:
て交差するように配置され、該走査電極と該データ電極
との交差部にスイッチ素子と、該スイッチ素子に接続さ
れた液晶画素とを有するアクティブマトリックス液晶表
示装置において、 該スイッチ素子は、印加電圧によりチャンネルの導電型
を制御するサブゲート（ＳＧ）と印加電圧によりソース
・ドレイン間の電流を制御するメインゲート（ＭＧ）と
を備えた第１及び第２の電界効果型薄膜トランジスタ
（Ｔ１１〜Ｔ３３、Ｕ１１〜Ｕ３３）を並列接続したも
のであり、該 スイッチ素子の該第１薄膜トランジスタの該メインゲ
ートに第１走査電極（Ｇ１〜Ｇ３）が接続され、該スイ
ッチ素子の該第２薄膜トランジスタの該メインゲートに
第２走査電極（Ｇ１Ｘ〜Ｇ３Ｘ）が接続され、該スイッ
チ素子の該第１薄膜トランジスタの該サブゲートに第１
導電型制御電極（Ｆ１〜Ｆ３）が接続され、該スイッチ
素子の該第２薄膜トランジスタの該サブゲートに該液晶
画素に共通の第２導電型制御電極（Ｆ１Ｘ〜Ｆ３Ｘ）が
接続され、 互いに反対極性の導電型制御電圧（ＶS、ＶSX）を生成
しこれをそれぞれ該第１導電型制御電極及び該第２導電
型制御電極に印加して該第１薄膜トランジスタのチャン
ネルの導電型と該第２薄膜トランジスタのチャンネルの
導電型とを互いに逆にさせる導電型制御回路（４１〜４
５、４８、１４５）と、 互いに反対極性の駆動電圧（ＶG1〜ＶG3、ＶG1X〜
ＶG3X）を生成しこれをそれぞれ該液晶素子に共通の該
第１及び第２の走査電極に印加し１フレーム中１水平表
示時間該スイッチ素子の該第１及び第２の薄膜トランジ
スタを共にオンにする走査制御回路（４１〜４４、４６
〜４９、１４６〜１４９）と、 を有することを特徴とするアクティブマトリックス液晶
表示装置。5. A plurality of scan electrodes and data electrodes are separated from each other.
The scanning electrode and the data electrode
And a switch element at the intersection of
Matrix liquid crystal table with liquid crystal pixels
In the display device, the switch element includes a first gate and a second gate each including a sub-gate (SG) for controlling a conductivity type of a channel by an applied voltage and a main gate (MG) for controlling a current between a source and a drain by an applied voltage. the field-effect thin film transistor (T11~T33, U11~U33) is obtained by parallel connection of a first scan electrode (G1 to G3) is connected to the main gate of the first thin film transistor of the switching element, the Sui to the main gate of the second thin film transistor of the switch element
The second scan electrodes (G1X~G3X) is connected, first to the sub-gate of the first thin film transistor of the switch <br/> switch element
Conductive control electrodes (F1 to F3) are connected , and second conductive control electrodes (F1X to F3X) common to the liquid crystal pixels are connected to the sub-gate of the second thin film transistor of the switch element. conductivity type control voltage (V S, V SX) generated first channel conductivity type thin film transistor by applying it to the first conductivity type control electrode and the second conductivity type control electrode respectively and the second thin film transistor Conductivity type control circuits (41 to 4) for reversing the conductivity type of each channel.
And 5,48,145), the opposite polarity of the driving voltage from each other (V G1 ~V G3, V G1X ~
V G3X) both produced which first and second thin film transistors of a common first and second scan electrodes by applying one frame during one horizontal display period the switch element to the liquid crystal element, respectively it The scan control circuit (41 to 44, 46
To 49, 146 to 149), and an active matrix liquid crystal display device.
８、１４５）及び前記走査制御回路（４１〜４４、４６
〜４９、１４６〜１４９）は、生成する前記各導電型制
御電圧（ＶS、ＶSX）及び前記各駆動電圧（ＶG1〜
ＶG3、ＶG1X〜ＶG3X）の極性を１フレーム毎に反転させ
ることを特徴とする請求項５記載のアクティブマトリッ
クス液晶表示装置。6. The conductivity type control circuit (41 to 45, 4
8 and 145) and the scanning control circuits (41 to 44 and 46)
To 49, 146 to 149) are the respective control voltages (V S , V SX ) to be generated and the respective drive voltages (V G1 to V G1 ).
V G3, V G1X ~V G3X) active matrix liquid crystal display device according to claim 5, wherein the reversing for each frame the polarity of.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34367991A JP3160337B2 (en) | 1991-12-25 | 1991-12-25 | Active matrix liquid crystal display method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34367991A JP3160337B2 (en) | 1991-12-25 | 1991-12-25 | Active matrix liquid crystal display method and apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05173510A JPH05173510A (en) | 1993-07-13 |
| JP3160337B2 true JP3160337B2 (en) | 2001-04-25 |
Family
ID=18363411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34367991A Expired - Fee Related JP3160337B2 (en) | 1991-12-25 | 1991-12-25 | Active matrix liquid crystal display method and apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3160337B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8624819B2 (en) | 2008-04-25 | 2014-01-07 | Lg Display Co., Ltd. | Driving circuit of liquid crystal display |
| KR101366851B1 (en) * | 2008-04-25 | 2014-02-24 | 엘지디스플레이 주식회사 | Liquid crystal display device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425855B1 (en) * | 1996-06-21 | 2004-07-19 | 엘지.필립스 엘시디 주식회사 | Thin film transistor and method of fabricating the same |
| US5808317A (en) * | 1996-07-24 | 1998-09-15 | International Business Machines Corporation | Split-gate, horizontally redundant, and self-aligned thin film transistors |
-
1991
- 1991-12-25 JP JP34367991A patent/JP3160337B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8624819B2 (en) | 2008-04-25 | 2014-01-07 | Lg Display Co., Ltd. | Driving circuit of liquid crystal display |
| KR101366851B1 (en) * | 2008-04-25 | 2014-02-24 | 엘지디스플레이 주식회사 | Liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05173510A (en) | 1993-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3286978B2 (en) | Liquid crystal driving device, liquid crystal display device, analog buffer, and liquid crystal driving method | |
| KR100867881B1 (en) | Pulse output circuit, shift register, and display device | |
| US5253091A (en) | Liquid crystal display having reduced flicker | |
| KR100519468B1 (en) | Flat-panel display device | |
| CN108154861B (en) | Chamfering voltage generating circuit and liquid crystal display device | |
| KR20050039017A (en) | Liquid crystal display device and driving method of the same | |
| US20070097056A1 (en) | Driving method and data driving circuit of a display | |
| JPH052208B2 (en) | ||
| JPH07118795B2 (en) | Driving method for liquid crystal display device | |
| KR20010026326A (en) | Method of Driving Liquid Crystal Panel in Inversion and Apparatus thereof | |
| KR20000057912A (en) | Liquid crystal display having drive circuit | |
| RU2502137C1 (en) | Display control circuit, display device and display control method | |
| JP3160337B2 (en) | Active matrix liquid crystal display method and apparatus | |
| TW573206B (en) | Drive circuit and image display apparatus | |
| JPS61256389A (en) | Drive circuit for liquid crystal display unit | |
| JP2012113072A (en) | Liquid crystal display device and driving method thereof | |
| JPH0451835B2 (en) | ||
| JP3295953B2 (en) | Liquid crystal display drive | |
| KR100212289B1 (en) | Liquid crystal display device and driving circuit to select one of line conversion driving or dot conversion driving | |
| JPH10197848A (en) | Liquid crystal display element driving device | |
| JPH07199156A (en) | Liquid crystal display device | |
| JP3283932B2 (en) | Liquid crystal display | |
| JPH05134627A (en) | Driving device for liquid crystal display body | |
| JPH0363077B2 (en) | ||
| JP3305470B2 (en) | Signal line drive circuit for liquid crystal display |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010206 |
|
| LAPS | Cancellation because of no payment of annual fees |