JP3160142B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP3160142B2 JP3160142B2 JP35409193A JP35409193A JP3160142B2 JP 3160142 B2 JP3160142 B2 JP 3160142B2 JP 35409193 A JP35409193 A JP 35409193A JP 35409193 A JP35409193 A JP 35409193A JP 3160142 B2 JP3160142 B2 JP 3160142B2
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- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Thin Film Transistor (AREA)
Description
の液晶表示装置、とくにデジタル階調表示の液晶表示装
置に関する。
クス型の液晶表示装置としては、日経BP社刊「フラッ
トパネルディスプレイ91 173頁〜180頁」に記
載されているものなどが標準的である。
クティブマトリクス型の液晶表示装置は大まかに画素マ
トリクス部、信号線駆動回路、走査線駆動回路の3つに
分割できる。以下、図面に基づき動作を説明する。
クス状に配置し、その交点部分に画素TFTを配置し、
画素TFTのゲートは走査線に、ソースは信号線に、ド
レインは画素電極に接続している。また、一般に画素電
極と対向電極の間の液晶容量は大きな値をとりえないた
め、画素電極の近傍に電荷を保持する保持容量を配置す
ることが行われる。走査線にTFTのスレッショルド電
圧を越える電圧が印加され、TFTがオンすると、TF
Tのドレインとソースはショート状態となり、信号線の
電圧が画素電極に印加され液晶と保持容量に充電され
る。TFTがオフになるとドレインは開放状態となり、
液晶と保持容量に蓄えられた電荷は次にTFTがオンす
るまで保持される。
す。ここでは4階調の場合を説明するが階調数が異なる
場合でも基本動作は同じである。デジタル階調信号は入
力端子302、303よりシフトレジスタ310、31
1に入力される。シフトレジスタ310、311の出力
は次の段のシフトレジスタ312、313およびラッチ
回路314、315に入力され、ラッチ回路は一定期間
データの保持を行う。この保持期間は入力端子304に
入力される水平同期信号によってきまる。ラッチ回路の
出力信号はデコーダ316に入力され2ビットのデジタ
ル信号はこのデコーダによって4つの電圧選択信号に変
換される。この電圧選択信号によってスイッチトランジ
スタ317〜320のいずれかが選択され、階調電圧線
305〜308のいずれかの電位が信号線309に伝達
される。
駆動回路はシフトレジスタとNAND回路403、40
4、インバータ型バッファ405、406によって構成
され、垂直同期信号に同期したスタートパルスと水平同
期信号に同期したクロックを入力し、順次走査線を駆動
していく。
表示装置には以下に示すような2つの問題点があった。
第一の問題点はTFTがオフ状態のときにおいて、ドレ
イン〜ソース間にリーク電流が流れ、画素の電荷が放電
し電位が変動することである。一般的なNチャンネルT
FTのドレイン電流、ゲート電圧特性を図5に示す。図
5からわかるように、ゲート電圧がマイナスのときでも
ドレインには電流が流れている。この電流によって電荷
の放電が発生する。NチャンネルのTFTで説明をおこ
なったがPチャンネルTFTでも同様である。
下であるため、保持時間は10msec以上となる。な
るべく長く保持時間をとるため、液晶と並列に保持容量
をつけることが一般的であるが液晶と保持容量をあわせ
て0.1pF〜0.2pFまでしかできない。画素の保
持時間を16.6msec(60Hz)、液晶にかかる
電圧を5V、保持率を99%、容量を0.2pFとする
と、許容されるTFTのリーク電流は 5×(1−0.99)×0.2pF/16.6msec=0.6pA となり、この値を使用温度範囲、TFTのばらつきをふ
くめて実現するのは困難であるため、画素の電荷は放電
され、画質の劣化をまねいていた。
査線電位が高電位から低電位に、または、低電位から高
電位に変化するとき、TFTのゲート、ドレイン間の容
量によってドレイン電位が以下に示す△Vだけ走査線電
位が変化する方向へ引き込まれることである。 △V=V×Cgd/(Cgd+Clc+Cstg) ここで、Vは走査線電位の変動幅 CgdはTFTのゲートドレイン間の容量値 Clcは液晶の容量値 Cstgは保持容量の容量値 この現象によって、図6に示すように画素電極の電位は
中心より下側にずれてしまい液晶の劣化をまねいてい
た。
問題点を解決するものであり、その目的とするところ
は、保持時間の長さに関わらず保持が可能であり、且
つ、走査線の電位変化によって保持電位が変化しない液
晶表示装置を提供することにある。
は、階調表示方式を時間階調方式として、画素に印加さ
れる電圧は二値のみとし、且つ、一つの画素について、
一つのデジタル記憶回路を有し、その出力に画素電極を
接続している。
電位をデジタル記憶回路に取り込み、一定の期間電位を
保持している。画素電極はデジタル記憶回路の出力に接
続されているため、記憶回路が保持状態である限り、デ
ジタル記憶回路のハイ電位またはロウ電位が与えられ
る。
式では図7に示すように時間的に白黒を切り替え中間調
をだす方式である。この実施例の信号線駆動回路の動作
について説明する。時間変調されたデジタル階調信号は
入力端子102よりシフトレジスタ109に入力され
る、シフトレジスタ109の出力は次の段のシフトレジ
スタ110およびラッチ回路111に入力され、ラッチ
回路111は一定期間はデータの保持を行う。この保持
期間は入力端子103に入力される水平同期信号によっ
てきまる。ラッチ回路111、112の出力はインバー
タ形式のバッファ回路113、114、115、116
を介して信号線106、107に出力される。信号線の
データは走査線信号によって各画素電極の近傍に配置さ
れたデジタル記憶回路117、118、119、120
にとりこまれる。この記憶状態は次に走査線信号がくる
まで保持される。図8は画素領域およびデジタル記憶回
路の例である。このデジタル記憶回路はTFT807、
808とTFT809、810で構成されるインバータ
を二つ組合わせたもので、TFT806がオンすると記
憶回路と信号線802がショートされ、データがとりこ
まれる。
ているため、画素電極の電位は記憶回路の電源電位の高
電位側もしくは低電位側のいずれか一方の電位に固定さ
れる。このように画素の電位は従来例のように容量に蓄
電し、電位を保持するのではなく、記憶回路のデータで
保持を行うため、画素TFTのリーク電流による電位変
動やTFTオフによる電位変動は発生せず、画質の向上
がみこめる。
わたり印加すると劣化が発生するため、本実施例では対
向電極をデジタル記憶回路の出力振幅と同じ振幅にて、
且つ特定周波数(垂直同期周波数など)の交流電圧で駆
動し、液晶に加わる電圧が平均的には0になるようにし
ている。この関係を図10にしめす。図10(A)はデ
ジタル記憶回路の出力電圧、図10(B)は対向電極に
印加される電圧、図10(C)は液晶印加電圧の波形を
それぞれ示し、液晶に印加される電圧はデジタル記憶回
路の出力電圧と対向電極に印加される電圧との差分電圧
が印加されており、上述のように液晶に加わる電圧が平
均的に0になることが分かる。 通常、液晶を駆動する場
合、5V程度の印加電圧が必要であるが、時間階調を使
う場合は、光透過率が100%と0%であるので、印加
電圧は例えば0Vと5Vの2値となり、図10はこの場
合の波形図を示している。 よって、図10に示すよう
に、時間階調の場合、デジタル記憶回路の出力として0
Vと5Vとなり、図8に示すデジタル記憶回路は電源電
位が出力されるため、記憶回路の電源端子803の電位
を5Vに、電源端子804の電位を0Vにすればよい。
前記したように液晶は直流を長時間かけると劣化するた
め交流駆動する必要があるが、対向電極端子805に交
流電圧、例えば前記垂直同期周波数などの特定周波数の
交流電圧を入力して駆動する。 以下、図10の波形図を
参照しながらその動作を説明する。まず、対向電極端子
805に5Vの電圧がかかっているとすると、黒を表示
させるためには、液晶に5Vがかかり、デジタル記憶回
路の出力は0Vとする必要がある。また、白を表示させ
るためには、デジタル記憶回路の出力は5Vとする必要
がある。これによって対向電極端子805の電位を基準
にすると、液晶には前記電圧の差分電圧である−5V又
は0Vの電圧がかかっていることになる。 次に、一定時
間後、対向電極端子に印加される電圧が0Vになると、
黒を表示 させるためには液晶に5Vがかかり、デジタル
記憶回路の出力は5Vとする必要がある。また、白を表
示させるためには、デジタル記憶回路の出力は0Vとす
る必要がある。これによって、対向電極端子805の電
位を基準にすると、液晶には差分電圧の+5V又は0V
がかかっていることになる。以上の説明から明らかなよ
うに、液晶にかかる前記差分電圧は平均的には0にな
り、液晶の劣化を回避することができる。
908、910と抵抗器907、909によってインバ
ータを構成し、記憶回路を構成している。この例でも図
10に示すように、時間階調の場合、デジタル記憶回路
の出力として0Vと5Vとなり、前記デジタル記憶回路
は電源電位が出力されるため、記憶回路の電源端子90
3の出力を5Vに、電源端子904の出力を0Vにすれ
ばよい。そして、液晶911の対向電極に図10(B)
に示す交流電圧を加え、液晶911に図10(A)に示
す前記デジタル記憶回路の出力電圧を印加することによ
り液晶911には図10(C)に示す差分電圧がかかり
図8に示す実施例と同様に動作する。この実施例の場合
は画素マトリクス内のTFTの極性を一種類のみにする
ことが可能である。
方式を時間階調表示方式とし、且つ、一つの画素電極に
対して、一つずつのデジタル記憶装置により電位をあた
えることができ、画素電極の電位を一定にできるという
効果がある、またそれによって、画質の向上をはかると
いう効果がある。
施例を示す。
ック図を示す。
す。
性を示す。 クロック入力端子 :101 スタートパルス入力端子 :102 水平同期信号入力端子 :103 走査線 :104、10
5 信号線 :106、10
7 対向電極接続端子 :108 シフトレジスタ :109、11
0 ラッチ回路 :111、11
2 インバータ型バッファ :113〜11
6 デジタル記憶回路 :117〜12
0 液晶 :121〜12
4 画素マトリクス :200 信号線 :201〜20
3 走査線 :204〜20
6 TFT :207〜21
0 液晶 :211〜21
4 保持容量 :215〜21
8 クロック入力端子 :301 スタートパルス入力端子 :302、30
3 水平同期信号入力端子 :304階 調電圧端子 :305〜30
8 信号線接続端子 :309 シフトレジスタ :310〜31
3 ラッチ回路 :314、31
5 デコーダー :316 TFT :317〜32
0 クロック入力端子 :401 スタートパルス入力端子 :402 NAND :403、40
4 インバータ型バッファ :405、40
6 走査線接続端子 :407、40
8 走査線 :801 信号線 :802 記憶回路電源端子 :803、80
4 対向電極端子 :805 TFT :806〜81
0 液晶 :811 走査線 :901 信号線 :902 記憶回路電源端子 :903、90
4 対向電極端子 :905 TFT :906、90
8、910 液晶 :911 抵抗器 :907、90
9
Claims (7)
- 【請求項1】絶縁表面を有する第1の基板と、 絶縁表面を有する第2の基板と、 前記第1の基板と前記第2の基板との間に設けられた液
晶と、 を有する液晶表示装置において、 前記第1の基板上には複数の画素電極と、複数の信号線
と、複数の走査線と、複数のTFTを有する複数のデジ
タル記憶回路とが設けられており、 前記第2の基板上には対向電極が設けられており、 前記走査線からの走査線信号によって前記信号線から前
記デジタル記憶回路にデータが入力され、 前記デジタル記憶回路は、前記走査線信号の次の走査線
信号によって前記信号線から前記デジタル記憶回路に前
記データとは別のデータが入力されるまで前記データを
保持し、 前記デジタル記憶回路は、前記信号線から入力された信
号によって、前記デジタル記憶回路の高電位側電源の電
源電位、または低電位側電源の電源電位を前記画素電極
に供給し、 前記対向電極には、特定周波数の交流駆動電圧が入力さ
れていることを特徴とする液晶表示装置。 - 【請求項2】絶縁表面を有する第1の基板と、 絶縁表面を有する第2の基板と、 前記第1の基板と前記第2の基板との間に設けられた液
晶と、 を有する液晶表示装置において、 前記第1の基板上には複数の画素電極と、複数の信号線
と、複数の走査線と、 複数のTFTを有する複数のデジタル記憶回路とが設け
られており、 前記第2の基板上には対向電極が設けられており、 前記走査線からの走査線信号によって前記信号線から前
記デジタル記憶回路にデータが入力され、 前記デジタル記憶回路は、前記走査線信号の次の走査線
信号によって前記信号線から前記デジタル記憶回路に前
記データとは別のデータが入力されるまで前記データを
保持し、 前記デジタル記憶回路は、前記信号線から入力された信
号によって、前記デジタル記憶回路の高電位側電源の電
源電位、または低電位側電源の電源電位を前記画素電極
に供給し、 前記対向電極には、前記デジタル記憶回路の高電位側電
源の電源電位と同じ電位、および低電位側電源電位と同
じ電位が、特定周波数で順に印加されていることを特徴
とする液晶表示装置。 - 【請求項3】絶縁表面を有する第1の基板と、 絶縁表面を有する第2の基板と、 前記第1の基板と前記第2の基板との間に設けられた液
晶と、 を有する液晶表示装置において、 前記第1の基板上には複数の画素電極と、複数の信号線
と、複数の走査線と、複数のインバータを有する複数の
デジタル記憶回路と、ソース領域、ドレイン領域および
ゲート電極を有する複数のスイッチングTFTとが設け
られており、 前記第2の基板上には対向電極が設けられており、 前記スイッチングTFTのソース領域またはドレイン領
域は、前記信号線または前記デジタル記憶回路に接続さ
れ、 前記スイッチングTFTのゲート電極は前記走査線に接
続され、 前記デジタル記憶回路は前記各画素電極に接続され、 前記各インバータは複数のTFTを有し、 前記走査線からの走査線信号が前記スイッチングTFT
のゲート電極に入力されることで、前記信号線から前記
デジタル記憶回路にデータが入力され、 前記デジタル記憶回路は、前記走査線信号の次の走査線
信号が前記スイッチン9グTFTのゲート電極に入力さ
れるまで前記データを保持し、 前記デジタル記憶回路は、前記信号線から入力された信
号によって、前記デジタル記憶回路の高電位側電源の電
源電位、または低電位側電源の電源電位を選択し前記画
素電極に供給し、 前記対向電極には、特定周波数の交流駆動電圧が入力さ
れていることを特徴とする液晶表示装置。 - 【請求項4】絶縁表面を有する第1の基板と、 絶縁表面を有する第2の基板と、 前記第1の基板と前記第2の基板との間に設けられた液
晶と、 を有する液晶表示装置において、 前記第1の基板上には複数の画素電極と、複数の信号線
と、複数の走査線と、複数のインバータを有する複数の
デジタル記憶回路と、ソース領域、ドレイン領域および
ゲート電極を有する複数のスイッチングTFTとが設け
られており、 前記第2の基板上には対向電極が設けられており、 前記各インバータは複数のTFTと複数の抵抗器を有
し、 前記スイッチングTFTのソース領域またはドレイン領
域は、前記信号線または前記デジタル記憶回路に接続さ
れ、 前記スイッチングTFTのゲート電極は前記走査線に接
続され、 前記デジタル記憶回路は前記各画素電極に接続され、 前記走査線からの走査線信号が前記スイッチングTFT
のゲート電極に入力されることで、前記信号線から前記
デジタル記憶回路にデータが入力され、 前記デジタル記憶回路は、前記走査線信号の次の走査線
信号が前記スイッチングTFTのゲート電極に入力され
るまで前記データを保持し、 前記デジタル記憶回路は、前記信号線から入力された信
号によって、前記デジタル記憶回路の高電位側電源の電
源電位、または低電位側電源の電源電位を選択し前記画
素電極に供給し、 前記対向電極には、特定周波数の交流駆動電圧が入力さ
れていることを特徴とする液晶表示装置。 - 【請求項5】請求項4において、前記インバータが有す
る複数のTFTは極性が同じであることを特徴とする液
晶表示装置。 - 【請求項6】請求項1乃至請求項5のいずれか1項にお
いて、前記複数の画素電極の数は前記複数のデジタル記
憶回路の数と同じであることを特徴とする液晶表示装
置。 - 【請求項7】請求項1乃至請求項6のいずれか1項にお
いて、時間階調方式で表示することを特徴とする液晶表
示装置。
Priority Applications (3)
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Application Number | Priority Date | Filing Date | Title |
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Cited By (1)
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1993
- 1993-12-27 JP JP35409193A patent/JP3160142B2/ja not_active Expired - Lifetime
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