JP3159891B2 - CPU runaway detection circuit - Google Patents
CPU runaway detection circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、マイクロコンピュー
タ装置におけるＣＰＵの暴走を監視し、暴走発生時に自
己復帰させるＣＰＵ暴走検出回路に関し、特に作動クロ
ックとなる基準クロック信号の周波数を高くしてＣＰＵ
の処理能力を向上させることにより、コストアップを招
くことなくリセット可能にしたＣＰＵ暴走検出回路に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CPU runaway detection circuit for monitoring runaway of a CPU in a microcomputer device and performing self-recovery when runaway occurs, and more particularly, to increasing the frequency of a reference clock signal as an operation clock to increase the CPU.
The present invention relates to a CPU runaway detection circuit which can be reset without increasing the cost by improving the processing capability of the CPU.
【０００２】[0002]
【従来の技術】図９はたとえば特開平５−１２０６６号
公報に記載された従来のＣＰＵ暴走検出回路を示すブロ
ック図である。図において、１は基準クロック信号ＣＫ
およびリセット信号ＲＳを入力してカウンタクリア信号
ＣＬを出力するＣＰＵ、ＩＣＫは基準クロック信号ＣＫ
を入力するクロック入力端子、ＩＲＳはリセット信号Ｒ
Ｓを入力するリセット入力端子、ＰＣＬはカウンタクリ
ア信号ＣＬを出力するクリア出力端子である。2. Description of the Related Art FIG. 9 is a block diagram showing a conventional CPU runaway detection circuit described in, for example, Japanese Patent Laid-Open No. 5-1266. In the figure, 1 is a reference clock signal CK
CPU and ICK that input reset signal RS and output counter clear signal CL are reference clock signal CK
Input terminal, and the IRS is a reset signal R
A reset input terminal for inputting S, and a clear output terminal PCL for outputting a counter clear signal CL.
【０００３】２は基準クロック信号ＣＫおよびカウンタ
クリア信号ＣＬを入力してオーバーフロー時にリセット
信号ＲＳを出力するカウンタ回路、ＣＣＫは基準クロッ
ク信号ＣＫを入力して計数（分周）するクロック計数端
子、ＩＣＬはカウンタクリア信号ＣＬを入力するクリア
入力端子、ＰＲＳはリセット信号ＲＳを出力するリセッ
ト出力端子である。３はシステムクロックとしての基準
クロック信号ＣＫを出力するクロック発振器、ＰＣＫは
基準クロック信号ＣＫを出力するクロック出力端子であ
る。Reference numeral 2 denotes a counter circuit which receives a reference clock signal CK and a counter clear signal CL and outputs a reset signal RS when overflow occurs. CCK denotes a clock counting terminal which receives and counts (divides) the reference clock signal CK. Is a clear input terminal for inputting a counter clear signal CL, and PRS is a reset output terminal for outputting a reset signal RS. Reference numeral 3 denotes a clock oscillator that outputs a reference clock signal CK as a system clock, and PCK denotes a clock output terminal that outputs a reference clock signal CK.
【０００４】図９に示した従来のＣＰＵ暴走検出回路に
おいて、クロック発振器３のクロック出力端子ＰＣＫか
ら出力される基準クロック信号ＣＫは、ＣＰＵ１のクロ
ック入力端子ＩＣＫに入力されてＣＰＵ１の作動クロッ
クとして作用する。また、基準クロック信号ＣＫは、カ
ウンタ回路２のクロック計数端子ＣＣＫに入力され、カ
ウンタ回路２内の分周回路により分周（計数）される。
正常動作時において、ＣＰＵ１は、クリア出力端子ＰＣ
Ｌから一定周期でカウンタクリア信号ＣＬを出力し、カ
ウンタ回路２のクリア入力端子ＩＣＬに出力する。In the conventional CPU runaway detection circuit shown in FIG. 9, a reference clock signal CK output from a clock output terminal PCK of a clock oscillator 3 is input to a clock input terminal ICK of the CPU 1 and acts as an operation clock of the CPU 1. I do. The reference clock signal CK is input to a clock counting terminal CCK of the counter circuit 2 and is divided (counted) by a dividing circuit in the counter circuit 2.
During a normal operation, the CPU 1 operates at the clear output terminal PC.
From L, a counter clear signal CL is output at a constant cycle and output to the clear input terminal ICL of the counter circuit 2.
【０００５】カウンタ回路２は、基準クロック信号ＣＫ
を分周カウントしたカウント値がオーバーフローする
と、リセット出力端子ＰＲＳからリセット信号ＲＳを出
力してＣＰＵ１のリセット入力端子ＩＲＳに送出するよ
うになっている。しかし、正常の周期でカウンタクリア
信号ＣＬが入力されると、カウンタ回路２の分周カウン
ト動作がクリアされる。したがって、カウンタクリア信
号ＣＬの出力周期ＴＣＬを、リセット信号ＲＳ（オーバ
ーフロー信号）の出力周期ＴＲＳよりも小さく設定して
いれば、ＣＰＵ１の通常動作時にリセット信号ＲＳが出
力されることはない。The counter circuit 2 receives the reference clock signal CK
When the count value obtained by dividing the frequency of overflows, a reset signal RS is output from the reset output terminal PRS and sent to the reset input terminal IRS of the CPU 1. However, when the counter clear signal CL is input in a normal cycle, the frequency division counting operation of the counter circuit 2 is cleared. Therefore, if the output cycle TCL of the counter clear signal CL is set smaller than the output cycle TRS of the reset signal RS (overflow signal), the reset signal RS will not be output during the normal operation of the CPU 1.
【０００６】しかし、ＣＰＵ１に暴走等の異常が生じる
と、ＣＰＵ１からカウンタクリア信号ＣＬが出力されな
くなるので、カウンタ回路２は、カウント値をオーバー
フローしてリセット信号ＲＳを出力する。リセット信号
ＲＳは、ＣＰＵ１のリセット入力端子ＩＲＳに入力さ
れ、ＣＰＵ１をリセットしてＣＰＵ１の動作を停止させ
る。その後、ＣＰＵ１は、リセット信号ＲＳがＬレベル
となりリセット状態が解除されると、自動的に再起動さ
れる。However, when an abnormality such as a runaway occurs in the CPU 1, the counter clear signal CL is not output from the CPU 1, so that the counter circuit 2 overflows the count value and outputs the reset signal RS. The reset signal RS is input to the reset input terminal IRS of the CPU 1 and resets the CPU 1 to stop the operation of the CPU 1. Thereafter, when the reset signal RS becomes L level and the reset state is released, the CPU 1 is automatically restarted.
【０００７】一般に、カウンタ回路２は、オーバーフロ
ーしてリセット信号ＲＳを出力しているときに、再度、
カウンタクリア信号ＣＬまたは基準クロック信号ＣＫが
入力されると、リセット状態が解除されて、その後はリ
セット信号ＲＳを出力しないようになっている。すなわ
ち、リセット信号ＲＳは、クリア入力端子ＩＣＬにカウ
ンタクリア信号ＣＬが入力されれば直ちにＬレベルとな
り、また、クロック計数端子ＣＣＫに基準クロック信号
ＣＫが入力されれば、カウンタ値が所定計数値に達した
時点（所定時間後）でＬレベルとなる。Generally, when the counter circuit 2 overflows and outputs the reset signal RS, the counter circuit 2
When the counter clear signal CL or the reference clock signal CK is input, the reset state is released, and thereafter, the reset signal RS is not output. That is, the reset signal RS immediately goes to the L level when the counter clear signal CL is input to the clear input terminal ICL, and when the reference clock signal CK is input to the clock count terminal CCK, the counter value becomes the predetermined count value. When it reaches (after a predetermined time), it becomes L level.
【０００８】ところで、カウンタ回路２内では通常の分
周回路が使用されており、このような分周回路に適用さ
れる基準クロック信号ＣＫの周波数は、数ｋＨｚ程度以
下に制限される。したがって、このような低周波数の基
準クロック信号ＣＫで動作するＣＰＵ１は処理速度が遅
くなり、また、このようなＣＰＵ１を用いる装置の処理
能力は、低く制限されることになる。Incidentally, a normal frequency dividing circuit is used in the counter circuit 2, and the frequency of the reference clock signal CK applied to such a frequency dividing circuit is limited to about several kHz or less. Therefore, the processing speed of the CPU 1 operating with such a low-frequency reference clock signal CK is slow, and the processing capability of an apparatus using such a CPU 1 is limited to a low level.
【０００９】また、この問題を解決するために、たとえ
ば基準クロック信号ＣＫの周波数を数ＭＨｚ〜数１０Ｍ
Ｈｚに高く設定したとすると、カウンタ回路２内に高周
波数対応の特別の分周回路を設置する必要があり、カウ
ンタ回路２が高価になってしまう。In order to solve this problem, for example, the frequency of the reference clock signal CK is set to several MHz to several tens M
If the frequency is set high, it is necessary to provide a special frequency dividing circuit corresponding to a high frequency in the counter circuit 2, and the counter circuit 2 becomes expensive.
【００１０】[0010]
【発明が解決しようとする課題】従来のＣＰＵ暴走検出
回路は以上のように、クロック発振器３からの基準クロ
ック信号ＣＫをカウンタ回路２に直接入力して、カウン
タ回路２内の通常の分周回路を使用して分周カウントし
ているため、基準クロック信号ＣＫの周波数が数ｋＨｚ
程度に制限されてＣＰＵ１の処理速度が遅くなり、ＣＰ
Ｕ１を用いた装置の処理能力も低下するという問題点が
あった。As described above, the conventional CPU runaway detection circuit directly inputs the reference clock signal CK from the clock oscillator 3 to the counter circuit 2 and operates the normal frequency dividing circuit in the counter circuit 2 as described above. , The frequency of the reference clock signal CK is several kHz.
And the processing speed of the CPU 1 is reduced,
There is a problem that the processing capacity of the device using U1 is also reduced.
【００１１】また、基準クロック信号ＣＫの周波数を数
ＭＨｚ以上に高く設定すると、カウンタ回路２内に特別
の高周波数用分周回路を設置する必要があり、カウンタ
回路２そのものが高価となるという問題点があった。If the frequency of the reference clock signal CK is set higher than a few MHz, it is necessary to provide a special high-frequency dividing circuit in the counter circuit 2, and the counter circuit 2 itself becomes expensive. There was a point.
【００１２】この発明は、上記のような問題点を解決す
るためになされたもので、ＣＰＵの作動クロックとなる
基準クロック信号の周波数を高くしてＣＰＵの処理能力
を向上させるとともに、カウンタ回路内の分周回路を通
常の分周回路で構成し、コストアップを招くことなくＣ
ＰＵの暴走検出およびリセットを行うことのできるＣＰ
Ｕ暴走検出回路を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. The frequency of a reference clock signal serving as an operation clock of a CPU is increased to improve the processing performance of the CPU and to improve the performance of the counter circuit. Is composed of a normal frequency dividing circuit, and C is reduced without increasing the cost.
CP that can detect runaway of PU and reset
It is intended to obtain a U runaway detection circuit.
【００１３】[0013]
【課題を解決するための手段】この発明の請求項１に係
るＣＰＵ暴走検出回路は、ＣＰＵに並設されて基準クロ
ック信号を生成するクロック発振器と、ＣＰＵに内蔵さ
れ、基準クロック信号を分周して分周クロック信号およ
び分周クロック信号よりも周期の長いカウンタクリア信
号をプログラム出力する分周手段と、分周クロック信号
を計数し、所定計数値以内にカウンタクリア信号が入力
されない場合に、オーバーフローによるリセット信号を
ＣＰＵに出力するカウンタ回路と、リセット信号に応答
して、基準クロック信号をカウンタ回路のクロック計数
端子に入力するスイッチ手段とを設けたものである。According to a first aspect of the present invention, there is provided a CPU runaway detection circuit which is provided in parallel with a CPU to generate a reference clock signal, and which is incorporated in the CPU and divides the reference clock signal. A frequency dividing means for program-outputting a frequency-divided clock signal and a counter clear signal having a longer cycle than the frequency-divided clock signal, and counting the frequency-divided clock signal, and when the counter clear signal is not input within a predetermined count value, A counter circuit for outputting a reset signal to the CPU due to an overflow, and switch means for inputting a reference clock signal to a clock counting terminal of the counter circuit in response to the reset signal are provided.
【００１４】また、この発明の請求項２に係るＣＰＵ暴
走検出回路は、ＣＰＵに並設されて基準クロック信号を
生成するクロック発振器と、ＣＰＵに内蔵され、基準ク
ロック信号を分周して分周クロック信号および分周クロ
ック信号よりも周期の長いカウンタクリア信号をプログ
ラム出力する分周手段と、分周クロック信号を計数し、
所定計数値以内にカウンタクリア信号が入力されない場
合に、オーバーフローによるリセット信号をＣＰＵに出
力するカウンタ回路と、リセット信号に応答して、基準
クロック信号をカウンタ回路のクリア入力端子に入力す
るスイッチ手段とを設けたものである。A CPU runaway detection circuit according to a second aspect of the present invention is provided with a clock oscillator that is provided in parallel with the CPU to generate a reference clock signal, and is built in the CPU to divide the frequency of the reference clock signal and divide the frequency. Frequency dividing means for program-outputting a counter clear signal having a longer cycle than the clock signal and the frequency-divided clock signal, and counting the frequency-divided clock signal;
A counter circuit for outputting a reset signal due to overflow to the CPU when a counter clear signal is not input within a predetermined count value; and switch means for inputting a reference clock signal to a clear input terminal of the counter circuit in response to the reset signal. Is provided.
【００１５】また、この発明の請求項３に係るＣＰＵ暴
走検出回路は、請求項２において、クロック発振器のク
ロック出力端子とカウンタ回路のクリア入力端子との間
に遅延回路を挿入したものである。Further, in the CPU runaway detecting circuit according to claim 3 of the present invention, in claim 2, a delay circuit is inserted between the clock output terminal of the clock oscillator and the clear input terminal of the counter circuit.
【００１６】また、この発明の請求項４に係るＣＰＵ暴
走検出回路は、ＣＰＵに並設されて基準クロック信号を
生成するクロック発振器と、ＣＰＵに内蔵され、基準ク
ロック信号を分周して分周クロック信号および分周クロ
ック信号よりも周期の長いカウンタクリア信号をプログ
ラム出力する分周手段と、分周クロック信号を計数し、
所定計数値以内にカウンタクリア信号が入力されない場
合に、オーバーフローによるリセット信号をＣＰＵに出
力するカウンタ回路と、リセット信号に応答して、一定
時間だけ遅延されたパルス信号をカウンタ回路のクリア
入力端子に入力するワンショットマルチバイブレータと
を設けたものである。A CPU runaway detection circuit according to a fourth aspect of the present invention is provided with a clock oscillator that is provided in parallel with the CPU to generate a reference clock signal, and is built in the CPU to divide the frequency of the reference clock signal. Frequency dividing means for program-outputting a counter clear signal having a longer cycle than the clock signal and the frequency-divided clock signal, and counting the frequency-divided clock signal;
When a counter clear signal is not input within a predetermined count value, a counter circuit that outputs a reset signal due to an overflow to the CPU, and a pulse signal delayed by a certain time in response to the reset signal to a clear input terminal of the counter circuit. A one-shot multivibrator for inputting is provided.
【００１７】[0017]
【作用】この発明の請求項１においては、ＣＰＵ暴走時
にカウンタ回路から出力されるリセット信号がスイッチ
手段をオンさせ、基準クロック信号をカウンタ回路のク
ロック計数端子に入力させる。これにより、カウンタ回
路のリセット信号を解除してＣＰＵを再起動する。According to the first aspect of the present invention, a reset signal output from the counter circuit at the time of CPU runaway turns on the switch means, and the reference clock signal is input to the clock counting terminal of the counter circuit. As a result, the reset signal of the counter circuit is released and the CPU is restarted.
【００１８】また、この発明の請求項２においては、Ｃ
ＰＵ暴走時にカウンタ回路から出力されるリセット信号
がスイッチ手段をオンさせ、基準クロック信号をカウン
タ回路のクリア入力端子に入力させる。これにより、カ
ウンタ回路のリセット信号を解除してＣＰＵを再起動す
る。Further, in claim 2 of the present invention,
The reset signal output from the counter circuit at the time of the PU runaway turns on the switch means, and the reference clock signal is input to the clear input terminal of the counter circuit. As a result, the reset signal of the counter circuit is released and the CPU is restarted.
【００１９】また、この発明の請求項３においては、ク
ロック発振器のクロック出力端子とカウンタ回路のクリ
ア入力端子との間に介在された遅延回路により、ＣＰＵ
のリセット時間を長くし、ＣＰＵの再起動を安定化させ
る。In a third aspect of the present invention, the CPU is provided with a delay circuit interposed between the clock output terminal of the clock oscillator and the clear input terminal of the counter circuit.
Is reset, and the restart of the CPU is stabilized.
【００２０】また、この発明の請求項４においては、Ｃ
ＰＵ暴走時にカウンタ回路から出力されるリセット信号
がワンショットマルチバイブレータを起動し、ワンショ
ットマルチバイブレータからのパルス信号をカウンタ回
路のクリア入力端子に入力させる。これにより、簡単な
構成でカウンタ回路のリセット信号を解除してＣＰＵを
再起動する。Further, in claim 4 of the present invention, C
A reset signal output from the counter circuit at the time of PU runaway activates the one-shot multivibrator, and a pulse signal from the one-shot multivibrator is input to the clear input terminal of the counter circuit. Thus, the reset signal of the counter circuit is released with a simple configuration, and the CPU is restarted.
【００２１】[0021]
実施例１．以下、この発明の実施例１を図について説明
する。図１はこの発明の実施例１を示す構成図であり、
２、３、ＰＣＫ、ＣＫ、ＣＣＫ、ＰＣＬ、ＣＬ、ＩＣ
Ｌ、ＰＲＳ、ＲＳおよびＩＲＳは前述と同様のものであ
る。また、１０は前述のＣＰＵ１に対応している。Embodiment 1 FIG. Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram showing a first embodiment of the present invention.
2, 3, PCK, CK, CCK, PCL, CL, IC
L, PRS, RS and IRS are the same as described above. Reference numeral 10 corresponds to the CPU 1 described above.
【００２２】この場合、クロック発振器３は、ＣＰＵ１
０に並設され、作動クロックをＣＰＵ１０に与えてい
る。また、ＣＰＵ１０は、クロック発振器３に接続され
た発振出力端子ＸＯＵＴおよび発振入力端子ＸＩＮを有
するとともに、自己の作動クロック（基準クロック信号
ＣＫ）を分周して分周クロック信号ＤＫおよびカウンタ
クリア信号ＣＬ（分周クロック信号ＤＫよりも周期が長
い）をプログラム出力する分周手段を内蔵しており、分
周クロック出力端子ＰＤＫを有している。In this case, the clock oscillator 3 is connected to the CPU 1
0, and provides an operation clock to the CPU 10. Further, the CPU 10 has an oscillation output terminal XOUT and an oscillation input terminal XIN connected to the clock oscillator 3, and also divides its own operation clock (reference clock signal CK) to divide the clock signal DK and the counter clear signal CL. A frequency dividing means for outputting a program (having a longer period than the frequency of the frequency-divided clock signal DK) is provided, and a frequency-divided clock output terminal PDK is provided.
【００２３】近年、分周クロック信号ＤＫを生成するこ
とのできるＣＰＵ１０は、比較的簡単に入手することが
できる。また、クロック発振器３としては、水晶発振器
またはセラミック発振器が用いられ、数１０ＭＨｚの基
準クロック信号ＣＫをシステムクロックおよびＣＰＵ作
動クロックとして出力するようになっている。In recent years, the CPU 10 capable of generating the frequency-divided clock signal DK can be obtained relatively easily. Further, a crystal oscillator or a ceramic oscillator is used as the clock oscillator 3, and outputs a reference clock signal CK of several tens of MHz as a system clock and a CPU operation clock.
【００２４】カウンタ回路２は、クロック計数端子ＣＣ
Ｋから入力される分周クロック信号ＤＫを計数（分周）
し、所定計数値以内にカウンタクリア信号ＣＬが入力さ
れない場合に、オーバーフローによるリセット信号ＲＳ
をＣＰＵ１０に出力するようになっている。The counter circuit 2 has a clock counting terminal CC
Counts the divided clock signal DK input from K (divides)
If the counter clear signal CL is not input within the predetermined count value, the reset signal RS
Is output to the CPU 10.
【００２５】Ｘはクロック発振器３内に設けられた水
晶、Ｃ１およびＣ２は水晶Ｘの両各一端とグランドとの
間に挿入されたコンデンサである。１４は基準クロック
信号ＣＫ（システムクロック）の波形を整形する波形整
形回路であり、クロック発振器３のクロック出力端子Ｐ
ＣＫに接続されている。波形整形回路１４は、基準クロ
ック信号ＣＫが微小出力の正弦波に近い波形であること
から各種回路信号として用いるには無理があるので、基
準クロック信号ＣＫの波形を矩形にするとともに信号レ
ベルを増幅するようになっている。X is a crystal provided in the clock oscillator 3, and C1 and C2 are capacitors inserted between both ends of the crystal X and the ground. Reference numeral 14 denotes a waveform shaping circuit for shaping the waveform of the reference clock signal CK (system clock).
Connected to CK. The waveform shaping circuit 14 makes it impossible to use the reference clock signal CK as various circuit signals because it has a waveform close to a minute output sine wave. Therefore, the waveform of the reference clock signal CK is made rectangular and the signal level is amplified. It is supposed to.
【００２６】１５は波形整形回路１４の出力端子に接続
されたスイッチ手段としてのアナログスイッチであり、
カウンタ回路２からのリセット信号ＲＳに応答して、波
形接続された基準クロック信号ＣＫをカウンタ回路のク
ロック計数端子ＣＣＫに入力するようになっている。ア
ナログスイッチ１５は、一端が電源に接続され、他端が
抵抗器Ｒ１を介して波形整形回路１４の出力端子に接続
され、オンオフ制御用のトリガ端子にリセット信号ＲＳ
が入力されるようになっている。Reference numeral 15 denotes an analog switch as switch means connected to the output terminal of the waveform shaping circuit 14.
In response to a reset signal RS from the counter circuit 2, a reference clock signal CK whose waveform is connected is input to a clock counting terminal CCK of the counter circuit. The analog switch 15 has one end connected to the power supply, the other end connected to the output terminal of the waveform shaping circuit 14 via the resistor R1, and the reset signal RS to the trigger terminal for on / off control.
Is entered.
【００２７】１６はアナログスイッチ１５とクロック計
数端子ＣＣＫとの間に挿入されたオア回路であり、リセ
ット信号ＲＳをトリガとして波形整形された基準クロッ
ク信号ＣＫをカウンタ回路２のクロック計数端子ＣＣＫ
に入力している。オア回路１６の他方の入力端子には、
ＣＰＵ１０からの分周クロック信号ＤＫが入力されてお
り、オア回路１６は、基準クロック信号ＣＫおよび分周
クロック信号ＤＫを、オア条件でカウンタ回路２のクロ
ック計数端子ＣＣＫに入力するようになっている。Reference numeral 16 denotes an OR circuit inserted between the analog switch 15 and the clock counting terminal CCK. The OR circuit 16 receives the reference clock signal CK whose waveform has been shaped by the reset signal RS as a trigger, and outputs the reference clock signal CK of the counter circuit 2 to the clock counting terminal CCK.
Is being entered. The other input terminal of the OR circuit 16 includes:
The divided clock signal DK from the CPU 10 is input, and the OR circuit 16 inputs the reference clock signal CK and the divided clock signal DK to the clock counting terminal CCK of the counter circuit 2 under the OR condition. .
【００２８】Ｒ２は分周クロック信号ＤＫのラインとグ
ランドとの間に挿入された抵抗器、Ｒ３は基準クロック
信号ＣＫのラインとグランドとの間に挿入された抵抗器
である。R2 is a resistor inserted between the line of the divided clock signal DK and the ground, and R3 is a resistor inserted between the line of the reference clock signal CK and the ground.
【００２９】１７はリセット出力端子ＰＲＳとリセット
入力端子ＩＲＳおよびアナログスイッチ１５との間に挿
入されたオア回路、１８は電源とオア回路１７の他方の
入力端子との間に挿入されたパワーオンリセット回路で
ある。オア回路１７は、カウンタ回路２からのリセット
信号ＲＳおよびパワーオンリセット回路１８からの出力
信号を、オア条件でＣＰＵ１０のリセット入力端子ＩＲ
Ｓに入力するとともに、アナログスイッチ１５に対する
トリガ信号として入力するようになっている。Reference numeral 17 denotes an OR circuit inserted between the reset output terminal PRS and the reset input terminal IRS and the analog switch 15, and reference numeral 18 denotes a power-on reset inserted between the power supply and the other input terminal of the OR circuit 17. Circuit. The OR circuit 17 outputs the reset signal RS from the counter circuit 2 and the output signal from the power-on reset circuit 18 under the OR condition to the reset input terminal IR of the CPU 10.
The signal is input to S and is input as a trigger signal to the analog switch 15.
【００３０】次に、図２を参照しながら、この発明の実
施例１の動作について説明する。図２は図１内の各主要
信号の時間変化を示す波形図である。まず、ＣＰＵ１０
が正常動作している場合、分周クロック信号ＤＫおよび
カウンタクリア信号ＣＬは、ともに所定周期でカウンタ
回路２に入力されている。このとき、前述と同様にカウ
ンタクリア信号ＣＬの出力周期ＴＣＬがカウンタ回路２
のオーバーフロー周期ＴＲＳよりも短く設定されている
ので、カウンタ回路２からリセット信号ＲＳが出力され
ることはない。Next, the operation of the first embodiment of the present invention will be described with reference to FIG. FIG. 2 is a waveform diagram showing a time change of each main signal in FIG. First, the CPU 10
Is operating normally, the divided clock signal DK and the counter clear signal CL are both input to the counter circuit 2 at a predetermined cycle. At this time, the output cycle TCL of the counter clear signal CL is set to the
, The counter circuit 2 does not output the reset signal RS.
【００３１】一方、ＣＰＵ１０に異常が発生した場合に
は、ＣＰＵ１０内の動作プログラムにしたがって生成さ
れるカウンタクリア信号ＣＬは、図２内の破線で示すよ
うに出力を停止する。しかし、ＣＰＵ１０内の動作プロ
グラムには依存せずに回路素子の電気的作動に依存する
分周クロック信号ＤＫは、ＣＰＵ１０の暴走発生後も出
力状態を継続する。On the other hand, when an abnormality occurs in the CPU 10, the output of the counter clear signal CL generated according to the operation program in the CPU 10 is stopped as shown by the broken line in FIG. However, the frequency-divided clock signal DK, which does not depend on the operation program in the CPU 10 but depends on the electrical operation of the circuit element, keeps its output state even after the runaway of the CPU 10.
【００３２】したがって、カウンタ回路２は、カウンタ
クリア信号ＣＬでクリアされることなく分周クロック信
号ＤＫを計数し続け、所定計数値に達した時点でオーバ
ーフローによるリセット信号ＲＳを出力する。リセット
信号ＲＳは、ＣＰＵ１０をリセットするとともに、オア
回路１７を介してアナログスイッチ１５をオンさせ、波
形整形された基準クロック信号ＣＫをオア回路１６を介
してカウンタ回路２に入力する。Therefore, the counter circuit 2 continues to count the frequency-divided clock signal DK without being cleared by the counter clear signal CL, and outputs a reset signal RS due to overflow when the count value reaches a predetermined count value. The reset signal RS resets the CPU 10, turns on the analog switch 15 via the OR circuit 17, and inputs the waveform-shaped reference clock signal CK to the counter circuit 2 via the OR circuit 16.
【００３３】カウンタ回路２は、リセット信号ＲＳの出
力後に、クロック計数端子ＣＣＫに基準クロック信号Ｃ
Ｋが入力されると、カウンタ計数値が所定計数値に達し
た時点でリセット信号ＲＳをＬレベルとし、ＣＰＵ１０
のリセット状態を解除する。このとき、クロック計数端
子ＣＣＫには、高周波数の基準クロック信号ＣＫが入力
されているので、リセット信号ＲＳの生成から解除され
るまでの時間は、通常動作中の分周クロック信号ＤＫに
よるオーバーフロー時間よりも短い。After outputting the reset signal RS, the counter circuit 2 supplies the reference clock signal C to the clock counting terminal CCK.
When K is input, the reset signal RS is set to L level when the counter count value reaches the predetermined count value, and the CPU 10
Release the reset state of. At this time, since the high-frequency reference clock signal CK is input to the clock counting terminal CCK, the time from generation of the reset signal RS to release thereof is equal to the overflow time due to the frequency-divided clock signal DK during normal operation. Shorter than.
【００３４】こうして、リセット信号ＲＳが解除される
ことにより、ＣＰＵ１０は、再起動して、カウンタクリ
ア信号ＣＬをカウンタ回路２へ出力し始める。このと
き、リセット信号ＲＳの解除と同時にアナログスイッチ
１５がオフとなるので、基準クロック信号ＣＫのカウン
タ回路２への入力が停止し、ＣＰＵ１０は完全に復帰し
て正常動作に移行することができる。When the reset signal RS is released, the CPU 10 restarts and starts outputting the counter clear signal CL to the counter circuit 2. At this time, the analog switch 15 is turned off at the same time as the reset signal RS is released, so that the input of the reference clock signal CK to the counter circuit 2 is stopped, and the CPU 10 can be completely recovered and shift to the normal operation.
【００３５】このように、動作周波数の低い通常の分周
回路を内蔵したカウンタ回路２を用いて、ＣＰＵ１０の
暴走を検出してリセットするとともに、自動的にリセッ
ト状態を解除することができる。また、ＣＰＵ１０の作
動クロックとなる基準クロック信号ＣＫは、数ＭＨｚの
高周波数のものを用いることができ、処理能力の低下を
もたらすこともない。As described above, the runaway of the CPU 10 can be detected and reset by using the counter circuit 2 having a built-in ordinary frequency divider having a low operating frequency, and the reset state can be automatically canceled. Further, the reference clock signal CK serving as the operation clock of the CPU 10 can use a high frequency signal of several MHz, and does not cause a reduction in processing performance.
【００３６】実施例２．なお、上記実施例１では、ＣＰ
Ｕ１０の暴走時に発生するリセット信号ＲＳを解除する
ために、基準クロック信号ＣＫをカウンタ２のクロック
計数端子ＣＣＫに入力したが、クリア入力端子ＩＣＬに
入力してもよい。Embodiment 2 FIG. In the first embodiment, the CP
Although the reference clock signal CK is input to the clock counting terminal CCK of the counter 2 in order to release the reset signal RS generated when U10 runs away, it may be input to the clear input terminal ICL.
【００３７】図３はクリア入力端子ＩＣＬからリセット
解除するようにしたこの発明の実施例２を示す構成図で
あり、２、３、１０、１４、１５、１７、１８、ＸＯＵ
Ｔ、ＸＩＮ、Ｘ、Ｃ１、Ｃ２、ＰＣＫ、ＣＫ、Ｒ１〜Ｒ
３、ＰＤＫ、ＤＫ、ＣＣＫ、ＰＣＬ、ＩＣＬ、ＰＲＳ、
ＲＳおよびＩＲＳは、前述と同様のものである。FIG. 3 is a block diagram showing a second embodiment of the present invention in which a reset is released from the clear input terminal ICL, and 2, 3, 10, 14, 15, 17, 18, XOU
T, XIN, X, C1, C2, PCK, CK, R1-R
3, PDK, DK, CCK, PCL, ICL, PRS,
RS and IRS are the same as described above.
【００３８】１９はアナログスイッチ１５とクリア入力
端子ＩＣＬとの間に挿入されたオア回路であり、リセッ
ト信号ＲＳをトリガとして波形整形された基準クロック
信号ＣＫをカウンタ回路２のクリア入力端子ＩＣＬに入
力している。オア回路１９の他方の入力端子には、ＣＰ
Ｕ１０からのカウンタクリア信号ＣＬが入力されてい
る。これにより、オア回路１９は、基準クロック信号Ｃ
Ｋおよびカウンタクリア信号ＣＬをオア条件でカウンタ
回路２のクリア入力端子ＩＣＬに入力するようになって
いる。Reference numeral 19 denotes an OR circuit inserted between the analog switch 15 and the clear input terminal ICL. The OR circuit 19 inputs a reference clock signal CK whose waveform has been shaped using the reset signal RS as a trigger to the clear input terminal ICL of the counter circuit 2. are doing. The other input terminal of the OR circuit 19 has CP
The counter clear signal CL from U10 is input. As a result, the OR circuit 19 outputs the reference clock signal C
K and the counter clear signal CL are input to the clear input terminal ICL of the counter circuit 2 under the OR condition.
【００３９】次に、図４の波形図を参照しながら、この
発明の実施例２の動作について説明する。まず、ＣＰＵ
１０の暴走時にカウンタクリア信号ＣＬが停止して、カ
ウンタ回路２からリセット信号ＲＳが出力されるまでは
前述と同様である。Next, the operation of the second embodiment of the present invention will be described with reference to the waveform diagram of FIG. First, CPU
The operation is the same as described above until the counter clear signal CL is stopped at the time of runaway of 10 and the reset signal RS is output from the counter circuit 2.
【００４０】このとき、オア回路１７を介して分岐され
たリセット信号ＲＳは、アナログスイッチ１５をオンさ
せ、波形整形された基準クロック信号ＣＫをカウンタ回
路２のクリア入力端子ＩＣＬに入力させる。これによ
り、カウンタ回路２は直ちにリセット解除され、同時
に、ＣＰＵ１０は再起動されて正常動作に移行する。At this time, the reset signal RS branched via the OR circuit 17 turns on the analog switch 15 and inputs the waveform-shaped reference clock signal CK to the clear input terminal ICL of the counter circuit 2. As a result, the reset of the counter circuit 2 is immediately released, and at the same time, the CPU 10 is restarted and shifts to a normal operation.
【００４１】実施例３．なお、上記実施例２では、数１
０ＭＨｚの基準クロック信号ＣＫをクリア入力端子ＩＣ
Ｌに入力しているため、リセット信号ＲＳが発生してか
ら解除されるまでの時間が非常に短く、ＣＰＵ１０の再
起動が不安定になるおそれがある。そこで、アナログス
イッチ１５がオン動作してから、基準クロック信号ＣＫ
がクリア入力端子ＩＣＬに入力されるまでの時間を長く
設定してもよい。Embodiment 3 FIG. Note that, in the above-described second embodiment, Equation 1
Clear 0MHz reference clock signal CK Input terminal IC
Since the signal is input to L, the time from when the reset signal RS is generated to when it is released may be very short, and the restart of the CPU 10 may become unstable. Therefore, after the analog switch 15 is turned on, the reference clock signal CK
May be set long until the signal is input to the clear input terminal ICL.
【００４２】図５はＣＰＵ１０のリセット解除までの時
間を長く設定したこの発明の実施例３を示す構成図であ
り、２０はアナログスイッチ１５とオア回路１９の入力
端子との間に挿入された遅延回路である。図５の構成に
おいて、遅延回路２０を挿入したこと以外は、図３と同
一である。また、図６の波形図において、τは遅延回路
２０により設定される所定の遅延時間である。FIG. 5 is a block diagram showing a third embodiment of the present invention in which the time until the reset release of the CPU 10 is set long. Reference numeral 20 denotes a delay inserted between the analog switch 15 and the input terminal of the OR circuit 19. Circuit. 5 is the same as FIG. 3 except that a delay circuit 20 is inserted. In the waveform diagram of FIG. 6, τ is a predetermined delay time set by the delay circuit 20.
【００４３】この場合、遅延回路２０は、アナログスイ
ッチ１５がオンになると、基準クロック信号ＣＫを一定
時間τ（図６参照）だけ遅延させた後、オア回路１９を
介してカウンタ回路２のクリア入力端子ＩＣＬに入力す
る。これにより、リセット信号ＲＳがアナログスイッチ
１５をオンにしても、一定時間τだけ遅延後にリセット
解除されるので、所定時間τにわたってＣＰＵ１０にリ
セット信号ＲＳが印加され、ＣＰＵ１０の再起動を安定
化させることができる。In this case, when the analog switch 15 is turned on, the delay circuit 20 delays the reference clock signal CK by a fixed time τ (see FIG. 6), and then inputs the clear input of the counter circuit 2 via the OR circuit 19. Input to terminal ICL. As a result, even when the reset signal RS turns on the analog switch 15, the reset is released after a delay of a predetermined time τ. Therefore, the reset signal RS is applied to the CPU 10 for a predetermined time τ to stabilize the restart of the CPU 10. Can be.
【００４４】実施例４．なお、上記実施例３では、リセ
ット解除後のＣＰＵ１０の再起動を安定化するために遅
延回路２０を用いたが、ワンショットマルチバイブレー
タを用いてもよい。Embodiment 4 FIG. In the third embodiment, the delay circuit 20 is used to stabilize the restart of the CPU 10 after the reset is released. However, a one-shot multivibrator may be used.
【００４５】図７はワンショットマルチバイブレータを
用いたこの発明の実施例４を示す構成図であり、２１は
リセット信号ＲＳに応答して一定時間τだけ遅延された
パルス信号ＰＬをカウンタ回路２のクリア入力端子ＩＣ
Ｌに入力するワンショットマルチバイブレータである。
また、図８の波形図において、τはワンショットマルチ
バイブレータ２１により遅延された前述と同様の一定時
間である。FIG. 7 is a block diagram showing a fourth embodiment of the present invention using a one-shot multivibrator. Numeral 21 designates a pulse signal PL delayed by a predetermined time τ in response to a reset signal RS. Clear input terminal IC
This is a one-shot multivibrator input to L.
In the waveform diagram of FIG. 8, τ is a fixed time similar to the above, which is delayed by the one-shot multivibrator 21.
【００４６】ワンショットマルチバイブレータ２１は、
リセット信号ＲＳの発生から一定時間τだけ遅延された
パルス信号ＰＬを、オア回路１９を介してカウンタ回路
２のクリア入力端子ＩＣＬに入力するようになってい
る。The one-shot multivibrator 21
The pulse signal PL delayed by a certain time τ from the generation of the reset signal RS is input to the clear input terminal ICL of the counter circuit 2 via the OR circuit 19.
【００４７】図７の構成において、波形整形回路１４、
アナログスイッチ１５および遅延回路２０に代えて、ワ
ンショットマルチバイブレータ２１を挿入したこと以外
は、図５と同一である。したがって、ＣＰＵ１０に並設
されたクロック発振器３の基準クロック信号ＣＫを使用
する必要はなく、構成が簡略化される。In the configuration of FIG. 7, the waveform shaping circuit 14,
This is the same as FIG. 5 except that a one-shot multivibrator 21 is inserted instead of the analog switch 15 and the delay circuit 20. Therefore, there is no need to use the reference clock signal CK of the clock oscillator 3 provided in parallel with the CPU 10, and the configuration is simplified.
【００４８】この場合も、ＣＰＵ１０の暴走時にカウン
タクリア信号ＣＬが停止して、カウンタ回路２からリセ
ット信号ＲＳが出力されるまでは前述と同様である。リ
セット信号ＲＳが発生すると、これに応答して、一定時
間τ経過後に、ワンショットマルチバイブレータ２１か
らパルス信号ＰＬが出力される。In this case, the same operation as described above is performed until the counter clear signal CL stops when the CPU 10 runs out of control and the reset signal RS is output from the counter circuit 2. When the reset signal RS is generated, the pulse signal PL is output from the one-shot multivibrator 21 after a lapse of a predetermined time τ.
【００４９】パルス信号ＰＬは、オア回路１９を介し
て、カウンタ回路２のクリア入力端子ＩＣＬに入力さ
れ、カウンタ回路２からのリセット信号ＲＳをＬレベル
にする。これにより、ＣＰＵ１０は、リセット状態が解
除され、再起動されて正常動作に移行する。The pulse signal PL is input to the clear input terminal ICL of the counter circuit 2 via the OR circuit 19, and changes the reset signal RS from the counter circuit 2 to L level. As a result, the CPU 10 is released from the reset state, is restarted, and shifts to a normal operation.
【００５０】[0050]
【発明の効果】以上のようにこの発明の請求項１によれ
ば、ＣＰＵに並設されて基準クロック信号を生成するク
ロック発振器と、ＣＰＵに内蔵され、基準クロック信号
を分周して分周クロック信号および分周クロック信号よ
りも周期の長いカウンタクリア信号をプログラム出力す
る分周手段と、分周クロック信号を計数し、所定計数値
以内にカウンタクリア信号が入力されない場合に、オー
バーフローによるリセット信号をＣＰＵに出力するカウ
ンタ回路と、リセット信号に応答して、基準クロック信
号をカウンタ回路のクロック計数端子に入力するスイッ
チ手段とを設け、カウンタ回路に対する計数クロックを
ＣＰＵ内の分周手段で生成するとともに、ＣＰＵ暴走時
に発生するリセット信号を用いてスイッチ手段をオンさ
せ、基準クロック信号によりリセット解除してＣＰＵを
再起動するようにしたので、ＣＰＵの作動クロック周波
数を高くしてＣＰＵの処理能力を向上させ、且つコスト
アップを招くことなくＣＰＵの暴走検出およびリセット
を行うことのできるＣＰＵ暴走検出回路が得られる効果
がある。As described above, according to the first aspect of the present invention, a clock oscillator is provided in parallel with a CPU to generate a reference clock signal, and is built in the CPU to divide the frequency of the reference clock signal. Frequency dividing means for program-outputting a counter clear signal having a longer cycle than the clock signal and the frequency-divided clock signal; and a reset signal due to overflow when the frequency-divided clock signal is counted and the counter clear signal is not input within a predetermined count value. And a switch means for inputting a reference clock signal to a clock counting terminal of the counter circuit in response to the reset signal, and a counting clock for the counter circuit is generated by a frequency dividing means in the CPU. At the same time, the switch means is turned on using a reset signal generated when the CPU Signal, the CPU is restarted and the CPU is restarted, so that the operating clock frequency of the CPU is increased to improve the processing capability of the CPU, and that the runaway detection and reset of the CPU can be performed without increasing the cost. There is an effect that a CPU runaway detection circuit that can be obtained is obtained.
【００５１】また、この発明の請求項２によれば、ＣＰ
Ｕに並設されて基準クロック信号を生成するクロック発
振器と、ＣＰＵに内蔵され、基準クロック信号を分周し
て分周クロック信号および分周クロック信号よりも周期
の長いカウンタクリア信号をプログラム出力する分周手
段と、分周クロック信号を計数し、所定計数値以内にカ
ウンタクリア信号が入力されない場合に、オーバーフロ
ーによるリセット信号をＣＰＵに出力するカウンタ回路
と、リセット信号に応答して、基準クロック信号をカウ
ンタ回路のクリア入力端子に入力するスイッチ手段とを
設け、カウンタ回路に対する計数クロックをＣＰＵ内の
分周手段で生成するとともに、ＣＰＵ暴走時に発生する
リセット信号を用いてスイッチ手段をオンさせ、基準ク
ロック信号によりリセット解除してＣＰＵを再起動する
ようにしたので、ＣＰＵの作動クロック周波数を高くし
てＣＰＵの処理能力を向上させ、且つコストアップを招
くことなくＣＰＵの暴走検出およびリセットを行うこと
のできるＣＰＵ暴走検出回路が得られる効果がある。According to the second aspect of the present invention, the CP
A clock oscillator that is provided in parallel with U and generates a reference clock signal; and a CPU that is built in the CPU and divides the reference clock signal to output a divided clock signal and a counter clear signal having a longer cycle than the divided clock signal. Frequency dividing means, a divided clock signal, a counter circuit for outputting a reset signal to the CPU due to overflow when a counter clear signal is not input within a predetermined count value, and a reference clock signal in response to the reset signal. Switch means for inputting a clock signal to the clear input terminal of the counter circuit, a count clock for the counter circuit is generated by a frequency dividing means in the CPU, and the switch means is turned on using a reset signal generated when the CPU goes out of control. Since the reset was released by the clock signal and the CPU was restarted, By increasing the operating clock frequency of the PU to improve the processing capability of the CPU, and the effect of CPU runaway detection circuit is obtained capable of performing loop detection and reset of the CPU without increasing the cost.
【００５２】また、この発明の請求項３によれば、請求
項２において、クロック発振器のクロック出力端子とカ
ウンタ回路のクリア入力端子との間に遅延回路を挿入
し、ＣＰＵのリセット時間を一定時間だけ長く設定した
ので、ＣＰＵの再起動を安定化させたＣＰＵ暴走検出回
路が得られる効果がある。According to a third aspect of the present invention, in the second aspect, a delay circuit is inserted between the clock output terminal of the clock oscillator and the clear input terminal of the counter circuit, and the reset time of the CPU is set to a predetermined time. Since the length is set as long as possible, there is an effect that a CPU runaway detection circuit in which restart of the CPU is stabilized can be obtained.
【００５３】また、この発明の請求項４によれば、ＣＰ
Ｕに並設されて基準クロック信号を生成するクロック発
振器と、ＣＰＵに内蔵され、基準クロック信号を分周し
て分周クロック信号および分周クロック信号よりも周期
の長いカウンタクリア信号をプログラム出力する分周手
段と、分周クロック信号を計数し、所定計数値以内にカ
ウンタクリア信号が入力されない場合に、オーバーフロ
ーによるリセット信号をＣＰＵに出力するカウンタ回路
と、リセット信号に応答して、一定時間だけ遅延された
パルス信号をカウンタ回路のクリア入力端子に入力する
ワンショットマルチバイブレータとを設け、カウンタ回
路に対する計数クロックをＣＰＵ内の分周手段で生成す
るとともに、ＣＰＵ暴走時に発生するリセット信号に応
答したパルス信号によりリセット解除してＣＰＵを再起
動するようにしたので、ＣＰＵの作動クロック周波数を
高くしてＣＰＵの処理能力を向上させ、且つコストアッ
プを招くことなくＣＰＵの暴走検出およびリセットを行
うことのできるＣＰＵ暴走検出回路が得られる効果があ
る。Further, according to claim 4 of the present invention, the CP
A clock oscillator that is provided in parallel with U and generates a reference clock signal; and a CPU that is built in the CPU and divides the reference clock signal to output a divided clock signal and a counter clear signal having a longer cycle than the divided clock signal. Frequency dividing means, a frequency dividing clock signal, and a counter circuit for outputting a reset signal to the CPU due to overflow when a counter clear signal is not input within a predetermined count value; A one-shot multivibrator for inputting the delayed pulse signal to a clear input terminal of the counter circuit, generating a count clock for the counter circuit by a frequency dividing means in the CPU, and responding to a reset signal generated at the time of CPU runaway Canceled reset by pulse signal and restarted CPU In, by increasing the operation clock frequency of the CPU to improve the processing capability of the CPU, and the effect of CPU runaway detection circuit is obtained capable of performing loop detection and reset of the CPU without increasing the cost.
【図１】 この発明の実施例１を示す構成図である。FIG. 1 is a configuration diagram showing a first embodiment of the present invention.
【図２】 図１内の各主要信号の時間変化を示す波形図
である。FIG. 2 is a waveform diagram showing a time change of each main signal in FIG.
【図３】 この発明の実施例２を示す構成図である。FIG. 3 is a configuration diagram showing a second embodiment of the present invention.
【図４】 図３内の各主要信号の時間変化を示す波形図
である。FIG. 4 is a waveform chart showing a time change of each main signal in FIG.
【図５】 この発明の実施例３を示す構成図である。FIG. 5 is a configuration diagram showing a third embodiment of the present invention.
【図６】 図５内の各主要信号の時間変化を示す波形図
である。FIG. 6 is a waveform diagram showing a time change of each main signal in FIG.
【図７】 この発明の実施例４を示す構成図である。FIG. 7 is a configuration diagram showing a fourth embodiment of the present invention.
【図８】 図７内の各主要信号の時間変化を示す波形図
である。FIG. 8 is a waveform chart showing a time change of each main signal in FIG. 7;
【図９】 従来のＣＰＵ暴走検出回路を示すブロック図
である。FIG. 9 is a block diagram showing a conventional CPU runaway detection circuit.
２ カウンタ回路、３ クロック発振器、１０ ＣＰ
Ｕ、１４ 波形整形回路、１５ アナログスイッチ（ス
イッチ手段）、１６、１７、１９ オア回路、２０ 遅
延回路、２１ ワンショットマルチバイブレータ、ＣＫ
基準クロック信号、ＣＣＫ クロック計数端子、ＣＬ
カウンタクリア信号、ＤＫ 分周クロック信号、ＩＣ
Ｌ クリア入力端子、ＰＣＫ クロック出力端子、ＰＬ
パルス信号、ＲＳ リセット信号、τ 一定時間。2 counter circuit, 3 clock oscillator, 10 CP
U, 14 waveform shaping circuit, 15 analog switch (switch means), 16, 17, 19 OR circuit, 20 delay circuit, 21 one-shot multivibrator, CK
Reference clock signal, CCK clock counting terminal, CL
Counter clear signal, DK frequency-divided clock signal, IC
L Clear input terminal, PCK clock output terminal, PL
Pulse signal, RS reset signal, τ fixed time.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−4358（ＪＰ，Ａ) 特開 昭61−246866（ＪＰ，Ａ) 特開 昭61−296443（ＪＰ，Ａ) 特開 平１−149147（ＪＰ，Ａ) 特開 平２−120943（ＪＰ，Ａ) 特開 平５−53876（ＪＰ，Ａ) 特開 平７−56774（ＪＰ，Ａ) 特開 平５−12066（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/30 310 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-6-4358 (JP, A) JP-A-61-246866 (JP, A) JP-A-61-296443 (JP, A) JP-A-1- 149147 (JP, A) JP-A-2-120943 (JP, A) JP-A-5-53876 (JP, A) JP-A-7-56774 (JP, A) JP-A-5-12066 (JP, A) (58) Field surveyed (Int. Cl. 7 , DB name) G06F 11/30 310
Claims (4)
生成するクロック発振器と、 前記ＣＰＵに内蔵され、前記基準クロック信号を分周し
て分周クロック信号および前記分周クロック信号よりも
周期の長いカウンタクリア信号をプログラム出力する分
周手段と、 前記分周クロック信号を計数し、所定計数値以内に前記
カウンタクリア信号が入力されない場合に、オーバーフ
ローによるリセット信号を前記ＣＰＵに出力するカウン
タ回路と、 前記リセット信号に応答して、前記基準クロック信号を
前記カウンタ回路のクロック計数端子に入力するスイッ
チ手段とを備えたＣＰＵ暴走検出回路。A clock oscillator that is provided in parallel with a CPU and generates a reference clock signal; a clock oscillator that is built in the CPU and divides the reference clock signal to generate a divided clock signal and a cycle that is longer than the divided clock signal. Frequency dividing means for programmatically outputting a long counter clear signal; and a counter circuit for counting the frequency-divided clock signal and outputting a reset signal due to overflow to the CPU when the counter clear signal is not input within a predetermined count value. A switch run means for inputting the reference clock signal to a clock counting terminal of the counter circuit in response to the reset signal.
生成するクロック発振器と、 前記ＣＰＵに内蔵され、前記基準クロック信号を分周し
て分周クロック信号および前記分周クロック信号よりも
周期の長いカウンタクリア信号をプログラム出力する分
周手段と、 前記分周クロック信号を計数し、所定計数値以内に前記
カウンタクリア信号が入力されない場合に、オーバーフ
ローによるリセット信号を前記ＣＰＵに出力するカウン
タ回路と、 前記リセット信号に応答して、前記基準クロック信号を
前記カウンタ回路のクリア入力端子に入力するスイッチ
手段とを備えたＣＰＵ暴走検出回路。2. A clock oscillator which is provided in parallel with a CPU to generate a reference clock signal, wherein the clock oscillator is built in the CPU and divides the reference clock signal to generate a divided clock signal and a cycle which is longer than the divided clock signal. Frequency dividing means for programmatically outputting a long counter clear signal; and a counter circuit for counting the frequency-divided clock signal and outputting a reset signal due to overflow to the CPU when the counter clear signal is not input within a predetermined count value. A switch run means for inputting the reference clock signal to a clear input terminal of the counter circuit in response to the reset signal.
と前記カウンタ回路のクリア入力端子との間に遅延回路
を挿入したことを特徴とする請求項２に記載のＣＰＵ暴
走検出回路。3. The CPU runaway detection circuit according to claim 2, wherein a delay circuit is inserted between a clock output terminal of said clock oscillator and a clear input terminal of said counter circuit.
生成するクロック発振器と、 前記ＣＰＵに内蔵され、前記基準クロック信号を分周し
て分周クロック信号および前記分周クロック信号よりも
周期の長いカウンタクリア信号をプログラム出力する分
周手段と、 前記分周クロック信号を計数し、所定計数値以内に前記
カウンタクリア信号が入力されない場合に、オーバーフ
ローによるリセット信号を前記ＣＰＵに出力するカウン
タ回路と、 前記リセット信号に応答して、一定時間だけ遅延された
パルス信号を前記カウンタ回路のクリア入力端子に入力
するワンショットマルチバイブレータとを備えたＣＰＵ
暴走検出回路。4. A clock oscillator which is provided in parallel with a CPU to generate a reference clock signal, and which is built in the CPU and divides the reference clock signal to generate a divided clock signal and a cycle which is longer than the divided clock signal. Frequency dividing means for programmatically outputting a long counter clear signal; and a counter circuit for counting the frequency-divided clock signal and outputting a reset signal due to overflow to the CPU when the counter clear signal is not input within a predetermined count value. A one-shot multivibrator for inputting a pulse signal delayed by a predetermined time to a clear input terminal of the counter circuit in response to the reset signal;
Runaway detection circuit.
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|---|---|---|---|
| JP13808695A JP3159891B2 (en) | 1995-06-05 | 1995-06-05 | CPU runaway detection circuit |
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