JP3158000B2 - Bias circuit - Google Patents

Bias circuit

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JP3158000B2 JP32232794A JP32232794A JP3158000B2 JP 3158000 B2 JP3158000 B2 JP 3158000B2 JP 32232794 A JP32232794 A JP 32232794A JP 32232794 A JP32232794 A JP 32232794A JP 3158000 B2 JP3158000 B2 JP 3158000B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は小振幅信号を入出力する
バッファ回路等に使用されるバイアス回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias circuit used for a buffer circuit for inputting / outputting a small-amplitude signal.

【０００２】[0002]

【従来の技術】小振幅信号を入出力するバッファ回路
は、飽和領域でスイッチング動作を行うトランジスタに
より構成されるバッファ回路に比べて高速に信号の伝達
を行えるため、高速動作を必要とする各種電子回路に用
いられている。このようなバッファ回路は、信号入力側
トランジスタに閾値付近の電圧レベルの小振幅信号を入
力するとともに、信号出力側トランジスタより出力先回
路における入力側トランジスタの閾値付近の電圧レベル
の小振幅信号を出力する。2. Description of the Related Art A buffer circuit for inputting / outputting a small-amplitude signal can transmit signals at a higher speed than a buffer circuit including a transistor performing a switching operation in a saturation region. Used in circuits. Such a buffer circuit inputs a small-amplitude signal having a voltage level near the threshold to the signal input-side transistor and outputs a small-amplitude signal having a voltage level near the threshold of the input-side transistor in the output destination circuit from the signal output-side transistor. I do.

【０００３】図２は、このような小振幅信号を入出力す
るバッファ回路の従来技術を示した回路図である。この
バッファ回路は、トランジスタのＰＭＯＳ２−３および
ＰＭＯＳ２−４を備え、これらトランジスタはそれぞれ
ソースＳが電源電位Ｖccに接続され、ゲートＧが接地電
位Ｖssに接続されている。このように、ＰＭＯＳ２−３
およびＰＭＯＳ２−４はゲートＧが接地電位Ｖssに接続
されているため、ソースＳとドレインＤ間が常時導通状
態であり、ＰＭＯＳ２−３のドレインＤが接続されてい
るノード２−３、ＰＭＯＳ２−４のドレインＤが接続さ
れているノード２−４に常に同じ状態で電源電位Ｖccを
供給している。FIG. 2 is a circuit diagram showing a conventional buffer circuit for inputting and outputting such a small amplitude signal. The buffer circuit comprises a PMOS2-3 and PMOS2-4 transistors, these transistors are connected to the source S, respectively at the power supply potential V cc, a gate G is connected to the ground potential V ss. Thus, the PMOS 2-3
Since the gate G of the PMOS 2-4 is connected to the ground potential V ss , the source S and the drain D are always in a conductive state, and the node 2-3 to which the drain D of the PMOS 2-3 is connected, the PMOS 2- The power supply potential Vcc is always supplied in the same state to the node 2-4 to which the drain D is connected.

【０００４】バッファ回路はまた、相補の小振幅信号を
入力するＮＭＯＳ２−１とＮＭＯＳ２−２を備えてい
る。ＮＭＯＳ２−１は、ゲートＧが相補信号の一方を入
力する入力端子Ｄに接続され、ドレインＤがノード２−
３と接続されている。また、ＮＭＯＳ２−２は、ゲート
Ｇが相補信号の他方を入力する入力端子ＤＢに接続さ
れ、ドレインＤがノード２−４と接続されている。これ
らＮＭＯＳ２−１およびＮＭＯＳ２−２のソースＳと接
地電位Ｖssの間には電流源２−８が接続されている。[0006] The buffer circuit also has NMOS 2-1 and NMOS 2-2 for inputting complementary small amplitude signals. The NMOS 2-1 has a gate G connected to an input terminal D for inputting one of complementary signals, and a drain D connected to a node 2-.
3 is connected. The NMOS 2-2 has a gate G connected to an input terminal DB for inputting the other of the complementary signals, and a drain D connected to a node 2-4. Between these NMOS2-1 and NMOS2-2 source S and the ground potential V ss of being connected to a current source 2-8.

【０００５】バッファ回路はさらに、相補の小振幅信号
を出力する出力端子に接続されるＮＭＯＳ２−５とＮＭ
ＯＳ２−６を備えている。ＮＭＯＳ２−５は、ドレイン
Ｄが電源電位Ｖccに、ゲートＧがノード２−３に、ソー
スＳが一方の出力端子Ｏと接続される出力ノードΦ２−
１に接続されている。ＮＭＯＳ２−６は、ドレインＤが
電源電位Ｖccに、ゲートＧがノード２−４に、ソースＳ
が他方の出力端子ＯＢと接続される出力ノードΦ２−２
に接続されている。出力ノードΦ２−１およびΦ２−２
はそれぞれ、電流源２−７、２−９を介して接地電位Ｖ
ssと接続されている。The buffer circuit further includes NMOSs 2-5 and NM connected to output terminals for outputting complementary small amplitude signals.
OS2-6 is provided. The NMOS 2-5 has an output node Φ2- having a drain D connected to the power supply potential Vcc , a gate G connected to the node 2-3, and a source S connected to one output terminal O.
1 connected. The NMOS 2-6 has a drain D at a power supply potential Vcc , a gate G at a node 2-4, a source S
Is an output node Φ2-2 connected to the other output terminal OB.
It is connected to the. Output nodes Φ2-1 and Φ2-2
Represents the ground potential V via current sources 2-7 and 2-9, respectively.
Connected with ss .

【０００６】次に、図２に示した従来技術におけるバッ
ファ回路の動作を説明する。このバッファ回路は、入力
端子Ｄ、ＤＢに相補の小振幅信号を入力すると、これに
対応した相補の小振幅信号を出力端子Ｏ、ＯＢより出力
する。より詳細に説明すると、たとえば相補信号が入力
される入力端子Ｄの電圧が高くなると入力端子ＤＢの電
圧は低くなる。これら電圧がＮＭＯＳ２−１とＮＭＯＳ
２−２のゲートＧに印加されると、ＮＭＯＳ２−１とＮ
ＭＯＳ２−２を流れる電流差によりノード２−３の電圧
が下がり、ノード２−３の電圧に追従して出力ノードΦ
２−１も下がる。一方、ノード２−４の電圧は上がり、
ノード２−４の電圧に追従して出力ノードΦ２−２の電
圧も上がる。Next, the operation of the conventional buffer circuit shown in FIG. 2 will be described. When a complementary small-amplitude signal is input to the input terminals D and DB, the buffer circuit outputs complementary small-amplitude signals corresponding thereto from the output terminals O and OB. More specifically, for example, when the voltage of the input terminal D to which the complementary signal is input increases, the voltage of the input terminal DB decreases. These voltages are NMOS 2-1 and NMOS
When applied to the gate G of 2-2, the NMOS 2-1 and N
The voltage at the node 2-3 decreases due to the current difference flowing through the MOS 2-2, and the output node Φ follows the voltage at the node 2-3.
2-1 also drops. On the other hand, the voltage of the node 2-4 rises,
The voltage of the output node Φ2-2 also follows the voltage of the node 2-4.

【０００７】次にトランジスタの閾値電圧に注目する。
たとえば半導体基板中にＮチャネル型トランジスタを形
成する工程において、プロセスバラツキ等の誤差により
Ｎチャネル型トランジスタの閾値電圧Ｖtnが目標値より
も上がった場合を考える。Ｎチャネル型トランジスタの
閾値電圧Ｖtnが目標値よりも上がると、ＮＭＯＳ２−１
の導通状態は、閾値電圧Ｖtnが目標値である時よりも弱
くなる。したがって、ノード２−３の電圧は、閾値電圧
Ｖtnが目標値である時よりも上がる。Next, attention is paid to the threshold voltage of the transistor.
For example, in a process of forming an N-channel transistor in a semiconductor substrate, a case is considered where the threshold voltage V tn of the N-channel transistor exceeds a target value due to an error such as a process variation. When the threshold voltage V tn of the N-channel transistor rises above a target value, the NMOS 2-1
Is weaker than when the threshold voltage V tn is the target value. Therefore, the voltage of the node 2-3 is higher than when the threshold voltage V tn is the target value.

【０００８】また、ＮＭＯＳ２−５の閾値電圧Ｖtnも上
がっているので出力ノードΦ２−１の電圧もノード２−
３の電圧に追従して上がる。また、Ｐチャネル型トラン
ジスタの閾値電圧Ｖtpがずれた場合には、ＰＭＯＳ２−
３が十分にオン状態にならなくなりノード２−３の電位
が目標値よりも下がり、出力ノードΦ２−１の電圧はノ
ード２−３に追従して下がる。Further, since the threshold voltage V tn of the NMOS 2-5 has also risen, the voltage of the output node Φ2-1 also increases
It goes up following the voltage of 3. Further, when the shift threshold voltage V tp of the P-channel transistor, PMOS2-
3 is not sufficiently turned on, the potential of the node 2-3 falls below the target value, and the voltage of the output node Φ2-1 follows the node 2-3.

【０００９】[0009]

【発明が解決しようとしている課題】しかしながらこの
ような小振幅信号を出力するバッファ回路では、出力電
圧のレベルが所定のレベルの範囲からずれて大きく変化
すると、正確に信号の伝達ができなくなる場合がある。
一方、トランジスタの製造バラツキなどによる閾値電圧
（Ｖtn、Ｖtp）のバラツキをすべての製品について完全
に無くすことは非常に困難であり、結果として、バッフ
ァ回路を含んだ製品全体としての歩留りが極端に悪化す
る。また、閾値電圧はトランジスタの温度などの動作環
境によっても変化するため、出荷時に製造のバラツキを
無くしても常に安定した小振幅出力信号を得られる保証
はない。However, in such a buffer circuit that outputs a small-amplitude signal, if the output voltage level largely deviates from a predetermined level range, the signal may not be transmitted accurately. is there.
On the other hand, it is very difficult to completely eliminate variations in threshold voltages (V tn , V tp ) due to variations in transistor production and the like for all products, and as a result, the yield as a whole product including a buffer circuit is extremely high. Worsen. Further, since the threshold voltage changes depending on the operating environment such as the temperature of the transistor, there is no guarantee that a stable small-amplitude output signal can always be obtained even if the manufacturing variation is eliminated at the time of shipment.

【００１０】本発明はこのような従来技術の欠点を解消
し、回路設計側でトランジスタの閾値電圧のバラツキに
より生じる出力レベルの変動を調整する機能を備えたバ
イアス回路を提供することを目的とする。The present invention eliminates the drawbacks of the prior art, provides a bus <br/> bias circuit having a function of adjusting variations in output level caused by variation in the threshold voltage of the transistor in the circuit design side The purpose is to:

【００１１】[0011]

【００１２】[0012]

【課題を解決するための手段】 本 発明によれば、第１端
子が第１の電源に、第２端子が第１のノードに、制御電
極が第１の出力端子にそれぞれ接続される第１のトラン
ジスタと、第１端子が抵抗器に、第２端子が第１の電源
に、制御電極が前記第１のノードにそれぞれ接続される
第２のトランジスタと、第１端子が第１の出力端子に、
第２端子が第１の電源に、制御電極が前記第１のノード
にそれぞれ接続される第３のトランジスタと、第１端子
が第２の電源に、第２端子が第１のノードに、制御電極
が第２の出力端子にそれぞれ接続される第４のトランジ
スタと、第１端子が第２の電源に接続され、第２端子お
よび制御電極が抵抗器を介して第２のトランジスタの第
１端子と第２の出力端子に接続される第５のトランジス
タと、第１端子が第２の電源に、第２端子が第３のトラ
ンジスタの第１端子に、制御電極が前記第２の出力端子
にそれぞれ接続される第６のトランジスタとを有する。According to the present invention, in order to solve the problems], the first terminal to the first power supply, a second terminal to the first node, a control electrode connected to the first output terminal 1 And a second transistor having a first terminal connected to a resistor, a second terminal connected to a first power supply, a control electrode connected to the first node, and a first terminal connected to a first output terminal. To
A third transistor having a second terminal connected to the first power supply, a control electrode connected to the first node, a first terminal connected to the second power supply, a second terminal connected to the first node, A fourth transistor having an electrode connected to the second output terminal, a first terminal connected to the second power supply, and a second terminal and a control electrode connected via a resistor to a first terminal of the second transistor. And a fifth transistor connected to the second output terminal; a first terminal connected to the second power supply; a second terminal connected to the first terminal of the third transistor; and a control electrode connected to the second output terminal. And a sixth transistor respectively connected thereto.

【００１３】[0013]

【００１４】[0014]

【００１５】[0015]

【作用】 本 発明によれば、Ｎチャネルトランジスタの閾
値レベルが上がると第１、第２のノードに流れる電流が
減少し、第３、第４のトランジスタの制御電極の電位が
下がる。第３、第４のトランジスタの制御電極の電位が
下がると、この２つのトランジスタの第１端子と第２端
子間の抵抗が増加し、第１、第２の出力端子より出力さ
れるバイアス電圧が下がる方に制御される。しかし、第
１、第２の出力端子の電位が下がると第１、第２のトラ
ンジスタの第１端子と第２端子間の抵抗が減少し、第
３、第４のトランジスタの制御電極に加わる電位が上昇
する。このため、第３、第４のトランジスタの第１端子
と第２端子間の抵抗が減少し、第１、第２出力端子の電
位が上がる方に制御される。これにより、Ｎチャネルト
ランジスタの閾値レベルが上がっても、第１、第２の出
力端子より出力されるバイアス電圧の変化が抑えられ
る。同様に、Ｎチャネルトランジスタの閾値レベルが下
がっても上記と逆の制御が行われ、第１、第２の出力端
子より出力されるバイアス電圧の変化が抑えられる。ま
た、Ｐチャネルトランジスタの閾値レベルの絶対値が上
がると、第１、第２のノードに流れる電圧が減少し、上
記と同様に第１、第２の出力端子より出力されるバイア
ス電圧の変化が抑えられる。According to the present invention, first the threshold level of the N-channel transistors is increased, decreased current flowing in the second node, the third, the potential of the control electrode of the fourth transistor is reduced. When the potentials of the control electrodes of the third and fourth transistors decrease, the resistance between the first terminal and the second terminal of the two transistors increases, and the bias voltage output from the first and second output terminals decreases. Controlled down. However, when the potentials of the first and second output terminals decrease, the resistance between the first and second terminals of the first and second transistors decreases, and the potential applied to the control electrodes of the third and fourth transistors. Rises. Therefore, the resistance between the first and second terminals of the third and fourth transistors is reduced, and the potential of the first and second output terminals is controlled to increase. Thus, even if the threshold level of the N-channel transistor increases, the change in the bias voltage output from the first and second output terminals can be suppressed. Similarly, even if the threshold level of the N-channel transistor decreases, the reverse control is performed, and the change in the bias voltage output from the first and second output terminals is suppressed. Further, when the absolute value of the threshold level of the P-channel transistor increases, the voltage flowing through the first and second nodes decreases, and the change in the bias voltage output from the first and second output terminals similarly to the above. Can be suppressed.

【００１６】[0016]

【実施例】次に添付図面を参照して本発明の実施例を詳
細に説明する。Examples of the invention with reference to EXAMPLES Next accompanying drawings will be described in detail.

【００１７】図１を参照すると、電界効果トランジスタ
で構成される小振幅信号を入出力するバッファ回路の実
施例を示す回路図が示されている。このバッファ回路
は、構成要素である電界効果トランジスタの閾値の変化
に影響を受けること無く、入力端子Ｄ、ＤＢに入力され
た相補の小振幅信号を、これに対応した相補の小振幅信
号として出力端子Ｏ、ＯＢより出力するバッファ回路で
ある。Referring to FIG. 1, a circuit diagram illustrating an embodiment of a buffer circuit for inputting and outputting the composed small amplitude signal in electric field effect transistors are shown. This buffer circuit outputs a complementary small-amplitude signal input to the input terminals D and DB as a complementary small-amplitude signal corresponding thereto without being affected by a change in the threshold value of a field-effect transistor as a constituent element. This is a buffer circuit that outputs signals from terminals O and OB.

【００１８】このバッファ回路は、相補の小振幅信号を
入力する同一の寸法であるＮＭＯＳ１−１とＮＭＯＳ１
−２を備えている。ＮＭＯＳ１−１は、ゲートＧが相補
信号の一方を入力する入力端子Ｄに接続され、ドレイン
Ｄがノード１−３と接続されている。また、ＮＭＯＳ１
−２は、ゲートＧが相補信号の他方を入力する入力端子
ＤＢに接続され、ドレインＤがノード１−４と接続され
ている。これらＮＭＯＳ１−１およびＮＭＯＳ１−２の
ソースＳと接地電位Ｖssの間には電流源１−８が接続さ
れている。This buffer circuit has the same size of NMOS1-1 and NMOS1-1 which receive complementary small amplitude signals.
-2. The NMOS 1-1 has a gate G connected to an input terminal D for inputting one of complementary signals, and a drain D connected to a node 1-3. Also, NMOS1
-2, the gate G is connected to the input terminal DB for inputting the other of the complementary signals, and the drain D is connected to the nodes 1-4. A current source 1-8 is connected between the sources S of the NMOSs 1-1 and 1-2 and the ground potential V ss .

【００１９】このバッファ回路はまた、負帰還制御され
る同一の寸法のＰＭＯＳ１−３およびＰＭＯＳ１−４を
備えている。ＰＭＯＳ１−３は、ソースＳが電源電位Ｖ
ccに、ドレインＤがノード１−３に、ゲートＧが出力ノ
ードΦ１−１を介して出力端子Ｏにそれぞれ接続されて
いる。また、ＰＭＯＳ１−４は、ソースＳが電源電位Ｖ
ccに、ドレインＤがノード１−４に、ゲートＧが出力ノ
ードΦ１−２を介して出力端子ＯＢにそれぞれ接続され
ている。これらＰＭＯＳ１−３およびＰＭＯＳ１−４
は、出力ノードΦ１−１，Φ１−２の電位により、ソー
スＳとドレインＤ間の抵抗値が制御される。This buffer circuit also has PMOS 1-3 and PMOS 1-4 of the same dimensions which are controlled by negative feedback. In the PMOS 1-3, the source S is the power supply potential V
cc , the drain D is connected to the node 1-3, and the gate G is connected to the output terminal O via the output node Φ1-1. In the PMOS 1-4, the source S is the power supply potential V
cc , the drain D is connected to the node 1-4, and the gate G is connected to the output terminal OB via the output node Φ1-2. These PMOS 1-3 and PMOS 1-4
The resistance between the source S and the drain D is controlled by the potential of the output nodes Φ1-1 and Φ1-2.

【００２０】バッファ回路はさらに、同一の寸法のＮＭ
ＯＳ１−５とＮＭＯＳ１−６を備えている。ＮＭＯＳ１
−５は、ドレインＤが電源電位Ｖccに、ゲートＧがノー
ド１−３に、ソースＳが出力ノードΦ１−１を介して出
力端子Ｏと接続されている。また、ＮＭＯＳ１−６は、
ドレインＤが電源電位Ｖccに、ゲートＧがノード１−４
に、ソースＳが出力ノードΦ１−２を介して出力端子Ｏ
Ｂと接続されている。また、出力ノードΦ１−１と接地
電位Ｖss間には電流源１−７が、出力ノードΦ１−２と
接地電位Ｖss間には電流源１−９がそれぞれ接続されて
いる。The buffer circuit further comprises an NM of the same size.
An OS 1-5 and an NMOS 1-6 are provided. NMOS1
-5, the drain D is connected to the power supply potential Vcc , the gate G is connected to the node 1-3, and the source S is connected to the output terminal O via the output node Φ1-1. Also, NMOS 1-6 is
Drain D is at power supply potential Vcc , and gate G is at nodes 1-4.
At the output terminal O via the output node Φ1-2.
B is connected. Furthermore, between the output node Φ1-1 ground potential V ss current source 1-7, between the output node Φ1-2 ground potential V ss is connected a current source 1-9, respectively.

【００２１】次に、図１に示したバッファ回路の動作を
説明する。入力端子Ｄ、ＤＢに相補の信号が入力され
る。たとえば、入力端子Ｄに入力した小振幅信号の電圧
が高くなると、ＮＭＯＳ１−１に流れる電流が増加する
とともに、ＮＭＯＳ１−２を流れる電流が減少し、ノー
ド１−３の電圧が下がる。ノード１−３の電圧が下がる
とＮＭＯＳ１−５のゲートＧの電位が下降し、このトラ
ンジスタのソースＳとドレインＤ間の抵抗値が増加す
る。したがって、ノードΦ１−１の電圧は電流源Φ１−
７により決定される電圧になる。つまり、ノード１−３
の電圧に追従して出力ノードΦ１−１の電圧も下がる。Next, the operation of the buffer circuit shown in FIG. 1 will be described. Complementary signals are input to input terminals D and DB. For example, when the voltage of the small amplitude signal input to the input terminal D increases, the current flowing through the NMOS 1-1 increases, the current flowing through the NMOS 1-2 decreases, and the voltage of the node 1-3 decreases. When the voltage of the node 1-3 decreases, the potential of the gate G of the NMOS 1-5 decreases, and the resistance between the source S and the drain D of the transistor increases. Therefore, the voltage of node Φ1-1 is equal to current source Φ1-
7 is determined. That is, the nodes 1-3
, The voltage of the output node Φ1-1 also drops.

【００２２】一方、出力ノードΦ１−１の電圧が低くな
り、非飽和領域で可変抵抗として動作するＰＭＯＳ１−
３のゲートＧに印加される電位が下がると、このトラン
ジスタのソースＳとドレインＤ間の抵抗が減少し、この
間を流れる電流が増加し、出力ノードΦ１−１の電位が
低くなり過ぎることがないように負帰還がかかる。よっ
て出力端子Ｏより安定した小振幅信号を出力することが
できる。On the other hand, the voltage of the output node Φ1-1 becomes low, and the PMOS1-1 which operates as a variable resistor in the unsaturated region
When the potential applied to the gate G of the transistor 3 decreases, the resistance between the source S and the drain D of the transistor decreases, the current flowing therebetween increases, and the potential of the output node Φ1-1 does not become too low. Negative feedback. Therefore, a stable small amplitude signal can be output from the output terminal O.

【００２３】また、このとき、入力端子ＤＢの電圧は低
くなりＮＭＯＳ１−２のゲートＧに加わる電位が低くな
るので、このトランジスタのソースＳとドレインＤ間に
流れる電流は減少する。これにより、ノード１−４の電
圧が上がりＮＭＯＳ１−６のゲートＧの電位が高くなる
ので、このトランジスタのソースＳとドレインＤ間に流
れる電流が増加し、ノード１−４の電圧に追従して出力
ノードΦ１−２も上がる。At this time, the voltage of the input terminal DB decreases and the potential applied to the gate G of the NMOS 1-2 decreases, so that the current flowing between the source S and the drain D of this transistor decreases. As a result, the voltage of the node 1-4 rises and the potential of the gate G of the NMOS 1-6 increases, so that the current flowing between the source S and the drain D of this transistor increases, following the voltage of the node 1-4. The output node Φ1-2 also goes up.

【００２４】出力ノードΦ１−２の電圧が上がることに
より非飽和領域で可変抵抗として動作するＰＭＯＳ１−
４のゲート電位が上がるので、このトランジスタのソー
スＳとドレインＤ間に流れる電流が減少する。つまり、
出力ノードΦ１−２の電位が高くなり過ぎることがない
ように負帰還がかかる。よって、出力端子ＯＢよりトラ
ンジスタの閾値の変動に対して安定した小振幅信号を得
ることができる。また、出力ノードのレベルの変化がお
こってから負帰還がかかるためノード１−３、ノード１
−４のレベルの初期変化に影響しないのでスピードも早
い。When the voltage of the output node .PHI.1-2 rises, the PMOS1 that operates as a variable resistor in the unsaturated region
4, the current flowing between the source S and the drain D of the transistor decreases. That is,
Negative feedback is applied so that the potential of the output node Φ1-2 does not become too high. Therefore, a stable small amplitude signal can be obtained from the output terminal OB with respect to the fluctuation of the threshold value of the transistor. Further, since negative feedback is applied after the level of the output node changes, the nodes 1-3 and 1
The speed is fast because it does not affect the initial change of the level of -4.

【００２５】次に、トランジスタの閾値（ＮＭＯＳ：Ｖ
tn、ＰＭＯＳ：Ｖtp）がずれた場合について説明する。
たとえばトランジスタの閾値のずれは４つの場合が考え
られる。第１の場合として回路の左部分ではＰＭＯＳ１
−３の閾値電圧Ｖtpが目標値より上がってノード１−３
の電圧が目標値よりも下がった場合である。このとき
は、出力ノードΦ１−１の電圧も下がるためＰＭＯＳ１
−３に多く電流が流れ、ノード１−３の電圧の低下を抑
えられる。また、回路の右部分でも同様に動作する。Next, the threshold value of the transistor (NMOS: V
tn , PMOS: V tp ) will be described.
For example, there are four possible shifts in the threshold value of the transistor. In the first case, the PMOS1
-3 threshold voltage Vtp rises above the target value and the node 1-3
Is lower than the target value. At this time, since the voltage of the output node Φ1-1 also drops, the PMOS1
-3, a large amount of current flows, and a decrease in the voltage of the node 1-3 can be suppressed. The same operation is performed in the right part of the circuit.

【００２６】第２の場合として回路の左部分では、ＰＭ
ＯＳ１−３のＶtpが下がり、ノード１−３の電圧が目標
値よりも上がった場合である。このときは、出力ノード
Φ１−１の電圧も上がるためＰＭＯＳ１−３に流れる電
流が絞られ、ノードＮ１−３の電圧の上昇を抑えられ
る。また、回路の右部分でも同様に動作する。As a second case, in the left part of the circuit, PM
OS1-3 of V tp is lowered, a case where the voltage of the node 1-3 is raised than the target value. At this time, since the voltage of the output node Φ1-1 also increases, the current flowing through the PMOS1-3 is reduced, and the rise of the voltage of the node N1-3 can be suppressed. The same operation is performed in the right part of the circuit.

【００２７】第３の場合として回路の左部分では、ＮＭ
ＯＳ１−１のＶtnが下がって出力ノードΦ１−１の電圧
が目標値よりも下がった場合である。このときは、ＰＭ
ＯＳ１−３に多く電流が流れノード１−３の電圧が上が
り、ノード１−３が上がることによって出力ノードΦ１
−１の電圧の低下を抑えられる。また、回路の右部分で
も同様に動作する。As a third case, in the left part of the circuit, NM
This is a case where V tn of OS1-1 decreases and the voltage of the output node Φ1-1 drops below the target value. At this time, PM
A large amount of current flows into OS1-3, the voltage of node 1-3 rises, and node 1-3 rises, so that output node Φ1
−1 can be suppressed. The same operation is performed in the right part of the circuit.

【００２８】第４の場合として回路の左部分では、ＮＭ
ＯＳ１−１のＶtnが上がって出力ノードΦ１−１の電圧
が目標値よりも上がった場合である。このときは、ＰＭ
ＯＳ１−３に流れる電流が絞られノード１−３の電圧が
下がり、ノード１−３が下がることによって出力ノード
Φ１−１の電圧の上昇を抑えられる。また、回路の右部
分でも同様に動作する。As a fourth case, in the left part of the circuit, NM
This is the case where V tn of OS1-1 rises and the voltage of output node Φ1-1 rises above the target value. At this time, PM
The current flowing through the OS 1-3 is reduced, the voltage at the node 1-3 decreases, and the voltage at the output node Φ1-1 is suppressed by decreasing the node 1-3. The same operation is performed in the right part of the circuit.

【００２９】このように、トランジスタの閾値（Ｖtn、
Ｖtp）が目標値よりずれた場合でも、出力ノード１−
３、１−４に流れる電流を補償するので、出力端子Ｏ，
ＯＢより出力される小振幅信号の電圧のずれが少ない。As described above, the threshold values (V tn ,
Even if V tp ) deviates from the target value, the output node 1−
3, 1-4, the current flowing through the output terminals O,
The voltage deviation of the small amplitude signal output from the OB is small.

【００３０】以上詳細に説明したように図１に示したバ
ッファ回路の実施例によれば、ＰＭＯＳ１−３のゲート
Ｇを出力端子Ｏに接続し、ＰＭＯＳ１−４のゲートＧを
出力端子ＯＢに接続することにより、負帰還がかかり、
出力ノードのレベルが高くなり過ぎたり、低くなり過ぎ
たりするのを抑える。また、出力ノードのレベルの変化
が起こってから負帰還がかかるためスピードも早い。さ
らに、トランジスタの閾値（Ｖtn、Ｖtp）がずれた場合
でも、ＰＭＯＳ１−３，ＰＭＯＳ１−４のソースＳとド
レインＤ間の抵抗値がこのずれを補正するように適宜調
節される。したがって、ＮＭＯＳ１−５，ＮＭＯＳ１−
６のゲートＧに印加される電圧が調節され、出力端子
Ｏ，ＯＢより出力される小振幅信号に及ぼす影響が少な
くて済む。As described in detail above, according to the embodiment of the buffer circuit shown in FIG. 1, the gate G of the PMOS 1-3 is connected to the output terminal O, and the gate G of the PMOS 1-4 is connected to the output terminal OB. Doing so will result in negative feedback,
Suppress the level of the output node from becoming too high or too low. Further, since negative feedback is applied after the level of the output node changes, the speed is high. Further, even when the threshold values (V tn , V tp ) of the transistors deviate, the resistance values between the source S and the drain D of the PMOSs 1-3 and 1-4 are appropriately adjusted so as to correct the deviation. Therefore, NMOS1-5, NMOS1-
6, the voltage applied to the gate G is adjusted, and the influence on the small amplitude signal output from the output terminals O and OB can be reduced.

【００３１】図３は本発明による負荷回路を含むバイア
ス回路において、負荷回路に帰還をかけた実施例を示す
回路図である。このバイアス回路１０は、トランジスタ
の閾値電圧のバラツキに依存されないバイアス電圧を出
力する出力端子ＶＲＰＧと、電源電位Ｖccに依存されな
いバイアス電圧を出力する出力端子ＶＲＮＧを備えたバ
イアス回路であり、ＰＭＯＳ３−１とＮＭＯＳ３−２〜
ＮＭＯＳ３−６および抵抗器３−８により構成されてい
る。FIG. 3 is a circuit diagram showing an embodiment in which feedback is applied to a load circuit in a bias circuit including a load circuit according to the present invention. The bias circuit 10 is a bias circuit comprising an output terminal VRPG for outputting a bias voltage that is not dependent on variations in the threshold voltage of the transistor, an output terminal VRNG for outputting a bias voltage that is not dependent on the supply voltage V cc, PMOS3- 1 and NMOS 3-2
It comprises an NMOS 3-6 and a resistor 3-8.

【００３２】ＰＭＯＳ３−１は、ソースＳが電源電位Ｖ
ccに、ドレインＤがノード３−７に、ゲートＧが出力ノ
ードΦ３−１を介して出力端子ＶＲＰＧにそれぞれ接続
されている。ＮＭＯＳ３−２とＮＭＯＳ３−３は、同じ
寸法のトランジスタであり、それぞれのドレインＤが電
源電位Ｖccに、ゲートＧがノード３−７に接続されてい
る。The PMOS 3-1 has a source S whose power supply potential V
cc , the drain D is connected to the node 3-7, and the gate G is connected to the output terminal VRPG via the output node Φ3-1. The NMOS 3-2 and the NMOS 3-3 are transistors having the same dimensions, and each of the drains D is connected to the power supply potential Vcc , and the gate G is connected to the node 3-7.

【００３３】また、ＮＭＯＳ３−２のソースＳは抵抗器
３−８を介してＮＭＯＳ３−４のドレインＤに接続され
ている。また、ＮＭＯＳ３−３のソースＳは、ＮＭＯＳ
３−６のドレインＤに接続されるとともに、ＰＭＯＳ３
−１を負帰還制御するように出力ノードΦ３−１に接続
されている。ＰＭＯＳ３−１とＮＭＯＳ３−３が上記の
ように接続されることにより、出力端子ＶＲＰＧより出
力されるバイアス電圧は、これらＰＭＯＳ３−１とＮＭ
ＯＳ３−３の閾値のバラツキに依存されない電圧を出力
することができる。The source S of the NMOS 3-2 is connected to the drain D of the NMOS 3-4 via the resistor 3-8. The source S of the NMOS 3-3 is an NMOS
3-6 and connected to the drain D of the PMOS 3
-1 is connected to the output node Φ3-1 so as to perform negative feedback control. Since the PMOS 3-1 and the NMOS 3-3 are connected as described above, the bias voltage output from the output terminal VRPG becomes the PMOS 3-1 and the NM
It is possible to output a voltage that is not dependent on variations in the threshold value of the OS 3-3.

【００３４】ＮＭＯＳ３−４とＮＭＯＳ３−６は同じ寸
法のトランジスタであり、ソースＳが接地電位Ｖssに、
ゲートＧが出力ノードΦ３−２を介して出力端子ＶＲＮ
Ｇにそれぞれ接続されている。また、ＮＭＯＳ３−４の
ゲートＧはドレインＤにも接続されている。ＮＭＯＳ３
−５は、ソースＳが接地電位Ｖssに、ドレインＤがノー
ド３−７に、ゲートＧが出力ノードΦ３−２を介して出
力端子ＶＲＮＧに接続されている。The NMOS 3-4 and the NMOS 3-6 are transistors of the same size, and the source S is connected to the ground potential V ss ,
The gate G is connected to the output terminal VRN via the output node Φ3-2.
G. The gate G of the NMOS 3-4 is also connected to the drain D. NMOS3
At -5, the source S is connected to the ground potential V ss , the drain D is connected to the node 3-7, and the gate G is connected to the output terminal VRNG via the output node Φ3-2.

【００３５】上記バイアス回路１０の動作について説明
する。ＰＭＯＳまたはＮＭＯＳトランジスタの閾値電圧
Ｖt がずれたときにはたとえば４つの場合がある。第１
の場合はＰＭＯＳ３−１の閾値電圧Ｖtpの絶対値が目標
値よりも上がった場合である。この場合には、ＰＭＯＳ
３−１の導通状態は閾値電圧Ｖtpが目標値である時より
も弱くなる。したがって、ノード３−７の電圧は、閾値
電圧Ｖtpが目標値である時よりも下がる。したがって、
ＮＭＯＳトランジスタ３−３のゲートＧに加わる電位が
目標値よりも下がるので、出力ノードΦ３−１の電位レ
ベルも下がるが、この電位レベルがＰＭＯＳ３−１のゲ
ートに加わるため、ＰＭＯＳ３−１を流れる電流が増え
て、ノード３−７の電位レベルの低下を抑えるように調
節される。このようにＰＭＯＳ３−１に負帰還がかかる
ので、ＰＭＯＳ３−１の閾値電圧Ｖtpが目標値よりも上
がった場合でも、出力端子ＶＲＰＧより出力されるバイ
アス電圧への影響が少なくて済む。The operation of the bias circuit 10 will be described. There are four cases for example when the deviation threshold voltage V t of the PMOS or NMOS transistor. First
In the case (1), the absolute value of the threshold voltage V tp of the PMOS 3-1 exceeds the target value. In this case, the PMOS
The conduction state of 3-1 is weaker than when the threshold voltage Vtp is the target value. Therefore, the voltage of the node 3-7 is lower than when the threshold voltage Vtp is the target value. Therefore,
Since the potential applied to the gate G of the NMOS transistor 3-3 drops below the target value, the potential level of the output node Φ3-1 also drops. However, since this potential level is applied to the gate of the PMOS 3-1 the current flowing through the PMOS 3-1 Is increased, and the potential level of the node 3-7 is adjusted so as not to decrease. Since the take negative feedback PMOS3-1, even when the threshold voltage V tp of PMOS3-1 rises than the target value, the less the influence of the bias voltage output from the output terminal VRPG.

【００３６】第２の場合はＰＭＯＳ３−１の閾値電圧Ｖ
tpの絶対値が目標値よりも下がってノード３−７の電位
レベルが目標値よりも上がった場合である。この場合に
は、出力ノードΦ３−１の電位レベルも上がり、ＰＭＯ
Ｓ３−１を流れる電流が絞られてノード３−７の電位レ
ベルの上昇を抑えようという負帰還がかかる。In the second case, the threshold voltage V of the PMOS 3-1 is
This is the case where the absolute value of tp falls below the target value and the potential level of the node 3-7 rises above the target value. In this case, the potential level of output node Φ3-1 also rises, and PMO
The current flowing through S3-1 is reduced, and negative feedback is applied to suppress the rise in the potential level of the node 3-7.

【００３７】第３の場合はＮＭＯＳ３−３の閾値電圧Ｖ
tnが目標値よりも下がって出力ノードΦ３−１の電位レ
ベルが目標値よりも上がった場合である。この場合に
は、ノード３−７の電位レベルが下がり、出力ノードΦ
３−１の電位レベルの上昇を抑えようという負帰還がか
かる。In the third case, the threshold voltage V of the NMOS 3-3
This is the case where tn falls below the target value and the potential level of the output node Φ3-1 rises above the target value. In this case, the potential level of node 3-7 decreases and output node Φ
Negative feedback is applied to suppress the rise of the potential level of 3-1.

【００３８】第４の場合はＮＭＯＳ３−３の閾値電圧Ｖ
tnが目標値よりも上がって出力ノードΦ３−１の電位レ
ベルが目標値よりも下がった場合である。この場合に
は、ノード３−７の電位レベルが上がり、出力ノードΦ
３−１の電位レベルの低下を抑えようという負帰還がか
かる。このように、上記ＰＭＯＳ３−１への負帰還によ
り、出力ノードΦ３−１はトランジスタの閾値電圧のバ
ラツキの範囲ΔＶtpとΔＶtnによる影響が少なくなる。
よって出力端子ＶＲＰＧからはトランジスタの閾値電圧
のバラツキに影響されない一定電圧を出力することが可
能となる。In the fourth case, the threshold voltage V of the NMOS 3-3
This is the case where tn rises above the target value and the potential level of the output node Φ3-1 falls below the target value. In this case, the potential level of node 3-7 rises and output node Φ
Negative feedback is applied to suppress the lowering of the potential level of 3-1. As described above, the negative feedback to the PMOS 3-1 reduces the effect of the output node Φ3-1 due to the variation ranges ΔV tp and ΔV tn of the threshold voltage of the transistor.
Therefore, it is possible to output a constant voltage from the output terminal VRPG without being affected by variations in the threshold voltage of the transistor.

【００３９】また、ＮＭＯＳ３−２とＮＭＯＳ３−３の
ゲートＧはノード３−７に接続されているので出力ノー
ドΦ３−１を流れる電流ｉＲと出力ノードΦ３−２を流
れる電流ｉＬは同じである。したがって、 ｉＬ＝ｉＲ また、ノードｓの電圧値Ｖs と出力ノードΦ３−１の電
圧値Ｖrpg は等しい。 Ｖs ＝Ｖrpg 電圧値Ｖrpg は、ＮＭＯＳ３−３の電圧降下分Ｖnoを電
源電位Ｖccから引いた電圧と等しい。 Ｖrpg ＝Ｖcc−Ｖno 抵抗器３−８の電圧降下分Ｖroは抵抗器３−８の抵抗値
Ｒ（Ω）と電流値ｉＬによって求まる。 Ｖｒｏ＝Ｒ＊ｉＬ よって出力ノードΦ３−２の電圧値Ｖrng は、 Ｖrng ＝Ｖrpg −Ｖｒｏ ＝Ｖcc−Ｖno−ｉＬ＊Ｒ ｉＬとＶccは比例関係なので Ｖrng ＝Ｖcc（１−ｋＲ）−Ｖno となる。Ｖrng はＲを大きくすることによりＶtp、Ｖcc
の依存性のないリファレンスレベルが得られる。Since the gates G of the NMOS 3-2 and the NMOS 3-3 are connected to the node 3-7, the current iR flowing through the output node Φ3-1 and the current iL flowing through the output node Φ3-2 are the same. Therefore, iL = iR Further, the voltage value V rpg output node Φ3-1 the voltage value V s of the node s is equal. V s = V rpg voltage value V rpg is equal to the voltage obtained by subtracting the voltage drop V no of NMOS3-3 from the power supply potential V cc. V rpg = V cc −V no The voltage drop V ro of the resistor 3-8 is determined by the resistance value R (Ω) of the resistor 3-8 and the current value iL. Vro = R * iL Therefore, the voltage value V rng of the output node Φ3-2 is V rng = V rpg -Vro = V cc -V no -iL * R iL and V cc are proportional, so that V rng = V cc (1 −kR) −V no . V rng is increased by increasing R to V tp , V cc
, And a reference level independent of.

【００４０】このように図３に示したバイアス回路１０
によれば、ＰＭＯＳ３−１のゲートＧとＮＭＯＳ３−３
のドレインＤを接続し、ＰＭＯＳ３−１のドレインＤと
ＮＭＯＳ３−３のゲートＧを接続することにより、ΔＶ
tpとΔＶtnによる影響が少ないリファレンスレベルＶ
rpg が得られる。As described above, the bias circuit 10 shown in FIG.
According to the above, the gate G of the PMOS 3-1 and the NMOS 3-3
By connecting the drain D of the PMOS 3-1 and the gate G of the NMOS 3-3, ΔV
Reference level V that is less affected by tp and ΔV tn
rpg is obtained.

【００４１】また、ＮＭＯＳ３−２のソースＳとＮＭＯ
Ｓ３−４のドレインＤの間に十分大きな抵抗器３−８を
接続し、ＮＭＯＳ３−２と同じ寸法のＮＭＯＳ３−３の
ソースとＮＭＯＳ３−４と同じ寸法のＮＭＯＳ３−６の
ドレインを接続し、ＮＭＯＳ３−２とＮＭＯＳ３−３の
ゲートを共通のノードに接続し、ＮＭＯＳ３−４のドレ
インとゲートとＮＭＯＳ３−６のゲートを出力ノードΦ
３−２に接続することにより、ΔＶtpとＶccの依存性の
ないリファレンスレベルＶrng が得られる。The source S of the NMOS 3-2 and the NMO
A sufficiently large resistor 3-8 is connected between the drains D of S3-4, and the source of the NMOS 3-3 having the same size as the NMOS 3-2 and the drain of the NMOS 3-6 having the same size as the NMOS 3-4 are connected. -2 and the gate of NMOS 3-3 are connected to a common node, and the drain and gate of NMOS 3-4 and the gate of NMOS 3-6 are connected to output node Φ.
By connecting to 3-2, a reference level V rng independent of ΔV tp and V cc can be obtained.

【００４２】図４はバイアス回路の第２の実施例を示す
回路図である。このバイアス回路は、入出力端子ＶＲＮ
と出力端子ＶＲＮＮを備えたバイアス回路であり、図３
に示したバイアス回路１０とＮＭＯＳ４−１およびＮＭ
ＯＳ４−２のトランジスタにより構成されている。入出
力端子ＶＲＮはバイアス回路１０の出力端子ＶＲＮＧに
接続されている。ＮＭＯＳ４−１は、ゲートＧが入出力
端子ＶＲＮに、ドレインＤが出力端子ＶＲＮＮに、ソー
スＳが接地電位Ｖssに接続されている。また、ＮＭＯＳ
４−２は、ドレインＤおよびゲートＧが電源電位Ｖ
ccに、ソースＳが出力端子ＶＲＮＮに接続されている。FIG. 4 is a circuit diagram showing a second embodiment of the bias circuit. This bias circuit has an input / output terminal VRN
And a bias circuit having an output terminal VRNN.
And the NMOS 4-1 and NM shown in FIG.
It is constituted by a transistor of OS4-2. The input / output terminal VRN is connected to the output terminal VRNG of the bias circuit 10. The NMOS 4-1 has a gate G connected to the input / output terminal VRN, a drain D connected to the output terminal VRNN, and a source S connected to the ground potential V ss . Also, NMOS
4-2, the drain D and the gate G are connected to the power supply potential V
The source S is connected to the output terminal VRNN.

【００４３】次に図４に示したバイアス回路の動作につ
いて説明する。ＶＲＮ端子は、バイアス回路１０の出力
端子ＶＲＮＧに接続されているので、図３に示したＮＭ
ＯＳ３−４の閾値電圧Ｖtnが目標値よりも上がると、Ｎ
ＭＯＳ３−４のドレインＤの電圧が上がるので、入出力
端子ＶＲＮの電圧も追従して上昇する。したがって、入
出力端子ＶＲＮも上昇する。Next, the operation of the bias circuit shown in FIG. 4 will be described. Since the VRN terminal is connected to the output terminal VRNG of the bias circuit 10, the NM shown in FIG.
When the threshold voltage V tn of OS3-4 rises above the target value, N
Since the voltage of the drain D of the MOS 3-4 rises, the voltage of the input / output terminal VRN also rises. Therefore, the input / output terminal VRN also rises.

【００４４】製造のバラツキまたは温度特性の変化はＮ
ＭＯＳ３−４の閾値電圧Ｖtnと同様の影響をＮＭＯＳ４
−１も受ける。したがって、Ｎチャネル型トランジスタ
の閾値電圧Ｖtnの上昇によってＮＭＯＳ４−１のゲート
電圧が上がるが、ＮＭＯＳ４−１の閾値電圧Ｖtnも同様
に上昇するので、ＮＭＯＳ４−１の導通状態は、閾値電
圧Ｖtnが目標値である時とほぼ等しくなる。その結果、
ＮＭＯＳ４−１のソースＳとドレインＤ間を流れる電流
は変化せず一定となる。さらにＮＭＯＳ４−２を流れる
電流はこのトランジスタの閾値電圧Ｖtnに関係無く一定
であるので、閾値電圧Ｖtnが上がるとＮＭＯＳ４−２の
ＶGSは大きくなる。ＮＭＯＳ４−２のゲートＧの電圧Ｖ
g はＶccなので、閾値電圧Ｖtnが上がるとＶＲＮＮはΔ
Ｖtn分だけ下がったリファレンスレベルを出力する。Variations in manufacturing or changes in temperature characteristics are N
The same effect as the threshold voltage V tn of the MOS3-4
Also receives -1. Therefore, since the gate voltage of NMOS4-1 by an increase in the threshold voltage V tn of the N-channel transistors is increased, likewise increasing the threshold voltage V tn of NMOS4-1, the conductive state of NMOS4-1 the threshold voltage V It is almost the same as when tn is the target value. as a result,
The current flowing between the source S and the drain D of the NMOS 4-1 does not change and remains constant. Further, since the current flowing through the NMOS 4-2 is constant irrespective of the threshold voltage V tn of this transistor, the V GS of the NMOS 4-2 increases as the threshold voltage V tn increases. The voltage V of the gate G of the NMOS 4-2
g is so V cc, when the threshold voltage V tn increases VRNN is Δ
The reference level lowered by V tn is output.

【００４５】このように第２の実施例のバイアス回路に
よれば、入出力端子ＶＲＮをバイアス回路１０の出力端
子ＶＲＮＧに接続し、ＮＭＯＳ４−１のゲートＧを入出
力端子ＶＲＮに接続し、ＮＭＯＳ４−１のドレインをＮ
ＭＯＳ４−２のソースに接続し、その接続ノードを出力
端子ＶＲＮＮに接続することにより、閾値電圧Ｖtnが目
標値より上がると閾値電圧Ｖtnが上がった分だけ降下す
るリファレンスレベルを出力端子ＶＲＮＮに得ることが
できる。As described above, according to the bias circuit of the second embodiment, the input / output terminal VRN is connected to the output terminal VRNG of the bias circuit 10, the gate G of the NMOS 4-1 is connected to the input / output terminal VRN, and the NMOS 4 -1 drain to N
By connecting the connection node to the output terminal VRNN and connecting the connection node to the output terminal VRNN, when the threshold voltage V tn rises above the target value, a reference level that drops by the rise of the threshold voltage V tn is output to the output terminal VRNN. Obtainable.

【００４６】このように、閾値電圧Ｖtnのバラツキに対
して、負の依存性をもつリファレンスレベルを、たとえ
ば図２に示したバッファ回路における電流源１−７と電
流源１−９に利用することにより、ノードΦ１−１、ノ
ードΦ１−２から出力される小振幅信号の中心電位の閾
値電圧Ｖtnの依存性を低減できる。As described above, the reference level having a negative dependency on the variation of the threshold voltage V tn is used, for example, for the current sources 1-7 and 1-9 in the buffer circuit shown in FIG. Thus, the dependency of the center potential of the small amplitude signal output from the nodes Φ1-1 and Φ1-2 on the threshold voltage V tn can be reduced.

【００４７】図５はバイアス回路の第３の実施例を示し
たものである。このバイアス回路は、図３に示したバイ
アス回路１０とＮＭＯＳ５−１およびＰＭＯＳ５−２に
より構成されている。ＰＭＯＳ５−２は、ソースＳが電
源電位Ｖccに、ゲートＧがバイアス回路１０の出力端子
ＶＲＰＧに、ドレインＤが出力端子ＶＲＮに接続されて
いる。また、ＮＭＯＳ５−１は、ソースが接地電位Ｖss
に、ドレインＤおよびゲートＧが出力端子ＶＲＮに接続
されている。FIG. 5 shows a third embodiment of the bias circuit. This bias circuit includes the bias circuit 10 shown in FIG. 3, the NMOS 5-1 and the PMOS 5-2. The PMOS 5-2 has a source S connected to the power supply potential Vcc , a gate G connected to the output terminal VRPG of the bias circuit 10, and a drain D connected to the output terminal VRN. The source of the NMOS 5-1 has the ground potential V ss.
And a drain D and a gate G are connected to the output terminal VRN.

【００４８】上記バイアス回路の動作について説明す
る。バイアス回路１０の出力端子ＶＲＰＧのリファレン
スレベルは、この回路１０を構成するトランジスタの閾
値電圧ＶtnとＶtpに依存していない。したがって、閾値
電圧Ｖtpが目標値よりも上がるとＰＭＯＳ５−２に流れ
る電流が少くなくなり、出力端子ＶRNのリファレンスレ
ベルはこの閾値電圧の変動分だけ下がる。また、閾値電
圧Ｖtnが目標値よりも上がるとＮＭＯＳ５−１における
ソースＳとドレインＤ間の抵抗値が大きくなり、出力端
子ＶＲＮのリファレンスレベルはこの閾値電圧の変動分
だけ上がる。The operation of the above bias circuit will be described. The reference level of the output terminal VRPG of the bias circuit 10 does not depend on the threshold voltages V tn and V tp of the transistors constituting the circuit 10. Therefore, when the threshold voltage V tp rises above the target value, the current flowing through the PMOS 5-2 decreases, and the reference level of the output terminal V RN decreases by the variation of the threshold voltage. Further, when the threshold voltage V tn rises above the target value, the resistance value between the source S and the drain D in the NMOS 5-1 increases, and the reference level of the output terminal VRN rises by the variation of the threshold voltage.

【００４９】このようにバイアス回路の第３の実施例に
よれば、ＰＭＯＳ５−２のゲートＧをバイアス回路１０
の出力端子ＶＲＰＧに接続し、ＰＭＯＳ５−１のドレイ
ンＤとＮＭＯＳ５−１のドレインＤとゲートＧを出力端
子ＶＲＮに接続することにより、ＰＭＯＳトランジスタ
の閾値電圧Ｖtpが上がると出力端子ＶＲＮのレベルはそ
の変動分だけ下がったリファレンスレベルを、ＮＭＯＳ
トランジスタの閾値電圧Ｖtnが上がると出力端子ＶＲＮ
のレベルはその変動分だけ上がったリファレンスレベル
を得ることができる。As described above, according to the third embodiment of the bias circuit, the gate G of the PMOS 5-2 is connected to the bias circuit 10
By connecting the drain D of the PMOS 5-1 and the drain D and the gate G of the NMOS 5-1 to the output terminal VRN, when the threshold voltage V tp of the PMOS transistor increases, the level of the output terminal VRN becomes The reference level reduced by the amount
When the threshold voltage V tn of the transistor increases, the output terminal VRN
Can obtain a reference level raised by the amount of the change.

【００５０】また、このリファレンスレベルを図２に示
したバッファ回路の電流源１−８の制御に使うことによ
り、閾値電圧Ｖtnおよび閾値電圧Ｖtpのずれに対する影
響を少なくすることができる。Further, by using this reference level for controlling the current source 1-8 of the buffer circuit shown in FIG. 2, the influence on the deviation between the threshold voltage V tn and the threshold voltage V tp can be reduced.

【００５１】図３、図４および図５に示したバイアス回
路は、図１に示したバッファ回路の電流源などの制御に
用いることができるが、たとえば電圧制御型ディレイセ
ルなどの電流源などの制御に用いることにより、製造バ
ラツキや温度特性の変化などによる閾値電圧のずれに対
する出力の影響を少なくすることが可能となる。The bias circuit shown in FIGS. 3, 4 and 5 can be used for controlling the current source of the buffer circuit shown in FIG. 1. For example, the bias circuit shown in FIG. By using it for control, it is possible to reduce the influence of the output on the shift in the threshold voltage due to manufacturing variations, changes in temperature characteristics, and the like.

【００５２】なお、ここで説明したこれら実施例は本発
明を説明するものであって、本発明は必ずしもこれに限
定されるものではない。すなわち、本実施例では本発明
が有利に適用される電界効果トランジスタにより回路を
構成した例を説明したが、バイポーラトランジスタにも
本発明の技術思想を適用することが可能である。Note that these embodiments described here explain the present invention, and the present invention is not necessarily limited thereto. That is, in this embodiment, an example in which a circuit is formed by a field-effect transistor to which the present invention is advantageously applied has been described. However, the technical idea of the present invention can be applied to a bipolar transistor.

【００５３】[0053]

【発明の効果】このように本発明の出力調整機能付電子
回路によれば、製造のバラツキ等による閾値電圧のバラ
ツキがある場合でも、Ｐチャネル型トランジスタの負荷
抵抗がこれに応じて変化するため、第２のノードの電位
の変化を抑えることが可能となる。As described above, according to the electronic circuit with the output adjusting function of the present invention, even if there is a variation in the threshold voltage due to a variation in manufacturing, etc., the load resistance of the P-channel transistor changes accordingly. , The change in the potential of the second node can be suppressed.

【００５４】[0054]

【００５５】さらに、本発明のバイアス回路によれば、
出力側電位の負帰還制御を行うことにより、製造のバラ
ツキ等による閾値電圧のバラツキがある場合でも、安定
したバイアス電圧を出力することができる。また、抵抗
器の抵抗値を十分大きな値にすることにより、第１の電
源の変動に依存されないバイアス電圧を出力することが
できる。Further, according to the bias circuit of the present invention,
By performing the negative feedback control of the output side potential, a stable bias voltage can be output even when there is a variation in the threshold voltage due to a variation in manufacturing or the like. Further, by setting the resistance value of the resistor to a sufficiently large value, it is possible to output a bias voltage independent of the fluctuation of the first power supply.

【図面の簡単な説明】[Brief description of the drawings]

【図１】バッファ回路を示す回路図である。1 is a circuit diagram showing a bus Ffa circuit.

【図２】従来技術におけるバッファ回路の回路図であ
る。FIG. 2 is a circuit diagram of a buffer circuit according to the related art.

【図３】本発明によるバイアス回路の実施例を示す回路
図である。FIG. 3 is a circuit diagram showing an embodiment of a bias circuit according to the present invention.

【図４】本発明によるバイアス回路の第２の実施例を示
す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the bias circuit according to the present invention.

【図５】本発明によるバイアス回路の第３の実施例を示
す回路図である。FIG. 5 is a circuit diagram showing a third embodiment of the bias circuit according to the present invention.

【符号の説明】[Explanation of symbols]

１−１，１−２，１−５，１−６，２−１，２−２，２
−５，２−６，３−２〜３−６，４−１，４−２，５−
１ ＮＭＯＳ １−３，１−４，３−１，５−２ ＰＭＯＳ ３−８ 抵抗器 １０ バイアス回路1-1,1-2,1-5,1-6,2-1,2-2,2
-5,2-6,3-2-3-3,4-1,4-2,5-
DESCRIPTION OF SYMBOLS 1 NMOS 1-3, 1-4, 3-1, 5-2 PMOS 3-8 resistor 10 bias circuit

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 第１の電源に接続された第１の端子と、
第１のノードに接続された第２の端子と、第１の出力端
子に接続された制御電極とを有する第１のトランジスタ
と、 抵抗器に接続された第１の端子と、前記第１の電源に接
続された第２の端子と、前記第１のノードに接続された
制御電極とを有する第２のトランジスタと、 前記第１の出力端子に接続された第１の端子と、前記第
１の電源に接続された第２の端子と、前記第１のノード
に接続された制御電極とを有する第３のトランジスタ
と、 第２の電源に接続された第１の端子と、前記第１のノー
ドに接続された第２の端子と、第２の出力端子に接続さ
れた制御電極とを有する第４のトランジスタと、 前記第２の電源に接続された第１の端子と、前記第２の
トランジスタの第１の端子に前記抵抗器を介して接続さ
れかつ前記第２の出力端子に接続された第２の端子と、
前記第２の出力端子に接続された制御電極とを有する第
５のトランジスタと、 前記第２の電源に接続された第１の端子と、前記第３の
トランジスタの第１の端子に接続された第２の端子と、
前記第２の出力端子に接続された制御電極とを有する第
６のトランジスタとを有することを特徴とするバイアス
回路。A first terminal connected to a first power supply;
A first transistor having a second terminal connected to a first node; a control electrode connected to a first output terminal; a first terminal connected to a resistor; A second transistor having a second terminal connected to a power supply, and a control electrode connected to the first node; a first terminal connected to the first output terminal; A third terminal having a second terminal connected to the first power supply, a control electrode connected to the first node, a first terminal connected to a second power supply, A fourth transistor having a second terminal connected to a node, a control electrode connected to a second output terminal, a first terminal connected to the second power supply, A second terminal connected to a first terminal of the transistor via the resistor; A second terminal connected to
A fifth transistor having a control electrode connected to the second output terminal; a first terminal connected to the second power supply; and a first terminal connected to the first terminal of the third transistor. A second terminal;
A sixth transistor having a control electrode connected to the second output terminal. 【請求項２】 前記第１のトランジスタはＰＭＯＳトラ
ンジスタであり、前記第２ないし第６のトランジスタは
ＮＭＯＳトランジスタであることを特徴とする請求項１
記載のバイアス回路。2. The semiconductor device according to claim 1, wherein said first transistor is a PMOS transistor, and said second to sixth transistors are NMOS transistors.
A bias circuit as described. 【請求項３】 請求項１記載のバイアス回路はさらに、 前記第２の出力端子に接続された第１の入出力端子と、 前記第２の電源に接続された第１の端子と、第３の出力
端子に接続された第２の端子と、前記第１の入出力端子
に接続された制御電極とを有する第７のトランジスタ
と、 前記第３の出力端子に接続された第１の端子と、前記第
１の電源に接続された第２の端子及び制御電極を有する
第８のトランジスタとを有することを特徴とするバイア
ス回路。3. The bias circuit according to claim 1, further comprising: a first input / output terminal connected to the second output terminal; a first terminal connected to the second power supply; A seventh terminal having a second terminal connected to the first output terminal, a seventh transistor having a control electrode connected to the first input / output terminal, and a first terminal connected to the third output terminal. And an eighth transistor having a control terminal and a second terminal connected to the first power supply. 【請求項４】 前記第７のトランジスタ及び前記第８の
トランジスタはＮＭＯＳトランジスタであることを特徴
とする請求項３記載のバイアス回路。4. The bias circuit according to claim 3, wherein said seventh transistor and said eighth transistor are NMOS transistors. 【請求項５】 請求項１記載のバイアス回路はさらに、 前記第１の電源に接続された第１の端子と、第３の出力
端子に接続された第２の端子と、前記第１の出力端子に
接続された制御電極とを有する第７のトランジスタと、 前記第２の電源に接続された第１の端子と、前記第３の
出力端子に接続された第２の端子及び制御電極を有する
第８のトランジスタとを有することを特徴とするバイア
ス回路。5. The bias circuit according to claim 1, further comprising: a first terminal connected to the first power supply, a second terminal connected to a third output terminal, and the first output. A seventh transistor having a control electrode connected to a terminal, a first terminal connected to the second power supply, a second terminal connected to the third output terminal, and a control electrode A bias circuit, comprising: an eighth transistor. 【請求項６】 前記第７のトランジスタはＰＭＯＳトラ
ンジスタであり、前記第８のトランジスタはＮＭＯＳト
ランジスタであることを特徴とする請求項５記載のバイ
アス回路。6. The bias circuit according to claim 5 , wherein said seventh transistor is a PMOS transistor, and said eighth transistor is an NMOS transistor.
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