JP3156891B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP3156891B2 JP3156891B2 JP14500993A JP14500993A JP3156891B2 JP 3156891 B2 JP3156891 B2 JP 3156891B2 JP 14500993 A JP14500993 A JP 14500993A JP 14500993 A JP14500993 A JP 14500993A JP 3156891 B2 JP3156891 B2 JP 3156891B2
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Description
【0001】
【産業上の利用分野】本発明は、化合物半導体を用いた
メタルセミコンダクタ型の電界効果トランジスタ(ME
SFET)に係わり、特にその素子特性の改善に関する
ものである。
メタルセミコンダクタ型の電界効果トランジスタ(ME
SFET)に係わり、特にその素子特性の改善に関する
ものである。
【0002】
【従来の技術】化合物半導体として例えばGaAsで
は、Siと比べて電子の移動度が大きい為、このGaA
sを用いることにより、高周波帯域においてもフラット
な周波数特性を有するMESFETを実現させることが
できる。
は、Siと比べて電子の移動度が大きい為、このGaA
sを用いることにより、高周波帯域においてもフラット
な周波数特性を有するMESFETを実現させることが
できる。
【0003】図2は従来のMESFETの縦断面図であ
る。図2において、MESFETは、半絶縁性化合物半
導体として例えば半絶縁性GaAsの基板13と、動作
層としてのN型GaAs層21と、オーミック接触層と
してのN+型InGaAs層31と、オーミック性電極
としてのソース電極40及びドレイン電極50と、ショ
ットキー障壁を形成するゲート電極60とで構成されて
いる。
る。図2において、MESFETは、半絶縁性化合物半
導体として例えば半絶縁性GaAsの基板13と、動作
層としてのN型GaAs層21と、オーミック接触層と
してのN+型InGaAs層31と、オーミック性電極
としてのソース電極40及びドレイン電極50と、ショ
ットキー障壁を形成するゲート電極60とで構成されて
いる。
【0004】N型GaAs層21は基板13上に積層さ
れ、N+型InGaAs層31は不純物が高濃度にドー
プされ、N型GaAs層21に対してオーミック性を有
してN型GaAs層21上に積層されている。
れ、N+型InGaAs層31は不純物が高濃度にドー
プされ、N型GaAs層21に対してオーミック性を有
してN型GaAs層21上に積層されている。
【0005】そして、ソース電極40及びドレイン電極
50は、N+型InGaAs層31上に形成され、N型
GaAs層21に対して合金化されずにオーミック性が
確保されている。
50は、N+型InGaAs層31上に形成され、N型
GaAs層21に対して合金化されずにオーミック性が
確保されている。
【0006】そして、溝部70はソース電極40とドレ
イン電極50の間のN+型InGaAs層31とN型G
aAs層21とをフォトエッチングすることによって形
成され、ゲート電極60は溝部70の底面71に表出し
たN型GaAs層21上に形成されて、N型GaAs層
21にショットキー障壁を形成している。
イン電極50の間のN+型InGaAs層31とN型G
aAs層21とをフォトエッチングすることによって形
成され、ゲート電極60は溝部70の底面71に表出し
たN型GaAs層21上に形成されて、N型GaAs層
21にショットキー障壁を形成している。
【0007】このように、MESFETでは動作層に溝
部70を形成して所望の動作層の厚さを得ると共に、ソ
ース抵抗及びドレイン抵抗を下げることができるリセス
構造とよばれる構造が採用されることが多く、この場合
のゲート・ドレイン間の耐圧は、ドレイン電極50側の
溝部70のエッジ81近傍に電界が集中することによっ
て制限されていた。
部70を形成して所望の動作層の厚さを得ると共に、ソ
ース抵抗及びドレイン抵抗を下げることができるリセス
構造とよばれる構造が採用されることが多く、この場合
のゲート・ドレイン間の耐圧は、ドレイン電極50側の
溝部70のエッジ81近傍に電界が集中することによっ
て制限されていた。
【0008】そして、ゲート・ドレイン間の耐圧を向上
させる為には、ゲート・ドレイン間の距離を大きくする
ことが一般的であるが、リセス構造においては、溝部7
0のエッジ81近傍における電界を分散させる必要があ
る。
させる為には、ゲート・ドレイン間の距離を大きくする
ことが一般的であるが、リセス構造においては、溝部7
0のエッジ81近傍における電界を分散させる必要があ
る。
【0009】従って、リセス構造を有するMESFET
においては、溝部70を形成する場合のエッチング量を
制御してその深さ及び幅を最適化させたり、図3に示す
ようにリセス構造を内側に向かって多段階エッチングし
た多段リセス構造(特開平2−3938号公報参照)を
採用するようにしていた。
においては、溝部70を形成する場合のエッチング量を
制御してその深さ及び幅を最適化させたり、図3に示す
ようにリセス構造を内側に向かって多段階エッチングし
た多段リセス構造(特開平2−3938号公報参照)を
採用するようにしていた。
【0010】一般に、この多段リセス構造は、段部を多
数形成することにより、ゲート・ドレイン間の電界を一
つ一つの段部のエッジ近傍に分散させて結果的にFET
のゲート・ドレイン間の耐圧を高くしようとするもので
ある。例えば、図3においては、段部72,73が形成
された二段リセス構造であり、そのエッジ82,83そ
れぞれの近傍にゲート・ドレイン間の電界を分散させて
いる。
数形成することにより、ゲート・ドレイン間の電界を一
つ一つの段部のエッジ近傍に分散させて結果的にFET
のゲート・ドレイン間の耐圧を高くしようとするもので
ある。例えば、図3においては、段部72,73が形成
された二段リセス構造であり、そのエッジ82,83そ
れぞれの近傍にゲート・ドレイン間の電界を分散させて
いる。
【0011】
【発明が解決しようとする課題】しかし、このような従
来のMESFETでは、その素子構造を工夫することに
よって高いゲート・ドレイン間の耐圧を確保するように
していた為、その製造工程が煩雑になるという問題点が
有り、例えば多段リセス構造を作る場合など、複数回の
エッチングを厳密に制御して行うような場合には、それ
だけ特性の安定したMESFETを製造することが困難
になるという問題点があった。
来のMESFETでは、その素子構造を工夫することに
よって高いゲート・ドレイン間の耐圧を確保するように
していた為、その製造工程が煩雑になるという問題点が
有り、例えば多段リセス構造を作る場合など、複数回の
エッチングを厳密に制御して行うような場合には、それ
だけ特性の安定したMESFETを製造することが困難
になるという問題点があった。
【0012】本発明は、従来の有するこのような問題点
に鑑みてなされたものであり、その目的とするところ
は、簡単な構造でゲート・ドレイン間の耐圧を高くする
ことができるMES型の電界効果トランジスタを提供す
ることである。
に鑑みてなされたものであり、その目的とするところ
は、簡単な構造でゲート・ドレイン間の耐圧を高くする
ことができるMES型の電界効果トランジスタを提供す
ることである。
【0013】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、面方位の異なる第一結晶面と第二結晶面
とが接してその主表面の断面が原子単位の階段状となっ
ている半絶縁性化合物半導体の基板と、前記主表面上に
その断面を原子単位の階段状として積層されるN型化合
物半導体層と、前記N型化合物半導体層上に形成され、
前記N型化合物半導体層に対してオーミック性を有する
ソース電極と、前記N型化合物半導体層上に形成され、
前記N型化合物半導体層に対してオーミック性を有する
ドレイン電極と、前記ソース電極と前記ドレイン電極の
間の前記N型化合物半導体層に接触してショットキー障
壁を形成するゲート電極と、を具備し、前記ゲート電極
と前記ドレイン電極を前記第一結晶面と前記第二結晶面
とが接して形成されるエッジに交差する方向に配置する
ことを特徴とする電界効果トランジスタである。
に、本発明は、面方位の異なる第一結晶面と第二結晶面
とが接してその主表面の断面が原子単位の階段状となっ
ている半絶縁性化合物半導体の基板と、前記主表面上に
その断面を原子単位の階段状として積層されるN型化合
物半導体層と、前記N型化合物半導体層上に形成され、
前記N型化合物半導体層に対してオーミック性を有する
ソース電極と、前記N型化合物半導体層上に形成され、
前記N型化合物半導体層に対してオーミック性を有する
ドレイン電極と、前記ソース電極と前記ドレイン電極の
間の前記N型化合物半導体層に接触してショットキー障
壁を形成するゲート電極と、を具備し、前記ゲート電極
と前記ドレイン電極を前記第一結晶面と前記第二結晶面
とが接して形成されるエッジに交差する方向に配置する
ことを特徴とする電界効果トランジスタである。
【0014】
【作用】このような本発明では、N型化合物半導体層は
断面を原子単位の階段状とする半絶縁性化合物半導体の
基板上に積層されてその断面を原子単位の階段状とし、
ゲート電極とドレイン電極は、面方位の互いに異なる第
一結晶面と第二結晶面とが接して形成されるエッジに交
差させて配置され、その原子単位に形成された階段のエ
ッジ部分はゲート・ドレイン間の電界を分散させてゲー
ト・ドレイン間の耐圧を向上させる。
断面を原子単位の階段状とする半絶縁性化合物半導体の
基板上に積層されてその断面を原子単位の階段状とし、
ゲート電極とドレイン電極は、面方位の互いに異なる第
一結晶面と第二結晶面とが接して形成されるエッジに交
差させて配置され、その原子単位に形成された階段のエ
ッジ部分はゲート・ドレイン間の電界を分散させてゲー
ト・ドレイン間の耐圧を向上させる。
【0015】
【実施例】次に、本発明の実施例について図面を用いて
説明する。図1は本発明の具体的な実施例を示す縦断面
図である。図1において、電界効果トランジスタは、半
絶縁性化合物半導体として例えば半絶縁性GaAsの基
板10と、この基板10上に積層されたN型GaAs層
20と、N+型InGaAs層30を介してN型GaA
s層20上に形成されたソース電極40及びドレイン電
極50と、ソース電極40とドレイン電極50との間に
形成されたゲート電極60とで構成されている。
説明する。図1は本発明の具体的な実施例を示す縦断面
図である。図1において、電界効果トランジスタは、半
絶縁性化合物半導体として例えば半絶縁性GaAsの基
板10と、この基板10上に積層されたN型GaAs層
20と、N+型InGaAs層30を介してN型GaA
s層20上に形成されたソース電極40及びドレイン電
極50と、ソース電極40とドレイン電極50との間に
形成されたゲート電極60とで構成されている。
【0016】通常、GaAs基板はその主表面の面方位
が(100)となっているものが多く用いられるが、基
板10はオフアングルウエハと呼ばれ、例えば面方位
(100)の第一結晶面11が主表面の垂直方向から傾
き、例えば面方位(011)の第二結晶面12と接して
原子単位の階段が形成されているものである。従って、
基板10のある断面は原子単位の階段状となっている。
が(100)となっているものが多く用いられるが、基
板10はオフアングルウエハと呼ばれ、例えば面方位
(100)の第一結晶面11が主表面の垂直方向から傾
き、例えば面方位(011)の第二結晶面12と接して
原子単位の階段が形成されているものである。従って、
基板10のある断面は原子単位の階段状となっている。
【0017】N型GaAs層20は、MESFETの動
作層として機能するN型化合物半導体層として基板10
上に分子線エピタキシーによって積層される。この場
合、基板10の主表面が階段状となっているので、N型
GaAs層20もその主表面を階段状として結晶成長さ
れると考えられる。
作層として機能するN型化合物半導体層として基板10
上に分子線エピタキシーによって積層される。この場
合、基板10の主表面が階段状となっているので、N型
GaAs層20もその主表面を階段状として結晶成長さ
れると考えられる。
【0018】そして、ソース電極40及びドレイン電極
50は、例えば、第一結晶面11と第二結晶面12とが
接して形成されるエッジ80に垂直に交差する方向に配
置され、不純物が高濃度にドープされたN+型InGa
As層30を介して、N型GaAs層20に対してオー
ミック性を有して形成されている。この場合、図1に示
すようにソース電極40とドレイン電極50を結ぶN型
GaAs層20の断面は、原子単位の階段状となってい
る。
50は、例えば、第一結晶面11と第二結晶面12とが
接して形成されるエッジ80に垂直に交差する方向に配
置され、不純物が高濃度にドープされたN+型InGa
As層30を介して、N型GaAs層20に対してオー
ミック性を有して形成されている。この場合、図1に示
すようにソース電極40とドレイン電極50を結ぶN型
GaAs層20の断面は、原子単位の階段状となってい
る。
【0019】そして、ゲート電極60は、ソース電極4
0とドレイン電極50との間のN型GaAs層20上に
形成され、N型GaAs層20にショットキー障壁を形
成している。
0とドレイン電極50との間のN型GaAs層20上に
形成され、N型GaAs層20にショットキー障壁を形
成している。
【0020】このようなMESFETでは、ゲート電極
60とドレイン電極50側のN+型InGaAs層30
との間に原子単位の階段が形成されているので、結果的
に原子単位の多段リセス構造と同様の構造となっている
とみなすことができる。
60とドレイン電極50側のN+型InGaAs層30
との間に原子単位の階段が形成されているので、結果的
に原子単位の多段リセス構造と同様の構造となっている
とみなすことができる。
【0021】従って、ゲート電極60とドレイン電極5
0側のN+型InGaAs層30との間の電界もその原
子単位で形成された階段のエッジ80に細かく分散され
ることとなり、そのゲート・ドレイン間の耐圧を大きく
することができると考えられる。
0側のN+型InGaAs層30との間の電界もその原
子単位で形成された階段のエッジ80に細かく分散され
ることとなり、そのゲート・ドレイン間の耐圧を大きく
することができると考えられる。
【0022】このようなMESFETでは、耐圧を大き
くする為に複雑な構造を採用する必要がなく、簡単な製
造工程によって高耐圧のMESFETを製造することが
可能となる。
くする為に複雑な構造を採用する必要がなく、簡単な製
造工程によって高耐圧のMESFETを製造することが
可能となる。
【0023】また、本発明においては、基板10とN型
GaAs層20の間に例えばバッファー層としてアンド
ープのGaAs層など、MESFETの特性を向上させ
る他の化合物半導体層を設けても良い。
GaAs層20の間に例えばバッファー層としてアンド
ープのGaAs層など、MESFETの特性を向上させ
る他の化合物半導体層を設けても良い。
【0024】また、ソース電極40及びドレイン電極5
0はN型GaAs層20に対してオーミック性を有して
いれば良いので、N型GaAs層20とソース電極40
及びドレイン電極50との間に、N+型InGaAs層
30の他に例えば接触抵抗を下げるなどの素子特性を改
善させるその他の化合物半導体層を設けても良い。
0はN型GaAs層20に対してオーミック性を有して
いれば良いので、N型GaAs層20とソース電極40
及びドレイン電極50との間に、N+型InGaAs層
30の他に例えば接触抵抗を下げるなどの素子特性を改
善させるその他の化合物半導体層を設けても良い。
【0025】
【発明の効果】本発明は、以上説明したように、オフア
ングルウエハー上にMES型の電界効果トランジスタを
形成するように構成されているので、簡単な構造でゲー
ト・ドレイン間の耐圧を高くすることができる電界効果
トランジスタを提供することができる。
ングルウエハー上にMES型の電界効果トランジスタを
形成するように構成されているので、簡単な構造でゲー
ト・ドレイン間の耐圧を高くすることができる電界効果
トランジスタを提供することができる。
【図1】本発明の具体的な実施例を示す縦断面図であ
る。
る。
【図2】従来のMESFETの縦断面図である。
【図3】従来の多段リセス構造を有するMESFETの
縦断面図である。
縦断面図である。
10 基板 11 第一結晶面 12 第二結晶面 20 N型化合物半導体層 40 ソース電極 50 ドレイン電極 60 ゲート電極 80 エッジ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−261178(JP,A) 特開 平1−296612(JP,A) 特開 昭54−134989(JP,A) 特開 平5−198826(JP,A) 特開 昭57−1223(JP,A) 特開 昭57−197871(JP,A) 特開 平2−216835(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/338 H01L 21/20 H01L 29/812
Claims (1)
- 【請求項1】面方位の異なる第一結晶面と第二結晶面と
が接してその主表面の断面が原子単位の階段状となって
いる半絶縁性化合物半導体の基板と、 前記主表面上にその断面を原子単位の階段状として積層
されるN型化合物半導体層と、 前記N型化合物半導体層上に形成され、前記N型化合物
半導体層に対してオーミック性を有するソース電極と、 前記N型化合物半導体層上に形成され、前記N型化合物
半導体層に対してオーミック性を有するドレイン電極
と、 前記ソース電極と前記ドレイン電極の間の前記N型化合
物半導体層に接触してショットキー障壁を形成するゲー
ト電極と、 を具備し、 前記ゲート電極と前記ドレイン電極を前記第一結晶面と
前記第二結晶面とが接して形成されるエッジに交差する
方向に配置することを特徴とする電界効果トランジス
タ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14500993A JP3156891B2 (ja) | 1993-06-16 | 1993-06-16 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14500993A JP3156891B2 (ja) | 1993-06-16 | 1993-06-16 | 電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0714851A JPH0714851A (ja) | 1995-01-17 |
JP3156891B2 true JP3156891B2 (ja) | 2001-04-16 |
Family
ID=15375340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14500993A Expired - Fee Related JP3156891B2 (ja) | 1993-06-16 | 1993-06-16 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3156891B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5169515B2 (ja) * | 2008-06-16 | 2013-03-27 | 富士通株式会社 | 化合物半導体装置 |
JP4179539B2 (ja) | 2003-01-15 | 2008-11-12 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
JP5682601B2 (ja) * | 2012-08-09 | 2015-03-11 | 富士通株式会社 | 化合物半導体装置 |
TWI664726B (zh) * | 2017-05-31 | 2019-07-01 | 財團法人工業技術研究院 | 歐姆接觸結構及具有此歐姆接觸結構之半導體元件 |
-
1993
- 1993-06-16 JP JP14500993A patent/JP3156891B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0714851A (ja) | 1995-01-17 |
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