JP3156638B2 - Semiconductor integrated circuit with built-in output impedance adjustment circuit - Google Patents
Semiconductor integrated circuit with built-in output impedance adjustment circuitInfo
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Description
【発明の属する技術分野】本発明は伝送線路を駆動する
半導体集積回路の出力回路に関し、特に信号伝送時の反
射による波形歪みを低減するために出力インピーダンス
調整回路を内蔵した半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit of a semiconductor integrated circuit for driving a transmission line, and more particularly to a semiconductor integrated circuit having a built-in output impedance adjusting circuit for reducing waveform distortion due to reflection during signal transmission.
【0001】[0001]
【従来の技術】半導体集積回路と半導体集積回路との間
をプリント配線板やケーブルなどの伝送線路を用いて信
号伝送する場合、信号駆動回路の出力インピーダンスと
伝送線路のインピーダンスとの整合がとれていないと反
射による波形歪みが生じ、必要以上に遅延時間を要する
ことになる。2. Description of the Related Art When transmitting a signal between a semiconductor integrated circuit and a semiconductor integrated circuit using a transmission line such as a printed wiring board or a cable, the output impedance of the signal drive circuit and the impedance of the transmission line are matched. If not, waveform distortion due to reflection occurs, and a delay time is required more than necessary.
【0002】しかしながら、出力回路のインピーダンス
は製造プロセスのばらつき、電源電圧変動および温度変
動により変化する。また、出力回路に接続される伝送線
路は線路に接続される負荷回路の数や形態によりその特
性インピーダンスが変化し、出力回路と伝送線路との間
でインピーダンス不整合が起こりやすい。However, the impedance of an output circuit changes due to manufacturing process variations, power supply voltage variations, and temperature variations. Further, the characteristic impedance of the transmission line connected to the output circuit changes depending on the number and form of the load circuits connected to the line, and impedance mismatch easily occurs between the output circuit and the transmission line.
【0003】そこで特開平8−321769号公報に開
示される従来技術では、インピーダンス整合をとるため
伝送線路に接続された出力回路の出力部の出力電圧をモ
ニタし、検出された電圧と基準電圧を比較し、その比較
の結果により伝送線路を駆動するために最適な出力電圧
を得るために出力インピーダンスを制御しようというも
のである。In the prior art disclosed in Japanese Patent Application Laid-Open No. 8-321969, an output voltage of an output section of an output circuit connected to a transmission line is monitored for impedance matching, and a detected voltage and a reference voltage are compared. A comparison is made, and the output impedance is controlled to obtain an optimum output voltage for driving the transmission line based on the result of the comparison.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、特開平
8−321769号公報に開示される従来の技術は、出
力回路に接続される伝送線路インピーダンスと出力回路
インピーダンスとの分圧比により得られる出力初期電圧
を利用しているため、出力回路に接続される伝送線路は
図6(a)に示されるようにそのインピーダンスが最遠
端の負荷まで均一の線路でなければ正常な制御ができな
い。すなわち、この従来技術は任意のインピーダンスの
伝送線路に対応可能ではあるが、伝送線路のインピーダ
ンスが出力回路端側と負荷回路端側とで異なった場合、
適正な出力インピーダンスが得られなくなり波形歪みが
大きくなる。However, the prior art disclosed in Japanese Unexamined Patent Application Publication No. 8-321969 discloses an output initial voltage obtained by a voltage dividing ratio between a transmission line impedance connected to an output circuit and an output circuit impedance. Therefore, the transmission line connected to the output circuit is
As shown in FIG. 6A, normal control cannot be performed unless the impedance of the line is uniform to the load at the farthest end. In other words, this prior art is applicable to a transmission line with an arbitrary impedance, but when the impedance of the transmission line is different between the output circuit end side and the load circuit end side,
An appropriate output impedance cannot be obtained, and the waveform distortion increases.
【0005】出力回路端側と出力回路からみて最遠負荷
回路端とで伝送線路のインピーダンスが異なる例を図6
(b)および(c)に示す。図6(b)を参照すると、
伝送線路の最遠負荷回路端側のインピーダンスは出力回
路端側のインピーダンスよりも負荷が接続されているぶ
んだけ低くなる。したがって、図6(b)の伝送線路を
従来技術の出力回路で駆動した場合、出力回路からは負
荷が軽く見えるため出力回路の駆動能力を低めに誤制御
してしまうという問題がある。FIG. 6 shows an example in which the impedance of the transmission line differs between the output circuit end side and the farthest load circuit end viewed from the output circuit.
(B) and (c) . Referring to FIG. 6B,
The impedance on the farthest load circuit end side of the transmission line is lower than the impedance on the output circuit end side by an amount corresponding to the load connected. Therefore, when the transmission line in FIG. 6B is driven by the output circuit of the related art, the load appears to be light from the output circuit, so that there is a problem that the driving capability of the output circuit is erroneously controlled to be low.
【0006】図6(b)とは逆に図6(C)に示される
ように出力回路端側のインピーダンスが低い場合は、出
力回路からは負荷が重く見えるため出力回路の駆動能力
を高く誤制御するという問題がある。 Shown in FIG. 6 (C) opposite to [0006] and FIG. 6 (b)
As described above, when the impedance at the output circuit end side is low, the load appears heavy from the output circuit, so that there is a problem that the driving capability of the output circuit is high and erroneously controlled.
【0007】本発明の目的は伝送線路のインピーダンス
が不均一であっても、信号受信端での波形をモニタし、
出力回路の駆動能力を制御することにより、ドライバ信
号伝送時の反射による波形歪みを防止し、信号伝送を高
速化し、一定の時間における伝送効率を向上できる半導
体集積回路を提供することにある。An object of the present invention is to monitor a waveform at a signal receiving end even if the impedance of a transmission line is uneven,
It is an object of the present invention to provide a semiconductor integrated circuit capable of preventing waveform distortion due to reflection at the time of driver signal transmission, controlling signal transmission speed, and improving transmission efficiency in a given time by controlling the driving capability of an output circuit.
【0008】[0008]
【課題を解決するための手段】本発明では集積回路が伝
送線路を駆動した際、受信部における信号初期振幅をド
ライバ集積回路が自己モニタし最適な出力インピーダン
ス値に自己補正するというものである。According to the present invention, when an integrated circuit drives a transmission line, a driver integrated circuit self-monitors a signal initial amplitude in a receiving section and self-corrects the signal to an optimum output impedance value.
【0009】実際の信号伝送に使用する伝送線路の他
に、前記伝送線路と同一形態、同一負荷で構成された同
一インピーダンスを持つダミーの伝送線路をドライバ集
積回路の他の出力端子へ接続する。ダミー伝送線を構成
するパターンの他の一端は折り返し同一ドライバ集積回
路の入力端子へと接続され、出力回路がダミー伝送線を
駆動した時の上記入力端子における信号波形を基に出力
回路のインピーダンスを調整する手段を有する構成とな
っている。In addition to the transmission line used for actual signal transmission, a dummy transmission line having the same form and the same load as the transmission line and having the same impedance is connected to another output terminal of the driver integrated circuit. The other end of the pattern forming the dummy transmission line is folded back and connected to the input terminal of the same driver integrated circuit, and the impedance of the output circuit is determined based on the signal waveform at the input terminal when the output circuit drives the dummy transmission line. It is configured to have a means for adjusting.
【0010】[0010]
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【0011】図1を参照すると、本発明の実施の形態に
おいては、半導体集積回路20の内部回路22が出力回
路8と接続され、さらに、出力端子9を介してケーブル
またはプリント配線板などのインピーダンスを有する伝
送線路10と接続される。伝送線路10は受信回路すな
わち負荷回路11a,11b,11cおよび11d(以
下、負荷回路群11)と接続されており、出力回路8が
出力した信号が伝送線路10を介して負荷回路群11に
伝送される。また、前記の信号伝送用回路とは別に、半
導体集積回路20内では、内部回路21が出力回路1と
接続され、出力回路1は出力端子2を経由して伝送線路
10と同一インピーダンスでかつ同一負荷形態を有する
ダミー伝送線路3と接続される。Referring to FIG. 1, in the embodiment of the present invention, an internal circuit 22 of a semiconductor integrated circuit 20 is connected to an output circuit 8, and furthermore, an impedance of a cable or a printed wiring board or the like is output via an output terminal 9. Is connected to the transmission line 10 having The transmission line 10 is connected to receiving circuits, that is, load circuits 11a, 11b, 11c, and 11d (hereinafter, load circuit group 11), and a signal output from the output circuit 8 is transmitted to the load circuit group 11 via the transmission line 10. Is done. In addition to the signal transmission circuit, in the semiconductor integrated circuit 20, an internal circuit 21 is connected to the output circuit 1, and the output circuit 1 has the same impedance and the same impedance as the transmission line 10 via the output terminal 2. It is connected to a dummy transmission line 3 having a load form.
【0012】ここで、ダミー負荷回路4a,4bおよび
4c(以下、負荷回路群4)は負荷回路群11と負荷容
量が同じものであれば特に制限はなく何を用いてもよ
い。ただし、ダミー伝送線路3の最遠端は半導体集積回
路20の入力端子5と接続されるため、ダミー伝送線路
3に接続されるダミー負荷回路群4の数は負荷回路群1
1の数より1個少ない数となる。Here, the dummy load circuits 4a, 4b and 4c (hereinafter referred to as load circuit group 4) are not particularly limited as long as they have the same load capacity as the load circuit group 11, and any may be used. However, since the farthest end of the dummy transmission line 3 is connected to the input terminal 5 of the semiconductor integrated circuit 20, the number of the dummy load circuit groups 4 connected to the dummy transmission line 3 is
The number is one less than the number of ones.
【0013】本実施の形態においては、伝送線路10と
伝送線路3とは半導体集積回路からみるとインピーダン
スが全く同じと言うことになる。すなわち、出力回路1
および8が同一駆動能力を有していれば負荷回路11a
とダミー負荷4aに到達する信号波形は全く同じものと
なる。以降同様に11bと4b、11cと4c、11d
と入力端子5へはそれぞれ同一の波形が伝送される。In this embodiment, the transmission line 10 and the transmission line 3 have exactly the same impedance when viewed from a semiconductor integrated circuit. That is, the output circuit 1
And 8 have the same driving capability, the load circuit 11a
And the signal waveform reaching the dummy load 4a is exactly the same. Thereafter, similarly, 11b and 4b, 11c and 4c, 11d
And the input terminal 5 transmit the same waveform.
【0014】本実施形態において伝送波形が最適となる
ためには最遠端の負荷における波形を最適化すればよ
い。半導体集積回路20から最遠端の負荷回路11dま
での距離は実際には離れているためモニタすることはで
きないが、信号伝送線路10と同一負荷を持つ伝送線を
折り返して入力端子5と接続したダミー伝送線路3につ
いては最遠端負荷として入力端子5の波形をモニタする
手段を有することになる。したがって、入力端子5の波
形を最適化すれば負荷回路11dにおける波形も最適化
される。In the present embodiment, in order to optimize the transmission waveform, the waveform at the farthest load should be optimized. Although the distance from the semiconductor integrated circuit 20 to the farthest end load circuit 11d cannot be monitored because it is actually large, the transmission line having the same load as the signal transmission line 10 is folded back and connected to the input terminal 5. The dummy transmission line 3 has means for monitoring the waveform of the input terminal 5 as the farthest end load. Therefore, if the waveform at the input terminal 5 is optimized, the waveform at the load circuit 11d is also optimized.
【0015】図3に示すように、出力回路1は出力段に
トランジスタ30および31が多段並列に接続され制御
信号入力端子群36への入力信号により駆動するトラン
ジスタ数が制御され出力インピーダンスが変化するよう
な構成となっている。出力回路8はこの出力回路1と同
一構成を有し、出力回路1と同一の制御信号により出力
インピーダンス同じ率で変化させることができる。ま
た、出力回路1の他の構成例として、図4のように、ト
ランジスタ42が最終段トランジスタ40および41と
直列に接続され制御信号入力端子群36への入力信号に
より、導通するトランジスタ数が制御され出力インピー
ダンスが変化する回路構成としてもよい。なお、出力回
路1の駆動能力は実際に駆動が予測される各種伝送線路
のインピーダンス幅以上の調整幅を持つようトランジス
タ数並びに1個当たりの駆動能力を設定する。As shown in FIG. 3, in an output circuit 1, transistors 30 and 31 are connected in multiple stages in an output stage, and the number of transistors driven by an input signal to a control signal input terminal group 36 is controlled to change the output impedance. It has such a configuration. The output circuit 8 has the same configuration as the output circuit 1 and can change the output impedance at the same rate by the same control signal as the output circuit 1. Further, as another configuration example of the output circuit 1, as shown in FIG. 4, a transistor 42 is connected in series with the last-stage transistors 40 and 41, and the number of conducting transistors is controlled by an input signal to the control signal input terminal group 36. Alternatively, a circuit configuration in which the output impedance changes may be used. The driving capability of the output circuit 1 is set such that the number of transistors and the driving capability per transistor are adjusted so as to have an adjustment width equal to or larger than the impedance width of various transmission lines whose driving is actually predicted.
【0016】入力端子5には、図5で示すように、電圧
検出回路6が接続されており、入力端子5で受けた信号
立ち上がりに対し一定の遅延を加える遅延回路57が出
力するタイミング信号で入力端子5の電圧を取り込む構
成となっている。As shown in FIG. 5, a voltage detection circuit 6 is connected to the input terminal 5, and a timing signal output from a delay circuit 57 for applying a certain delay to the rise of the signal received at the input terminal 5. The voltage of the input terminal 5 is taken in.
【0017】また、入力電圧検出回路6はさらにインピ
ーダンス制御信号生成回路7と接続される。The input voltage detection circuit 6 is further connected to an impedance control signal generation circuit 7.
【0018】ここで、入力電圧検出回路6およびインピ
ーダンス制御信号生成回路7について詳細に説明する。Here, the input voltage detection circuit 6 and the impedance control signal generation circuit 7 will be described in detail.
【0019】比較器53,54はそれぞれ異なる判定電
圧VREF1およびVREF2を持っている。この判定電圧VRE
F1およびVREF2は半導体集積回路20の内部で生成して
も、外部より入力してもかまわない。比較器53および
54の出力は、遅延回路57から出力されるサンプリン
グ信号で動作するフリップフロップ(以下F/Fと呼
ぶ)55および56に与えられる。The comparators 53 and 54 have different judgment voltages VREF1 and VREF2, respectively. This determination voltage VRE
F1 and VREF2 may be generated inside the semiconductor integrated circuit 20 or may be input from outside. The outputs of the comparators 53 and 54 are provided to flip-flops (hereinafter referred to as F / F) 55 and 56 that operate on the sampling signal output from the delay circuit 57.
【0020】F/F55および56の出力はインピーダ
ンス制御回路7内のカウンタ回路58を経由して保持回
路59に送られる。The outputs of the F / Fs 55 and 56 are sent to a holding circuit 59 via a counter circuit 58 in the impedance control circuit 7.
【0021】次に出力回路の駆動能力、すなわち出力イ
ンピーダンス、の違いが伝送信号波形の歪みにどのよう
に影響するかを図1および図2を参照して説明する。Next, how the difference in the driving capability of the output circuit, that is, the output impedance, affects the distortion of the transmission signal waveform will be described with reference to FIGS.
【0022】図2の波形100は、出力回路1の出力イ
ンピーダンス値がその回路1が接続される伝送線路3の
インピーダンス値より大きい場合の出力端子2の過渡電
圧波形である。その時の最遠端負荷5の受信側波形が図
2の波形101である。A waveform 100 in FIG. 2 is a transient voltage waveform at the output terminal 2 when the output impedance value of the output circuit 1 is larger than the impedance value of the transmission line 3 to which the circuit 1 is connected. The receiving side waveform of the farthest end load 5 at that time is the waveform 101 in FIG.
【0023】この場合、信号が最初に最遠端負荷5に到
達する時刻tL1での電圧(以下ではこれを最遠端負荷の
初期振幅と呼ぶ)は電圧VREF1およびVREF2に達しな
い。電圧VREF1およびVREF2に達するには時刻tL4まで
の時間を要する。In this case, the voltage at the time tL1 when the signal first reaches the farthest end load 5 (hereinafter referred to as the initial amplitude of the farthest load) does not reach the voltages VREF1 and VREF2. It takes time until time tL4 to reach voltages VREF1 and VREF2.
【0024】さらに出力インピーダンスを下げ、図2の
波形110となるまで駆動能力を上げる。なお、この場
合でも最遠端負荷の初期振幅は電圧VREF1およびVREF2
に達していない。電圧VREF1およびVREF2に達するには
時刻tL3までの時間を要する。Further, the output impedance is lowered, and the driving capability is increased until the waveform 110 shown in FIG. 2 is obtained. Even in this case, the initial amplitude of the farthest end load is equal to the voltages VREF1 and VREF2.
Has not reached. It takes time until time tL3 to reach the voltages VREF1 and VREF2.
【0025】さらに出力インピーダンスを下げ、図2の
波形120となるまで駆動能力を上げる。この場合、受
信側の電圧波形においては時刻tL1で電圧VREF1とVRE
F2の中間電圧に達しており、出力波形が図2の波形10
0および110のときより信号は受信側では早く確定す
る。Further, the output impedance is reduced, and the driving capability is increased until the waveform 120 shown in FIG. 2 is obtained. In this case, in the voltage waveform on the receiving side, the voltages VREF1 and VRE1 at time tL1.
The intermediate voltage of F2 has been reached, and the output waveform is the waveform 10 in FIG.
The signal is determined earlier on the receiving side than at 0 and 110.
【0026】この上さらに出力インピーダンスを下げ、
図2の波形130の波形まで駆動能力を上げた時の受信
波形が図2の波形131である。すると、図2の波形1
21と同様に受信側では時刻tL1で電圧VREF1およびV
REF2に達しているにも関わらず、時刻tL2では逆に電圧
VREF1より電圧が低下する。この後、電圧VREF1を上回
るのは時刻tL3以降となる。Further, the output impedance is further reduced,
The received waveform when the driving capability is increased to the waveform 130 in FIG. 2 is the waveform 131 in FIG. Then, the waveform 1 in FIG.
21, the voltages VREF1 and VREF1 at time tL1 on the receiving side.
In spite of reaching REF2, at the time tL2, the voltage conversely drops below the voltage VREF1. Thereafter, the voltage exceeds the voltage VREF1 after time tL3.
【0027】すなわち、出力回路1が出力した信号を負
荷回路5で確実に受信できる時間が一番早い条件は出力
波形が図2の波形120の場合である。That is, the condition under which the signal output from the output circuit 1 can be reliably received by the load circuit 5 is earliest when the output waveform is the waveform 120 in FIG.
【0028】従って入力端で最適な伝送波形となるには
入力端子での初期振幅がVREF1とVREF2との中間電圧で
あればよいと言える。Therefore, in order to obtain an optimum transmission waveform at the input terminal, it can be said that the initial amplitude at the input terminal should be an intermediate voltage between VREF1 and VREF2.
【0029】次に、本発明の実施の形態の動作について
図1、図2、図3、図4および図5を参照して説明す
る。Next, the operation of the embodiment of the present invention will be described with reference to FIGS. 1, 2, 3, 4 and 5.
【0030】入力電圧検出回路6の検出タイミングは伝
送波形が最初に到達する時刻tL1より遅延した時刻tLS
に設定する。この遅延量は電圧検出回路6内の遅延回路
57により一定の時間に設定する。ただし、検出タイミ
ングtLSは時刻tL2を越えないものとしなければならな
い。The detection timing of the input voltage detection circuit 6 is the time tLS which is delayed from the time tL1 when the transmission waveform first arrives.
Set to. This delay amount is set to a fixed time by the delay circuit 57 in the voltage detection circuit 6. However, the detection timing tLS must not exceed the time tL2.
【0031】まず、伝送線路と接続された半導体集積回
路20が信号伝送を開始する前、たとえば半導体集積回
路20の電源を立ち上げた直後においては出力回路の初
期状態を出力インピーダンスが最大つまり駆動能力が最
小になるよう設定しておく。First, before the semiconductor integrated circuit 20 connected to the transmission line starts signal transmission, for example, immediately after the power supply of the semiconductor integrated circuit 20 is turned on, the initial state of the output circuit is determined by the output impedance being maximum, that is, the driving capability. Is set to be minimum.
【0032】これより出力インピーダンスの調整シーケ
ンスに入る。Now, an output impedance adjustment sequence starts.
【0033】内部回路21は出力端子2がLowレベル
→Highレベル→Lowレベル→Highレベルの繰
り返し信号を出力するようテストパターン信号を出力回
路へ送る。このテストパターン信号は内部回路用クロッ
ク端子23から入力されるクロックを分周して生成して
もよい。The internal circuit 21 sends a test pattern signal to the output circuit so that the output terminal 2 outputs a repetition signal of Low level → High level → Low level → High level. The test pattern signal may be generated by dividing the frequency of the clock input from the internal circuit clock terminal 23.
【0034】出力がLowレベルからHighレベルに
遷移するときに前述したサンプリングタイミングtLSで
入力端子5に現れる初期振幅を電圧検出回路6で検出す
る。検出した初期振幅電圧が図2の波形100で示され
るように判定電圧VREF1およびVREF2より低い場合は電
圧検出回路6内の2つのF/F55および56は“0”
および“0”にセットされる。電圧検出回路6は現在の
駆動能力が低すぎるという検出信号(F/F55,56
にセットされた“0”,“0”のこと)を制御回路7へ
発する。制御回路7では電圧検出回路6より“0”,
“0”信号を受けるとカウンタ回路で生成した駆動能力
を一段増加する指示信号を出力回路1へ出力し、出力回
路は駆動能力を一段上げる。この後、次の信号立ち上が
りでも同様に検出作業を行う。When the output transitions from the low level to the high level, the voltage detector 6 detects the initial amplitude appearing at the input terminal 5 at the sampling timing tLS described above. When the detected initial amplitude voltage is lower than the determination voltages VREF1 and VREF2 as shown by the waveform 100 in FIG. 2, the two F / Fs 55 and 56 in the voltage detection circuit 6 are set to "0".
And "0" are set. The voltage detection circuit 6 generates a detection signal (F / F 55, 56) indicating that the current driving capability is too low.
Is set to "0", "0") to the control circuit 7. In the control circuit 7, "0",
Upon receiving the "0" signal, the output circuit 1 outputs an instruction signal generated by the counter circuit to increase the driving capability by one stage, and the output circuit increases the driving capability by one stage. Thereafter, the detection operation is similarly performed at the next rising edge of the signal.
【0035】一段ずつ駆動能力を上げていき、初期振幅
電圧が図2の波形120で示されるように検出タイミン
グtLSにおいて検出電圧が判定電圧VREF1とVREF2との
中間となったら電圧検出回路6内のF/F55および5
6は“1”および“0”にそれぞれセットされる。制御
回路7では電圧検出回路からの信号“1”および“0”
を受けると、出力インピーダンスは最適値であると判断
し駆動能力制御動作を停止する。この時の駆動能力調整
信号は制御回路内に配したフリップフロップ、RAM等
何らかの保持回路59により保持させておく。The drive capability is increased step by step. When the initial amplitude voltage becomes intermediate between the determination voltages VREF1 and VREF2 at the detection timing tLS as shown by the waveform 120 in FIG. F / F55 and 5
6 is set to "1" and "0", respectively. In the control circuit 7, the signals "1" and "0" from the voltage detection circuit are output.
Then, the output impedance is determined to be the optimum value, and the driving capability control operation is stopped. The driving capability adjustment signal at this time is held by a holding circuit 59 such as a flip-flop or a RAM arranged in the control circuit.
【0036】この時点で出力回路は接続される伝送線路
に最適な駆動能力に設定されており、受信部における波
形は図2の波形121で示されるように歪みのない波形
となる。At this point, the output circuit has been set to have the optimum driving capability for the transmission line to be connected, and the waveform at the receiving section has no distortion as shown by the waveform 121 in FIG.
【0037】これで駆動能力の調整シーケンスが終了
し、保持回路59に設定されている制御信号により信号
出力回路8の出力インピーダンスが最適に設定されてお
り、実際の信号伝送に使用できるようになる。This completes the drive capacity adjustment sequence, and the output impedance of the signal output circuit 8 is optimally set by the control signal set in the holding circuit 59, and can be used for actual signal transmission. .
【0038】上述した説明は信号の立ち上がりで出力駆
動能力を調整する場合について説明したが信号の立下が
りで調整する場合も判定レベルが異なるだけであり手順
としては同様である。In the above description, the case where the output drivability is adjusted at the rising edge of the signal has been described. However, the adjustment procedure at the falling edge of the signal is the same as the procedure except that the determination level is different.
【0039】なお、初期状態の駆動能力を最大とし制御
により出力インピーダンスを上げていく手順をとっても
構わない。It should be noted that a procedure may be adopted in which the driving capability in the initial state is maximized and the output impedance is increased by control.
【0040】また、出力回路の例として図3に示される
ように出力段のHigh側とLow側にそれぞれ駆動能
力調整機構がある場合はHigh側とLow側それぞれ
個別に調整する必要があるが出力段のHigh側とLo
w側の一段あたりの駆動能力を同一値とすることにより
立ち上がりまたは立下がりどちらか一方の検出結果より
High側とLow側の両方の駆動能力調整を済ませる
ことができる。As shown in FIG. 3 as an example of the output circuit, when there are drive capacity adjusting mechanisms on the High side and the Low side of the output stage, it is necessary to individually adjust the High side and the Low side. High side of the step and Lo
By setting the drive capability per one stage on the w side to the same value, it is possible to complete the drive capability adjustment on both the High side and the Low side based on either the rising or falling detection result.
【0041】また出力回路の例として図4に示されるよ
うに出力トランジスタ40および41と直列に駆動調整
用回路を設けている場合でも同様に立ち上がりまたは立
下がりのどちらか一方の検出結果により調整を済ませる
ことが可能となる。Also, as shown in FIG. 4 , as an example of an output circuit, even when a drive adjustment circuit is provided in series with output transistors 40 and 41, adjustment is similarly performed based on either the rising or falling detection result. Can be completed.
【0042】[0042]
【発明の効果】本発明の第1の効果は、伝送線路を駆動
する半導体集積回路において、伝送線路を変更したり、
伝送線路に接続される負荷形態を変更することによる不
均一な伝送線路のインピーダンス変化に対し、半導体集
積回路を作り替えることなく常に最適な出力インピーダ
ンスに制御することができるため、信号伝送時の波形歪
みが少なく高速信号伝送が可能となる。The first effect of the present invention is that in a semiconductor integrated circuit for driving a transmission line, the transmission line can be changed,
Even if the impedance of the transmission line is not uniform due to the change of the load connected to the transmission line, the output impedance can always be controlled to the optimum without changing the semiconductor integrated circuit. And high-speed signal transmission becomes possible.
【0043】本発明の第2の効果は、接続される伝送線
路のインピーダンスにあわせて最適な出力インピーダン
スに調整することにより、過渡的な出力電流を必要最低
限に抑えることが可能となり、かつ受信回路部には終端
回路が必要無くなるため、終端回路に流れる定常電流、
つまり出力回路を流れる定常電流も皆無とすることがで
きる。The second effect of the present invention is that, by adjusting the output impedance to an optimum value in accordance with the impedance of the transmission line to be connected, it is possible to suppress the transient output current to the minimum necessary, Since a termination circuit is not required in the circuit section, the steady current flowing through the termination circuit,
That is, there can be no steady-state current flowing through the output circuit.
【0044】これにより出力回路の消費電力も伝送線路
にあわせて最低限に抑えることができる。Thus, the power consumption of the output circuit can be minimized in accordance with the transmission line.
【図1】本発明の実施の形態を示す図である。FIG. 1 is a diagram showing an embodiment of the present invention.
【図2】本発明の実施の形態の動作を説明するための波
形図である。FIG. 2 is a waveform chart for explaining the operation of the embodiment of the present invention.
【図3】本発明における出力回路部の構成を示す図であ
る。FIG. 3 is a diagram illustrating a configuration of an output circuit unit according to the present invention.
【図4】本発明における出力回路部の他の構成を示す図
である。FIG. 4 is a diagram showing another configuration of the output circuit unit according to the present invention.
【図5】本発明における初期電圧検出回路の構成を示す
図である。FIG. 5 is a diagram showing a configuration of an initial voltage detection circuit according to the present invention.
【図6】従来技術を示す図である。FIG. 6 is a diagram showing a conventional technique.
1,8 出力回路 2,9 出力端子 3 ダミー伝送線路 4a,4b,4c ダミー負荷 5 入力端子 6 電圧検出回路 7 インピーダンス制御信号生成回路 10 信号伝送線路 11a,11b,11c,11d 負荷回路 20 半導体集積回路 21,22 内部回路 23 内部回路用クロック端子 30 LOW電圧出力駆動能力調整用トランジスタ 31 HIGH電圧出力駆動能力調整用トランジスタ 32 LOW電圧出力用トランジスタ 33 HIGH電圧出力用トランジスタ 34 出力回路入力端子 35 出力回路出力端子 36 制御信号入力端子群 40 LOW電圧出力用トランジスタ 41 HIGH電圧出力用トランジスタ 42 出力駆動能力調整用トランジスタ 51,52 判定電圧入力端子 53,54 比較器 55,56 フリップフロップ 57 遅延回路 58 カウンタ回路 59 保持回路 60 制御信号出力端子 61 インピーダンス制御信号生成回路用クロック端
子 100 出力端子における信号立ち上がり波形(駆動
能力小の場合) 101 最遠端負荷回路入力信号立ち上がり波形(駆
動能力小の場合) 110 出力端子における信号立ち上がり波形(駆動
能力小の場合) 111 最遠端負荷回路入力信号立ち上がり波形(駆
動能力小の場合) 120 出力端子における信号立ち上がり波形(駆動
能力適正の場合) 121 最遠端負荷回路入力信号立ち上がり波形(駆
動能力適正の場合) 130 出力端子における信号立ち上がり波形(駆動
能力大の場合) 131 最遠端負荷回路入力信号立ち上がり波形(駆
動能力大の場合)1,8 output circuit 2,9 output terminal 3 dummy transmission line 4a, 4b, 4c dummy load 5 input terminal 6 voltage detection circuit 7 impedance control signal generation circuit 10 signal transmission line 11a, 11b, 11c, 11d load circuit 20 semiconductor integrated Circuits 21 and 22 Internal circuit 23 Internal circuit clock terminal 30 LOW voltage output drive capability adjustment transistor 31 HIGH voltage output drive capability adjustment transistor 32 LOW voltage output transistor 33 HIGH voltage output transistor 34 Output circuit input terminal 35 Output circuit Output terminal 36 Control signal input terminal group 40 LOW voltage output transistor 41 HIGH voltage output transistor 42 Output drive capability adjustment transistor 51, 52 Judgment voltage input terminal 53, 54 Comparator 55, 56 Flip-flop 57 Extension circuit 58 Counter circuit 59 Holding circuit 60 Control signal output terminal 61 Clock terminal for impedance control signal generation circuit 100 Signal rising waveform at output terminal (in the case of small driving ability) 101 Farthest end load circuit input signal rising waveform (Small driving ability) 110) Signal rising waveform at output terminal (when driving capability is small) 111 Signal rising waveform at input terminal of farthest end load circuit (when driving capability is small) 120 Signal rising waveform at output terminal (when driving capability is appropriate) 121 Rise waveform of input signal at far end load circuit (when drive capability is appropriate) 130 Rise waveform at output terminal (when drive capability is large) 131 Rise waveform at input terminal of far end load circuit (when drive capability is large)
Claims (4)
を可変にすることができる出力回路と、 実負荷伝送線路と等価なダミー伝送線路の一端と、前記
出力回路とを接続する出力端子と、 前記ダミー伝送線路の他端がフィードバック接続される
入力端子と、この入力端子に接続され、 前記ダミー伝送線路を介して
フィードバックされる前記出力回路からの出力信号の初
期電圧振幅を検出する電圧検出回路と、この電圧 検出回路で検出した電圧値に基づいて前記出力
回路の出力インピーダンスを制御するための前記制御信
号を生成するインピーダンス制御信号生成回路とを備え
たことを特徴とする出力インピーダンス調整回路内蔵半
導体集積回路。An output circuit capable of changing its output impedance by a control signal ; one end of a dummy transmission line equivalent to an actual load transmission line ;
An output terminal for connecting to an output circuit; an input terminal to which the other end of the dummy transmission line is feedback-connected; and an input terminal connected to this input terminal, via the dummy transmission line.
A voltage detection circuit for detecting an initial voltage amplitude of an output signal fed back from the output circuit, and generating the control signal for controlling an output impedance of the output circuit based on a voltage value detected by the voltage detection circuit A semiconductor integrated circuit with a built-in output impedance adjusting circuit, comprising:
出力インピーダンスをそれぞれ可変にすることができるOutput impedance can be changed individually
第1および第2の出力回路と、First and second output circuits; 前記第2の出力回路と、前記第1の出力回路に接続されConnected to the second output circuit and the first output circuit
る実負荷伝送線路と等価なダミー伝送線路の一端とを接Connected to one end of the dummy transmission line equivalent to the actual load transmission line
続する出力端子と、Output terminal, 前記ダミー伝送線路の他の一端がフィードバック接続さThe other end of the dummy transmission line is feedback connected.
れる入力端子と、Input terminal この入力端子に接続され、前記ダミー伝送線路を介してConnected to this input terminal and via the dummy transmission line
フィードバックされる前記第2の出力回路からの出力信An output signal from the second output circuit which is fed back.
号の初期電圧振幅を検出する電圧検出回路と、A voltage detection circuit for detecting the initial voltage amplitude of the signal, この電圧検出回路で検出した電圧値に基づいて、前記第Based on the voltage value detected by the voltage detection circuit,
1および第2の出力回路の出力インピーダンスを制御すControlling the output impedance of the first and second output circuits
るための前記制御信号を生成するインピーダンス制御信Impedance control signal for generating the control signal for
号生成回路とを備えたことを特徴とする出力インピーダOutput impedance comprising a signal generation circuit
ンス調整回路内蔵半導体集積回路。Semiconductor integrated circuit with built-in impedance adjustment circuit.
力端子およびダミー負荷回路の負荷容量が、前記実負荷The load capacity of the input terminal and the dummy load circuit is
伝送線路に接続された負荷回路の負荷容量と等しいことEqual to the load capacity of the load circuit connected to the transmission line
を特徴とする請求項1または2記載の出力インピーダンThe output impedance according to claim 1 or 2, wherein
ス調整回路内蔵半導体集積回路。Semiconductor integrated circuit with built-in adjustment circuit.
出するタイミングを遅らせるための遅延回路を有するこHave a delay circuit to delay the output timing.
とを特徴とする請求項1または2記載の出3. The method according to claim 1, wherein 力インピーダForce impeder
ンス調整回路内蔵半導体集積回路。Semiconductor integrated circuit with built-in impedance adjustment circuit.
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