JP3154996B2 - Image processing method - Google Patents
Image processing methodInfo
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- JP3154996B2 JP3154996B2 JP12161689A JP12161689A JP3154996B2 JP 3154996 B2 JP3154996 B2 JP 3154996B2 JP 12161689 A JP12161689 A JP 12161689A JP 12161689 A JP12161689 A JP 12161689A JP 3154996 B2 JP3154996 B2 JP 3154996B2
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Description
【発明の詳細な説明】 「産業上の利用分野」 本発明は、変倍機能を有する、ファクシミリ、プリン
タ、イメージスキャナ等に用いられる画像処理方法に係
り、特に任意の読出しクロック周期で記憶手段側より画
像データをシリアルに読み出しながら画像拡大若しくは
縮小処理を行う画像処理方法に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing method having a scaling function and used for a facsimile, a printer, an image scanner, etc., and more particularly to a storage means side at an arbitrary read clock cycle. More particularly, the present invention relates to an image processing method for performing image enlargement or reduction processing while reading image data serially.
「従来の技術」 従来よりファクシミリやイメージスキャナにおいては
イメージセンサにより読み取られた画像データを所定サ
イズに縮小若しくは拡大して他側受信機側に伝送する場
合があり、又レーザプリンタその他のページプリンタに
おいてもビデオメモリに展開した画像データを所定サイ
ズに縮小若しくは拡大してプリントエンジン側に出力す
る場合があり、このような画像データを所定サイズに変
倍する方式として例えば主走査ライン方向における画像
データを所定の縮小率若しくは拡大率に対応させて所定
間隔で画素データを間引き若しくは同一画素データを反
復させる事により画素数の減少若しくは増大を図り、画
像データの縮小若しくは拡大を図る方式（第１の従来技
術）が存在する。（特公昭62−43589号他） 又前記主走査ライン方向における画像データを、所定
の画素クロック周波数に基づいて複数のラインバッファ
に交互に書き込みと読み出しを行いながら画像処理を行
う装置において、原発振クロックの分周比を変化させる
事により、書き込み時（ｎ）と読み出し時（ｍ）の画素
クロック周波数を変倍率（m/n）に対応させて異ならせ
る事により画像データの縮小若しくは拡大を図る方式
（第２の従来技術）が存在する。（特開昭52−50561号
他） 「発明が解決しようとする課題」 しかしながら前者の方式（第１の従来技術）では例え
対応画素の 間引き若しくは反復位置に工夫を加えたと
しても原画像と異なる画像イメージが形成される事にな
る為に、再現性の高い画像データを得るのが困難であ
り、特に間引き間隔が密になる程又画素反復位置に偏り
がある場合には画像歪が発生し、前記画像再現性や判読
性に問題が出る場合がある。`` Prior art '' Conventionally, in a facsimile or an image scanner, image data read by an image sensor may be reduced or enlarged to a predetermined size and transmitted to the other receiver side, and in a laser printer or other page printer. There are also cases where image data expanded in the video memory is reduced or enlarged to a predetermined size and output to the print engine side.As a method for scaling such image data to a predetermined size, for example, image data in the main scanning line direction is used. A method of reducing or increasing the number of pixels by thinning out pixel data or repeating the same pixel data at predetermined intervals corresponding to a predetermined reduction ratio or enlargement ratio to reduce or expand image data (first conventional method) Technology). In an apparatus for performing image processing while alternately writing and reading image data in the main scanning line direction to and from a plurality of line buffers based on a predetermined pixel clock frequency. By changing the frequency division ratio of the clock, the pixel clock frequency at the time of writing (n) and at the time of reading (m) are made different according to the scaling factor (m / n) to reduce or enlarge the image data. There is a scheme (second prior art). (Problems to be Solved by the Invention) However, in the former method (first prior art), even if the decimation or the repetition position of the corresponding pixels is devised, it differs from the original image. Since an image is formed, it is difficult to obtain high-reproducibility image data. In particular, image distortion occurs when the thinning-out interval is narrow and the pixel repetition position is biased. In some cases, a problem occurs in the image reproducibility and readability.
又後者の第２の従来技術においては、原発振クロック
の分周比を変化させて書き込み及び読み出し画素クロッ
クを異ならせる構成を取る為に、きめ細かな変倍率を得
る為にはそれだけ発振クロックを高速化せねばならず、
装置のコスト高を招く。特に画像の変倍サイズは例えば
81％（B4→A4）86％（A4→B5）115％（B5→A4）122％
（A4→B4）のように１桁の分周比では中々前記変倍サイ
ズに近似した分周比を得る事が困難であり、而も精度よ
い変倍率を得るには各変倍サイズ毎に夫々所定の分周比
を有する分周器を用意せねばならず、装置構成が煩雑化
する。Also, in the latter second prior art, in order to adopt a configuration in which the division ratio of the original oscillation clock is changed to make the writing and reading pixel clocks different, in order to obtain a fine scaling ratio, the oscillation clock must be driven at a higher speed. Must be turned into
The cost of the device is increased. In particular, for example,
81% (B4 → A4) 86% (A4 → B5) 115% (B5 → A4) 122%
It is difficult to obtain a frequency division ratio close to the above-mentioned magnification size with a single-digit frequency division ratio as in (A4 → B4). It is necessary to prepare frequency dividers each having a predetermined frequency division ratio, which complicates the device configuration.
本発明はかかる従来技術の欠点に鑑み、画像歪が生じ
る事なく原画に対応する縮小若しくは拡大画像を得る事
の出来る画像処理方法を提供する事を目的とする。An object of the present invention is to provide an image processing method capable of obtaining a reduced or enlarged image corresponding to an original image without causing image distortion in view of the drawbacks of the related art.
又本発明の他の目的は画素クロックを生成する原発振
クロックを高速化する事なく任意の変倍サイズに対応さ
せて精度よく縮小若しくは拡大画像を得る事の出来る画
像処理方法を提供する事にある。Another object of the present invention is to provide an image processing method capable of accurately obtaining a reduced or enlarged image corresponding to an arbitrary magnification size without increasing the speed of an original oscillation clock for generating a pixel clock. is there.
「課題を解決する為の手段」 本発明は前記第２従来技術に示すように単一画素のク
ロック周期に基づいて読み出しクロックを設定するので
はなく、原発振クロックの１ピッチを１ビットとして形
成されたビットパターンを画像データの任意に定めた複
数画素（Ｎ）を一単位として、循環シフトレジスタにロ
ードしてビットパターンにより形成されたクロック周期
を設定するとともに該クロック周期を前記画素単位毎に
繰り返し循環させて得られる読み出しクロックに基づい
て原画像データの変倍処理を行う点を要旨とする画像処
理方法である。“Means for Solving the Problems” The present invention does not set the readout clock based on the clock cycle of a single pixel as described in the second prior art, but forms one pitch of the original oscillation clock as one bit. The obtained bit pattern is loaded into a cyclic shift register with a plurality of pixels (N) arbitrarily defined in image data as one unit, and a clock cycle formed by the bit pattern is set, and the clock cycle is set for each pixel unit. This is an image processing method which has a feature in that a magnification process of original image data is performed based on a read clock obtained by repeatedly circulating.
即ち本発明の請求項１は、一走査ライン上の所定量の
画像データをシフトレジスタ内に格納するとともに、原
発振クロックの１ピッチを１ビットとして形成されたビ
ットパターンを画像データの任意に定めた複数画素Ｎを
一単位としてラッチレジスタに格納し、前記ビットパタ
ーンが前記ラッチレジスタより循環シフトレジスタにロ
ードされるとともに、マルチプレクサにより、目的とす
る画像変倍率αに対応させて前記循環シフトレジスタの
帰還位置を選択し、 前記循環シフトレジスタに原発振クロックに同期する
シフトパルスを供給することにより、前記ビットパター
ンから前記画像変倍率αに対応するクロック周期を有す
る読出しクロックを生成し、 シフトレジスタ内に格納された一走査ライン上の所定
量の画像データを前記読出しクロックに基づき順次読み
出すことにより、全ての画像データを一走査ライン方向
にシリアルに読み出して、変倍処理を行うように構成し
たことを特徴とする。That is, a first aspect of the present invention is to store a predetermined amount of image data on one scanning line in a shift register and arbitrarily determine a bit pattern formed by setting one pitch of an original oscillation clock to one bit. The plurality of pixels N are stored as one unit in a latch register, the bit pattern is loaded from the latch register into the cyclic shift register, and the multiplexer stores the bit pattern in the cyclic shift register corresponding to a target image magnification α. By selecting a feedback position and supplying a shift pulse synchronized with the original oscillation clock to the cyclic shift register, a read clock having a clock cycle corresponding to the image scaling factor α is generated from the bit pattern. A predetermined amount of image data on one scan line stored in By sequentially reading based on click, all the image data are read serially one scanning line direction, characterized by being configured to perform scaling processing.
また、請求項２の画像処理方法は、原発振クロックを
ｍ分周した画像入力クロックを用い、複数画素Ｎを一単
位として（Ｎ×ｍ）ビット長の画像入力クロックが連続
的に生成される画像処理方法において、 一走査ライン上の所定量の画像データをシフトレジス
タ内に格納するとともに、 目的とする画像変倍率をα、前記画像入力クロックの
（Ｎ×ｍ）ビット長に対応する画像読みだしクロックビ
ット長をＬとした場合に、 α≒L/（Ｎ×ｍ） となるようにＮとＬを選択し、シフトレジスタ内に格納
された一走査ライン上の所定量の画像データを前記読出
しクロックに基づき順次読み出すことにより、全ての画
像データを一走査ライン方向にシリアルに読み出して、
画像縮小若しくは拡大率を得る事を特徴とする。According to the image processing method of the present invention, an image input clock having an (N × m) bit length is continuously generated using a plurality of pixels as one unit by using an image input clock obtained by dividing the original oscillation clock by m. In the image processing method, a predetermined amount of image data on one scanning line is stored in a shift register, and a target image scaling factor is α, and an image reading corresponding to the (N × m) bit length of the image input clock is performed. However, when the clock bit length is L, N and L are selected so that α ≒ L / (N × m), and a predetermined amount of image data on one scan line stored in the shift register is stored in the shift register. By sequentially reading based on the read clock, all image data is read serially in one scan line direction,
It is characterized in that an image reduction or enlargement ratio is obtained.
「作用」 かかる技術手段によれば、請求項１記載の発明は、一
走査ライン上の所定量の画像データをシフトレジスタ内
に格納するとともに、原発振クロックの１ピッチを１ビ
ットとして形成されたビットパターンを画像データの任
意に定めた複数画素（Ｎ）を一単位としてラッチレジス
タに格納し、前記ビットパターンが前記ラッチレジスタ
により循環シフトレジスタにロードされるとともに、マ
ルチプレクサにより、目的とする画像変倍率をαに対応
させて前記循環シフトレジスタの帰還位置を選択する。According to the technical means, in the invention described in claim 1, a predetermined amount of image data on one scanning line is stored in the shift register, and one pitch of the original oscillation clock is formed as one bit. A bit pattern is stored in a latch register as a unit of a plurality of pixels (N) arbitrarily defined in the image data. The bit pattern is loaded into the cyclic shift register by the latch register, and a target image conversion is performed by a multiplexer. The feedback position of the cyclic shift register is selected according to the magnification corresponding to α.
そして、前記循環シフトレジスタに原発振クロックに
同期するシフトパルスを供給することにより、前記ビッ
トパターンから前記画像変倍率αに対応するクロック周
期を有する読み出しクロックを生成し、シフトレジスタ
内に格納された一走査ライン上の所定量の画像データを
前記読出しクロックに基づき順次読み出すことにより、
全ての画像データを一走査ライン方向にシリアルに読み
出して、変倍処理を行うので、原発振クロック周波数を
高速化しなくても所望の画像変倍サイズに精度よい変倍
率を得る事が出来る。Then, by supplying a shift pulse synchronized with the original oscillation clock to the cyclic shift register, a read clock having a clock cycle corresponding to the image magnification α is generated from the bit pattern, and stored in the shift register. By sequentially reading a predetermined amount of image data on one scan line based on the read clock,
Since all the image data are read out serially in one scanning line direction and the scaling process is performed, it is possible to obtain an accurate scaling ratio of a desired image scaling size without increasing the original oscillation clock frequency.
また、請求項２記載の発明は、原発振クロックをｍ分
周した画像入力クロックを用い、複数画素Ｎを一単位と
して（Ｎ×ｍ）ビット長の画像入力クロックが連続的に
生成される画像処理方法において、 一走査ライン上の所定量の画像データをシフトレジス
タ内に格納するとともに、 目的とする画像変倍率をα、前記画像入力クロックの
（Ｎ×ｍ）ビット長に対応する画像読みだしクロックビ
ット長をＬとした場合に、α≒L/（Ｎ×ｍ）となるよう
にＮとＬを選択し、シフトレジスタ内に格納された一走
査ライン上の所定量の画像データを前記読出しクロック
に基づき順次読み出すことにより、全ての画像データを
一走査ライン方向にシリアルに読み出して、画像縮小若
しくは拡大率を得るものであり、 α≒L/（Ｎ×ｍ） ……１） 式で表される目的とする画像変倍率αの分母（Ｎ×ｍ）
は、複数画素数Ｎを可変する事によりｍビット間隔で可
変可能であり、又ビットパターンのビット長Ｌも任意に
可変可能である為に、言い換えれば前記第２従来技術の
ように分母が固定ではなく分母分子とも任意に可変可能
である為に、両者の分数比により設定される画像変倍率
αを高精度に設定出来る。According to a second aspect of the present invention, an image input clock having a (N × m) bit length is continuously generated using a plurality of pixels N as one unit by using an image input clock obtained by dividing the original oscillation clock by m. In the processing method, a predetermined amount of image data on one scan line is stored in a shift register, and an image readout corresponding to a target image magnification ratio α and the (N × m) bit length of the image input clock is performed. When the clock bit length is L, N and L are selected so that α ≒ L / (N × m), and a predetermined amount of image data on one scanning line stored in the shift register is read out. By sequentially reading out based on the clock, all image data is read out serially in one scanning line direction to obtain an image reduction or enlargement ratio. Α ≒ L / (N × m) (1) Eye And image magnification ratio α of the denominator (N × m)
Can be varied at m-bit intervals by varying the number N of a plurality of pixels, and the bit length L of the bit pattern can also be varied arbitrarily. In other words, the denominator is fixed as in the second conventional technique. However, since the denominator and the denominator can be arbitrarily changed, the image magnification α set by the fractional ratio of both can be set with high accuracy.
即ち前記画像変倍率αは、基準となる画像入力クロッ
クが原画像の単一画素における同期クロック周期（パル
ス数ｍ）ではなく、（変倍率に対応させて）任意に設定
される複数画素Ｎを一単位とするクロックパルス数（Ｎ
×ｍ）である為に、該クロックパルス数（Ｎ×ｍ）に目
的とする画像変倍率αを乗して得られる近似整数値を前
記ビットパターンのビット長（数）Ｌとして選択する事
により原発振クロック周波数を高速化しなくても所望の
画像変倍サイズに近似する精度よい変倍率を得る事が出
来る。In other words, the image magnification ratio α is not a synchronous clock cycle (pulse number m) of a single pixel of the original image but a plurality of pixels N arbitrarily set (corresponding to the magnification ratio). The number of clock pulses per unit (N
× m), the approximate integer value obtained by multiplying the number of clock pulses (N × m) by the target image magnification ratio α is selected as the bit length (number) L of the bit pattern. Even if the original oscillation clock frequency is not increased, it is possible to obtain an accurate zoom ratio that approximates the desired image zoom size.
又前記ビット長Ｌを複数画素Ｎで除した場合に得られ
る商ｎを剰余数Ｗを均等に割りふる事により、原発振ク
ロックに対しｎ分周とｎ±１分周の組み合わせにより各
画素のクロック周期同士を近接させる事が出来、これに
より一部の画素クロックのみが冗長化したりする事な
く、原画に極めて近い高再現性の縮小若しくは拡大画像
を得る事が出来る。By dividing the quotient n obtained when the bit length L is divided by the plurality of pixels N by the remainder W, the original oscillation clock is divided by n and n ± 1 by dividing each pixel. The clock periods can be made close to each other, so that a reduced or enlarged image with high reproducibility extremely close to the original image can be obtained without making only some of the pixel clocks redundant.
「実施例」 以下、図面を参照して本発明の好適な実施例を例示的
に詳しく説明する。ただしこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく、単なる説明例に過ぎない。Hereinafter, preferred embodiments of the present invention will be illustratively described in detail with reference to the drawings. However, unless otherwise specified, the dimensions, materials, shapes, relative arrangements, and the like of the components described in this embodiment are not intended to limit the scope of the present invention thereto, but are merely illustrative examples. It's just
第２図は本発明が適用されるレーザプリンタ用の画像
処理装置を示し、公知のように、不図示のコントローラ
より例えば一頁相当分の画像データを原発振クロックを
分周して得られた画像入力クロックに基づいてドット状
に展開しながら格納するビデオメモリ１と、該ビデオメ
モリ１に格納された画像データを一走査ライン毎、若し
くはｎビットづつパラレルに読み出し、ライン状の画像
データとして格納する制御回路２内のシフトレジスタ20
と、所定の変倍率に対応するクロック周期を有する読出
しクロックを生成するクロック生成回路10よりなり、前
記生成回路10より生成された読出しクロックに基づいて
前記シフトレジスタ20より画像データを読み出す事によ
り画像拡大若しくは縮小処理を行う事が出来る。FIG. 2 shows an image processing apparatus for a laser printer to which the present invention is applied. As is well known, for example, image data for one page is obtained by dividing an original oscillation clock by a controller (not shown). A video memory 1 which stores the data while developing it into dots based on an image input clock; and reads out the image data stored in the video memory 1 in units of one scanning line or n bits at a time, and stores it as line-shaped image data Shift register 20 in the control circuit 2
And a clock generation circuit 10 for generating a read clock having a clock cycle corresponding to a predetermined scaling factor, and reading out image data from the shift register 20 based on the read clock generated by the generation circuit 10. Enlargement or reduction processing can be performed.
第３図は本発明が適用される他の実施例に係る画像処
理装置を示し、イメージセンサその他の画像読取部３、
書き込みクロック生成回路200と読み出しクロック生成
回路10が組込まれた制御回路５、画像データを一時記憶
する記憶手段４からなり、そして、該記憶手段４はトグ
ル動作を行う２組のラインバッファ41,42とセレクタ43
とから構成され、制御回路５よりの切換信号に基づいて
一走査ライン毎に交互にセレクタ43を切換えながら該制
御回路５より出力される画像入力クロックと対応する書
き込み及び後記読出しクロックに基づいて前記ラインバ
ッファ41,42への書き込みと読み出しを並行して行うよ
うに構成している。FIG. 3 shows an image processing apparatus according to another embodiment to which the present invention is applied.
It comprises a control circuit 5 in which a write clock generation circuit 200 and a read clock generation circuit 10 are incorporated, and a storage means 4 for temporarily storing image data. The storage means 4 comprises two sets of line buffers 41 and 42 for performing a toggle operation. And selector 43
, And alternately switches the selector 43 for each scanning line based on a switching signal from the control circuit 5, based on the write and read clocks corresponding to the image input clock output from the control circuit 5. The configuration is such that writing and reading to the line buffers 41 and 42 are performed in parallel.
第１図は本発明の要部構成たる前記読出しクロック生
成回路10で、MPUバスを介して第４図（ｂ）に示すよう
な、任意に定めた複数画素Ｎ（すなわち、V1,V2,V3,V
4）を一単位として形成されたビットパターン（図４
（ｂ）の1,0）を格納するラッチレジスタ11と、主走査
開始毎に前記ラッチレジスタ11より前記ビットパターン
がロードされる循環シフトレジスタ12と、目的の画像変
倍率αに対応させて前記循環シフトレジスタ12の帰還位
置を選択するマルチプレクサ13からなり、そして前記シ
フトレジスタ12に原発振クロックに同期するシフトパル
スSPを供給する事により、該シフトレジスタ12の出力端
子12aより目的とする画像変倍率αに対応するクロック
周期を有する読み出しクロックが生成可能に構成してい
る。FIG. 1 shows the read clock generation circuit 10 which is a main part of the present invention. The read clock generation circuit 10 arbitrarily defines a plurality of pixels N (ie, V1, V2, V3) as shown in FIG. , V
4) is a bit pattern formed as one unit (FIG. 4)
(B) 1, 0), a cyclic shift register 12 into which the bit pattern is loaded from the latch register 11 each time main scanning starts, and a A multiplexer 13 for selecting a feedback position of the cyclic shift register 12 is supplied with a shift pulse SP synchronized with the original oscillation clock to the shift register 12, so that a target image conversion is performed from an output terminal 12a of the shift register 12. A read clock having a clock cycle corresponding to the magnification α can be generated.
また、第３図の書き込みクロック生成回路200は公知
のように画像入力クロックに同期したクロックを生成す
るｍ分周器で構成している。The write clock generation circuit 200 shown in FIG. 3 is constituted by an m frequency divider that generates a clock synchronized with the image input clock, as is well known.
次にかかる生成回路10に用いられる前記ビットパター
ンのビット長Ｌと単位画素数Ｎの選択手順について説明
する、 先ず、第４図（ｂ）に示すように、前記記憶手段４等
への画素データの書き込み若しくは画像入力クロック
を、原発振クロックに対し４分周クロック（分周数:m）
とし、且つ前記循環シフトレジスタ12及びラッチレジス
タ11のストア数を例えば16ビットに設定した場合、基準
となる単位画素数Ｎは、4,3,2の３種類の変数として設
定する事が出来、これにより前記画像変倍率αを設定す
る為の前記１）式の分母（Ｎ×ｍ）は、8,12,16ビット
のいずれかとなる。Next, a procedure for selecting the bit length L of the bit pattern and the number N of unit pixels used in the generation circuit 10 will be described. First, as shown in FIG. Writing or image input clock, the original oscillation clock divided by 4 clock (division number: m)
When the number of stores of the cyclic shift register 12 and the latch register 11 is set to, for example, 16 bits, the reference unit pixel number N can be set as three types of variables of 4, 3, and 2, As a result, the denominator (N × m) in the expression 1) for setting the image scaling factor α is any one of 8, 12, and 16 bits.
一方、L1/8、L2/12、L3/16、（L:整数）の内より目的
とする画像変倍率αに最も近似するビット長L1〜L3とそ
のビット長に対応する単位画素数Ｎを選択する。On the other hand, among L1 / 8, L2 / 12, L3 / 16, (L: integer), the bit lengths L1 to L3 closest to the target image scaling factor α and the unit pixel number N corresponding to the bit length are select.
例えば、第４図（ｃ）に示すように、変倍率を81％
（B4→A4）に設定する場合は、画像入力クロックのビッ
ト長（Ｎ×ｍ）が16ビットで、変倍率αに最も近似する
ビット長Ｌを13に設定する事により81.3％の変倍率が、
以下（ｄ）に示すように86％（A4→B5）の場合は14/16
＝87.5％、（ｅ）に示すように115％（B5→A4）の場合
は14/12＝116.6％、（ｆ）に示すように122％（A4→B
4）の場合は10/8＝125％と夫々精度よい変倍率を得る事
が出来る。For example, as shown in FIG.
In the case of setting (B4 → A4), the bit length (N × m) of the image input clock is 16 bits, and the bit length L closest to the magnification ratio α is set to 13, so that the magnification ratio of 81.3% can be obtained. ,
14/16 for 86% (A4 → B5) as shown in (d) below
= 87.5%, as shown in (e), 115/12 (B5 → A4), 14/12 = 116.6%, and as shown in (f), 122% (A4 → B4)
In the case of 4), it is possible to obtain an accurate magnification ratio of 10/8 = 125%.
次に前記ビット長Ｌを、前記複数画素Ｎで除した場合
に得られる商ｎを剰余数Ｗを均等に割りふる事により、
原発振クロックに対しｎ分周とｎ±１分周の組み合わせ
によるビットパターンが得られる。Next, the quotient n obtained by dividing the bit length L by the plurality of pixels N is divided equally by the remainder number W,
A bit pattern is obtained by a combination of frequency division of n and frequency division of n ± 1 with respect to the original oscillation clock.
例えば変倍率が81％の場合は（３分周×３＋４分周）
の組み合わせ、86％の場合は（３×２＋４×２）、115
％の場合は（４×１＋５×２）、122％の場合は（５×
２）の分周数を有するビットパターンが得られる。For example, if the magnification is 81% (divide by 3 x 3 + 4)
Combination, 86% (3 × 2 + 4 × 2), 115
%, (4 × 1 + 5 × 2), and 122%, (5 × 1 + 5 × 2)
A bit pattern having the frequency division number of 2) is obtained.
そして目的とする画像変倍率αに対応させて前記各ビ
ットパターンをMPUバスをラッチレジスタ11にロードす
る事により本発明の作用効果を円滑に達成し得る。By loading each bit pattern into the latch register 11 in correspondence with the desired image magnification α, the operation and effect of the present invention can be achieved smoothly.
「発明の効果」 以上記載した如く本発明によれば、請求項１において
は、一走査ライン上の所定量の画像データをシフトレジ
スタ内に格納するとともに、原発振クロックの１ピッチ
を１ビットとして形成されたビットパターンを画像デー
タの任意に定めた複数画素Ｎを一単位としラッチレジス
タに格納し、該ラッチレジスタより前記ビットパターン
がロードされる循環シフトレジスタの帰還位置を、目的
とする画像変倍率αに対応させて選択し、前記循環シフ
トレジスタに原発振クロックに同期するシフトパルスを
供給することにより、前記ビットパターンから前記画像
変倍率αに対応するクロック周期を有する読出しクロッ
クを生成して、シフトレジスタ内に格納された一走査ラ
イン上の所定量の画像データを前記読出しクロックに基
づき順次読み出すことにより、全ての画像データを一走
査ライン方向にシリアルに読み出して、変倍処理を行う
ので、原発振クロックを高速化する事がない。According to the present invention, as described above, in claim 1, a predetermined amount of image data on one scan line is stored in a shift register, and one pitch of the original oscillation clock is set to one bit. The formed bit pattern is stored in a latch register in units of a plurality of pixels N arbitrarily defined in the image data, and the feedback position of the cyclic shift register into which the bit pattern is loaded from the latch register is set as a target image conversion. A read clock having a clock cycle corresponding to the image scaling factor α is generated from the bit pattern by selecting a signal corresponding to the scaling factor α and supplying a shift pulse synchronized with the original oscillation clock to the cyclic shift register. A predetermined amount of image data on one scan line stored in the shift register is calculated based on the read clock. By out next read, all image data is read serially one scanning line direction, since the scaling processing, there is no possible to speed up the oscillation clock.
また、請求項２においては、原発振クロックをｍ分周
した画像入力クロックを用い、目的とする画像変倍率を
α、前記画像入力クロックの（Ｎ×ｍ）ビット長に対応
する画像読みだしクロックビット長をＬとした場合に、
α≒L/（Ｎ×ｍ）となるようにＮとＬを選択し、シフト
レジスタ内に格納された一走査ライン上の所定量の画像
データを前記読出しクロックに基づき順次読み出すこと
により、全ての画像データを一走査ライン方向にシリア
ルに読み出して、変倍処理を行うので、原発振クロック
を高速化する事がない。Further, in claim 2, an image input clock obtained by dividing the original oscillation clock by m is used, a target image scaling factor is α, and an image reading clock corresponding to the (N × m) bit length of the image input clock. When the bit length is L,
By selecting N and L so that α ≒ L / (N × m), and sequentially reading a predetermined amount of image data on one scan line stored in the shift register based on the read clock, all the data are read. Since the image data is read out serially in one scanning line direction and the scaling process is performed, the speed of the original oscillation clock is not increased.
そして、両請求項とも原発振クロックを高速化する事
なく任意の変倍サイズに対応させて精度よく縮小若しく
は拡大画像を得る事が出来るとともに、一部の画素クロ
ックのみが冗長化したりする事なく、原画に極めて近い
高再現性の縮小若しくは拡大画像を得る事が出来る。等
の種々の著効を有す。In both cases, a reduced or enlarged image can be obtained with high accuracy in correspondence with an arbitrary magnification size without increasing the speed of the original oscillation clock, and only some of the pixel clocks are not made redundant. Thus, a reduced or enlarged image with high reproducibility very close to the original image can be obtained. And so on.
第１図は本発明の要部構成たる読出しクロック生成回路
を示すブロック図、第４図は該生成回路より出力される
読み出しクロックとその出力時間を示すタイムチャート
図、第２図及び第３図は前記クロック生成回路を組み込
んだ画像処理装置を示す概略ブロック図である。FIG. 1 is a block diagram showing a read clock generation circuit as a main part of the present invention, FIG. 4 is a time chart showing a read clock output from the generation circuit and its output time, FIG. 2 and FIG. FIG. 2 is a schematic block diagram illustrating an image processing device incorporating the clock generation circuit.
Claims (2)
フトレジスタ内に格納するとともに、原発振クロックの
１ピッチを１ビットとして形成されたビットパターンを
画像データの任意に定めた複数画素Ｎを一単位としてラ
ッチレジスタに格納し、前記ビットパターンが前記ラッ
チレジスタより循環シフトレジスタにロードされるとと
もに、マルチプレクサにより、目的とする画像変倍率α
に対応させて前記循環シフトレジスタの帰還位置を選択
し、 前記循環シフトレジスタに原発振クロックに同期するシ
フトパルスを供給することにより、前記ビットパターン
から画像変倍率αに対応するクロック周期を有する読出
しクロックを生成し、 シフトレジスタ内に格納された一走査ライン上の所定量
の画像データを前記読出しクロックに基づき順次読み出
すことにより、全ての画像データを一走査ライン方向に
シリアルに読み出して、変倍処理を行うように構成した
ことを特徴とする画像処理方法。1. A method for storing a predetermined amount of image data on one scanning line in a shift register and arbitrarily defining a plurality of pixels of an image data with a bit pattern formed with one pitch of an original oscillation clock as one bit. Is stored as a unit in a latch register, and the bit pattern is loaded into the cyclic shift register from the latch register.
By selecting a feedback position of the cyclic shift register in accordance with the above, by supplying a shift pulse synchronized with the original oscillation clock to the cyclic shift register, reading from the bit pattern having a clock cycle corresponding to the image magnification α. A clock is generated, and a predetermined amount of image data on one scan line stored in the shift register is sequentially read based on the read clock, so that all image data are read serially in one scan line direction, and the magnification is changed. An image processing method characterized by performing processing.
ックを用い、複数画素Ｎを一単位として（Ｎ×ｍ）ビッ
ト長の画像入力クロックを連続的に生成される画像形成
方法において、 一走査ライン上の所定量の画像データをシフトレジスタ
内に格納するとともに、 目的とする画像変倍率をα、前記画像入力クロックの
（Ｎ×ｍ）ビット長に対応する画像読みだしクロックビ
ット長をＬとした場合に、 α≒L/（Ｎ×ｍ） となるようにＮとＬを選択し、シフトレジスタ内に格納
された一走査ライン上の所定量の画像データを前記読出
しクロックに基づき順次読み出すことにより、全ての画
像データを一走査ライン方向にシリアルに読み出して、
画像縮小若しくは拡大率を得る事を特徴とする画像処理
方法。2. An image forming method for continuously generating an (N × m) bit-length image input clock using a plurality of pixels N as one unit by using an image input clock obtained by dividing the original oscillation clock by m. A predetermined amount of image data on a scanning line is stored in a shift register, a target image scaling factor is α, and an image reading clock bit length corresponding to the (N × m) bit length of the image input clock is L. In this case, N and L are selected so that α ≒ L / (N × m), and a predetermined amount of image data on one scan line stored in the shift register is sequentially read based on the read clock. As a result, all image data is read out serially in one scan line direction,
An image processing method characterized by obtaining an image reduction or enlargement ratio.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12161689A JP3154996B2 (en) | 1989-05-17 | 1989-05-17 | Image processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12161689A JP3154996B2 (en) | 1989-05-17 | 1989-05-17 | Image processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02302169A JPH02302169A (en) | 1990-12-14 |
| JP3154996B2 true JP3154996B2 (en) | 2001-04-09 |
Family
ID=14815664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12161689A Expired - Lifetime JP3154996B2 (en) | 1989-05-17 | 1989-05-17 | Image processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3154996B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7141401B2 (en) | 2017-08-24 | 2022-09-22 | ソニーセミコンダクタソリューションズ株式会社 | processor and information processing system |
-
1989
- 1989-05-17 JP JP12161689A patent/JP3154996B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02302169A (en) | 1990-12-14 |
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