JP3150833B2 - 論理緩急回路及び電子時計 - Google Patents
論理緩急回路及び電子時計Info
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- JP3150833B2 JP3150833B2 JP27380493A JP27380493A JP3150833B2 JP 3150833 B2 JP3150833 B2 JP 3150833B2 JP 27380493 A JP27380493 A JP 27380493A JP 27380493 A JP27380493 A JP 27380493A JP 3150833 B2 JP3150833 B2 JP 3150833B2
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Description
【0001】
【産業上の利用分野】本考発明は、電子時計の歩度を調
整する論理緩急回路、論理緩急回路を有する電子時計、
及び論理緩急回路付電子機器に関する。
整する論理緩急回路、論理緩急回路を有する電子時計、
及び論理緩急回路付電子機器に関する。
【0002】
【従来の技術】従来、図2に示すような回路を用いて基
準クロックの一周期単位で論理緩急を行う方法が行われ
ていた。図2及びタイミングチャートを示した図3をも
とに動作を簡単に説明する。
準クロックの一周期単位で論理緩急を行う方法が行われ
ていた。図2及びタイミングチャートを示した図3をも
とに動作を簡単に説明する。
【0003】発振回路201から出力される基準クロッ
クaはT型フリップフロップ(以後TFFと称す)20
2〜205で構成される分周回路に入力され分周され
る。緩急動作が行われない場合は図3のA〜B区間のよ
うに正確に1/2分周される。あるタイミングで緩急開
始命令bが立ち上がると、緩急動作が開始される。通
常、10秒周期で緩急開始命令bが立ち上がる。緩急開
始命令bは、分周段のTFF204の正転(以後Qと称
す)出力信号をクロック信号とするラッチ回路208の
データに入力される。ラッチ回路208の反転(以後Q
Xと称す)出力信号cは、TFF204のQ出力信号の
立ち上がりに同期して立ち下がる。ラッチ回路208の
QX出力信号cはNOR回路209に入力される。NO
R回路209は基準クロックa、ラッチ回路208のQ
X出力信号c及びD型フリップフロップ(以後DFFと
称す)210のQ出力信号dを入力としている。
クaはT型フリップフロップ(以後TFFと称す)20
2〜205で構成される分周回路に入力され分周され
る。緩急動作が行われない場合は図3のA〜B区間のよ
うに正確に1/2分周される。あるタイミングで緩急開
始命令bが立ち上がると、緩急動作が開始される。通
常、10秒周期で緩急開始命令bが立ち上がる。緩急開
始命令bは、分周段のTFF204の正転(以後Qと称
す)出力信号をクロック信号とするラッチ回路208の
データに入力される。ラッチ回路208の反転(以後Q
Xと称す)出力信号cは、TFF204のQ出力信号の
立ち上がりに同期して立ち下がる。ラッチ回路208の
QX出力信号cはNOR回路209に入力される。NO
R回路209は基準クロックa、ラッチ回路208のQ
X出力信号c及びD型フリップフロップ(以後DFFと
称す)210のQ出力信号dを入力としている。
【0004】図3Cのタイミングからわかるように、T
FF204のQ出力信号の立ち上がり時は基準クロック
aのレベルは”L”であり、DFF210のQ出力信号
レベルも”L”であるため、NOR回路209の出力e
はラッチ回路208のQX出力信号cの立ち下がりに同
期して立ち上がる。
FF204のQ出力信号の立ち上がり時は基準クロック
aのレベルは”L”であり、DFF210のQ出力信号
レベルも”L”であるため、NOR回路209の出力e
はラッチ回路208のQX出力信号cの立ち下がりに同
期して立ち上がる。
【0005】NOR回路209の出力eと緩急データf
またgをを入力とするAND回路206、207の出力
は、TFF202、203のプリセット入力に接続され
ている。緩急データfのレベルが”H”、gのレベル
が”L”であった場合、AND回路206の出力信号h
のレベルは”H”となり、AND回路207の出力信号
iのレベルは”L”のままとなる。したがってTFF2
02はプリセットされQ出力信号はは強制的に”H”と
なる。
またgをを入力とするAND回路206、207の出力
は、TFF202、203のプリセット入力に接続され
ている。緩急データfのレベルが”H”、gのレベル
が”L”であった場合、AND回路206の出力信号h
のレベルは”H”となり、AND回路207の出力信号
iのレベルは”L”のままとなる。したがってTFF2
02はプリセットされQ出力信号はは強制的に”H”と
なる。
【0006】次に、図3Dのタイミングで基準クロック
aが立ち上がるとNOR回路209出力eは立ち下が
る。データ入力が”H”レベルに固定され、NOR回路
209出力eをクロックとするDFF210のQ出力信
号dはNOR回路209出力eは立ち下がりに同期して
立ち上がり以後DFF210がリセットされるまで”
H”を維持する。したがってNOR回路209出力e
も”L”レベルを維持する。
aが立ち上がるとNOR回路209出力eは立ち下が
る。データ入力が”H”レベルに固定され、NOR回路
209出力eをクロックとするDFF210のQ出力信
号dはNOR回路209出力eは立ち下がりに同期して
立ち上がり以後DFF210がリセットされるまで”
H”を維持する。したがってNOR回路209出力e
も”L”レベルを維持する。
【0007】NOR回路209出力eが”L”レベルに
なるとTFF202のプリセットが解除される。基準ク
ロックaは連続してTFF202に入力されるため図3
EのタイミングでTFF202のQ出力信号は立ち下が
り以降通常の1/2分周が行われる。
なるとTFF202のプリセットが解除される。基準ク
ロックaは連続してTFF202に入力されるため図3
EのタイミングでTFF202のQ出力信号は立ち下が
り以降通常の1/2分周が行われる。
【0008】この一連の動作によりTFF202のQ出
力信号の”L”レベルの一区間、つまり、基準クロック
aの一周期分の時間を省略したことになる。TFF20
5のQ出力信号の立ち下がりタイミングでみれば本来、
図3Gのタイミングで立ち下がるはずであったものが図
3Fのタイミングで立ち下がっている。結果的に基準ク
ロックaの一周期分時間だけ進み方向に緩急されたこと
になる。
力信号の”L”レベルの一区間、つまり、基準クロック
aの一周期分の時間を省略したことになる。TFF20
5のQ出力信号の立ち下がりタイミングでみれば本来、
図3Gのタイミングで立ち下がるはずであったものが図
3Fのタイミングで立ち下がっている。結果的に基準ク
ロックaの一周期分時間だけ進み方向に緩急されたこと
になる。
【0009】以上のような基準クロックの一周期単位で
の遅れ又は進み方向の論理緩急方法は既に知られてお
り、実用されている。
の遅れ又は進み方向の論理緩急方法は既に知られてお
り、実用されている。
【0010】
【発明が解決しようとする課題】しかし、従来の論理緩
急回路では、基準クロックの一周期単位での遅れ又は進
み方向の論理緩急のみ可能であったため、歩度の調整分
解能が細かく高精度な時計の歩度調整を行う際には不適
であった。
急回路では、基準クロックの一周期単位での遅れ又は進
み方向の論理緩急のみ可能であったため、歩度の調整分
解能が細かく高精度な時計の歩度調整を行う際には不適
であった。
【0011】例えば年差20秒(年間を通じての精度誤
差が20秒以内)の時計の歩度規格は±32msec/
dとなっているが、例えば、基準クロックに262kH
zの水晶発振を用いたとすると、一周期の論理緩急分の
調整量は32msec/dとなってしまう。歩度測定の
誤差等を考慮すると、高精度な時計の量産には論理緩急
データの可変による歩度の合わせ込みが非常に難しいと
いう課題を有していた。
差が20秒以内)の時計の歩度規格は±32msec/
dとなっているが、例えば、基準クロックに262kH
zの水晶発振を用いたとすると、一周期の論理緩急分の
調整量は32msec/dとなってしまう。歩度測定の
誤差等を考慮すると、高精度な時計の量産には論理緩急
データの可変による歩度の合わせ込みが非常に難しいと
いう課題を有していた。
【0012】また、従来の論理緩急回路のまま高精度時
計を実施しようとした場合、発振回路内の負荷容量を定
期的に変化させて基準クロックの周波数自体を微調整さ
せ、更に細かい緩急分解能を得るという方法があるが、
複雑な制御回路や負荷容量の調整作業などが必要となっ
てしまうという課題を有していた。
計を実施しようとした場合、発振回路内の負荷容量を定
期的に変化させて基準クロックの周波数自体を微調整さ
せ、更に細かい緩急分解能を得るという方法があるが、
複雑な制御回路や負荷容量の調整作業などが必要となっ
てしまうという課題を有していた。
【0013】
【課題を解決するための手段】複雑な制御回路や負荷容
量の調整作業を必要とせずに緩急分解能を更に細かくす
るために、本発明においては、基準クロックの半周期緩
急用の緩急データ入力手段及びデータ保持手段を設け、
発振手段と分周手段の間に基準クロックの半周期単位で
緩急できる半周期緩急手段を設けることにより従来の一
周期論理緩急手段と合わせて、緩急レンジを変えること
なく、緩急分解能のより小さな論理緩急を実現できるよ
うにした。
量の調整作業を必要とせずに緩急分解能を更に細かくす
るために、本発明においては、基準クロックの半周期緩
急用の緩急データ入力手段及びデータ保持手段を設け、
発振手段と分周手段の間に基準クロックの半周期単位で
緩急できる半周期緩急手段を設けることにより従来の一
周期論理緩急手段と合わせて、緩急レンジを変えること
なく、緩急分解能のより小さな論理緩急を実現できるよ
うにした。
【0014】
【作用】本発明は上記機能を実現するために、図1にお
いて、発振手段101は、基準クロックを出力する。論
理緩急データ入力手段108は、緩急データを入力す
る。論理緩急データ保持手段107は、論理緩急データ
入力手段108の出力する出力信号を入力して記憶保持
する。半周期論理緩急手段102は、論理緩急データ保
持手段107の出力信号を入力して基準クロックの半周
期単位で論理緩急を行う。分周手段103は、半周期論
理緩急手段102の出力するクロックを入力して分周す
る。一周期論理緩急手段106は、論理緩急データ保持
手段107の出力信号を入力して半周期論理緩急手段1
02の出力するクロックの1周期単位で論理緩急を行
う。本発明の論理緩急回路は以上の構成により、基準ク
ロックの半周期単位で論理緩急を行なう。
いて、発振手段101は、基準クロックを出力する。論
理緩急データ入力手段108は、緩急データを入力す
る。論理緩急データ保持手段107は、論理緩急データ
入力手段108の出力する出力信号を入力して記憶保持
する。半周期論理緩急手段102は、論理緩急データ保
持手段107の出力信号を入力して基準クロックの半周
期単位で論理緩急を行う。分周手段103は、半周期論
理緩急手段102の出力するクロックを入力して分周す
る。一周期論理緩急手段106は、論理緩急データ保持
手段107の出力信号を入力して半周期論理緩急手段1
02の出力するクロックの1周期単位で論理緩急を行
う。本発明の論理緩急回路は以上の構成により、基準ク
ロックの半周期単位で論理緩急を行なう。
【0015】本発明の論理緩急回路を用いた電子時計で
は、簡単な論理素子の追加で半周期単位の論理緩急を行
うことが出来るので高精度な時刻表示が可能となる。
は、簡単な論理素子の追加で半周期単位の論理緩急を行
うことが出来るので高精度な時刻表示が可能となる。
【0016】
【実施例】本発明の実施例を図面に基づいて説明する。
図4は本発明の論理緩急回路の実施例の基本的構成の一
例を示す回路図である。
図4は本発明の論理緩急回路の実施例の基本的構成の一
例を示す回路図である。
【0017】水晶発振回路401は、基準クロック信号
aを出力する。本実施例では262kHzの周波数の信
号とする。半周期論理緩急回路415は、基準クロック
信号a、分周回路416が出力する制御信号k、一周期
論理緩急回路417が出力するVCW制御信号d、論理
緩急データVCWD1を入力とし、論理緩急データVC
WD1が”H”レベルのとき分周回路416が出力する
制御信号kに同期して基準クロック信号aの半周期論理
緩急を行い、分周回路416の入力クロックとなる分周
基本クロックlを出力する。この半周期論理緩急415
は、エキスクルーシブオア(以後EXORと称す)回路
402とラッチ回路409とAND回路410とTFF
411で構成する。詳細な動作は後述する。
aを出力する。本実施例では262kHzの周波数の信
号とする。半周期論理緩急回路415は、基準クロック
信号a、分周回路416が出力する制御信号k、一周期
論理緩急回路417が出力するVCW制御信号d、論理
緩急データVCWD1を入力とし、論理緩急データVC
WD1が”H”レベルのとき分周回路416が出力する
制御信号kに同期して基準クロック信号aの半周期論理
緩急を行い、分周回路416の入力クロックとなる分周
基本クロックlを出力する。この半周期論理緩急415
は、エキスクルーシブオア(以後EXORと称す)回路
402とラッチ回路409とAND回路410とTFF
411で構成する。詳細な動作は後述する。
【0018】分周回路416は、TFF403〜406
で構成する。実際には表示駆動回路を動作させるための
制御信号を出力しなければならないため、TFF406
の後に数段のTFFが接続されているがここでは省略し
ておく。一周期論理緩急回路417は、ラッチ回路41
2とNOR回路413とDFF414とAND回路40
7、408で構成する。一周期論理緩急回路417は、
半周期論理緩急回路415が出力する分周基本クロック
l、緩急動作開始信号VCWDR、分周回路416が出
力する制御信号j、論理緩急データVCWD2、VCW
D3を入力とし、論理緩急データVCWD2、VCWD
3のいずれかまたは両方が”H”レベルのとき分周回路
416が出力する制御信号jに同期して分周回路416
内の各TFFをプリセットするための一周期論理緩急動
作信号m、nを出力する。詳細な動作は従来の技術の項
で既に述べてあるので省略する。
で構成する。実際には表示駆動回路を動作させるための
制御信号を出力しなければならないため、TFF406
の後に数段のTFFが接続されているがここでは省略し
ておく。一周期論理緩急回路417は、ラッチ回路41
2とNOR回路413とDFF414とAND回路40
7、408で構成する。一周期論理緩急回路417は、
半周期論理緩急回路415が出力する分周基本クロック
l、緩急動作開始信号VCWDR、分周回路416が出
力する制御信号j、論理緩急データVCWD2、VCW
D3を入力とし、論理緩急データVCWD2、VCWD
3のいずれかまたは両方が”H”レベルのとき分周回路
416が出力する制御信号jに同期して分周回路416
内の各TFFをプリセットするための一周期論理緩急動
作信号m、nを出力する。詳細な動作は従来の技術の項
で既に述べてあるので省略する。
【0019】本実施例の構成では、緩急動作開始信号V
CWDRが立ち上がると次の64kHzの立ち下がりで
一周期論理緩急動作が行われ、更に次の64kHzの立
ち下がりで半周期論理緩急動作を行なう。図5は本実施
例のタイミングチャートである。
CWDRが立ち上がると次の64kHzの立ち下がりで
一周期論理緩急動作が行われ、更に次の64kHzの立
ち下がりで半周期論理緩急動作を行なう。図5は本実施
例のタイミングチャートである。
【0020】一周期論理緩急動作を含めて半周期論理緩
急動作を詳細に説明する。緩急動作開始信号VCWDR
が立ち上がる(5−A)と従来の技術の項で述べたよう
に、次の64kHz立ち下がりに同期して一周期論理緩
急動作信号がNOR回路413から出力される(5−
B)。この一周期論理緩急動作信号が立ち下がるときの
制御信号dがDFF414のQ出力信号であることはす
でに述べた。更に、この制御信号dは半周期論理緩急回
路415内のラッチ回路409のデータとAND回路4
10に入力される。
急動作を詳細に説明する。緩急動作開始信号VCWDR
が立ち上がる(5−A)と従来の技術の項で述べたよう
に、次の64kHz立ち下がりに同期して一周期論理緩
急動作信号がNOR回路413から出力される(5−
B)。この一周期論理緩急動作信号が立ち下がるときの
制御信号dがDFF414のQ出力信号であることはす
でに述べた。更に、この制御信号dは半周期論理緩急回
路415内のラッチ回路409のデータとAND回路4
10に入力される。
【0021】AND回路410は3入力となっている。
入力の1本は半周期論理緩急データVCWD1である。
ここでは半周期論理緩急を行うデータとして”H”レベ
ルを維持しているものとする。AND回路410の入力
の他の1本はラッチ回路409のQX出力信号が入力さ
れる。
入力の1本は半周期論理緩急データVCWD1である。
ここでは半周期論理緩急を行うデータとして”H”レベ
ルを維持しているものとする。AND回路410の入力
の他の1本はラッチ回路409のQX出力信号が入力さ
れる。
【0022】ラッチ回路409は、一周期論理緩急回路
417内のDFF414のQ出力信号dをデータ入力と
し、分周回路416内のTFF406のQ出力信号k
(ここでは16kHz信号)をクロック信号とする。ラ
ッチ回路409のQX出力信号は通常”H”レベルを維
持しておりDFF414のQ出力信号dが立ち上がった
次の16kHz(信号k)の立ち上がりに同期して”
L”レベルに立ち下がる(5?D)。
417内のDFF414のQ出力信号dをデータ入力と
し、分周回路416内のTFF406のQ出力信号k
(ここでは16kHz信号)をクロック信号とする。ラ
ッチ回路409のQX出力信号は通常”H”レベルを維
持しておりDFF414のQ出力信号dが立ち上がった
次の16kHz(信号k)の立ち上がりに同期して”
L”レベルに立ち下がる(5?D)。
【0023】DFF414のQ出力信号d、半周期論理
緩急データVCWD1、ラッチ回路409のQX出力信
号を入力とするAND回路410の出力はDFF414
のQ出力信号dの立ち上がりに同期して立ち上がる(5
−C)。ここで半周期論理緩急データVCWD1が”
L”レベルの場合はAND回路410の入力の一本が”
L”レベルとなるためAND回路410の出力はDFF
414のQ出力信号dの変化にかかわらず”L”レベル
を維持することとなり、したがって半周期論理緩急動作
は行われない。
緩急データVCWD1、ラッチ回路409のQX出力信
号を入力とするAND回路410の出力はDFF414
のQ出力信号dの立ち上がりに同期して立ち上がる(5
−C)。ここで半周期論理緩急データVCWD1が”
L”レベルの場合はAND回路410の入力の一本が”
L”レベルとなるためAND回路410の出力はDFF
414のQ出力信号dの変化にかかわらず”L”レベル
を維持することとなり、したがって半周期論理緩急動作
は行われない。
【0024】半周期論理緩急データVCWD1が”H”
レベルの場合、AND回路410の出力が”H”レベル
になった後ラッチ回路409のQX出力信号はTFF4
06のQ出力信号k(ここでは16kHz)の立上りに
同期して立ち下がる。同時にラッチ回路409のQX出
力信号を入力とするAND回路410の出力も立ち下が
る(5?E)。AND回路410の出力信号は立ち下が
り動作のTFF411のクロックに入力されており、し
たがってTFF411のQ出力信号oが反転する(5?
F)。TFF411のQ出力信号oはEXOR回路40
2に入力される。
レベルの場合、AND回路410の出力が”H”レベル
になった後ラッチ回路409のQX出力信号はTFF4
06のQ出力信号k(ここでは16kHz)の立上りに
同期して立ち下がる。同時にラッチ回路409のQX出
力信号を入力とするAND回路410の出力も立ち下が
る(5?E)。AND回路410の出力信号は立ち下が
り動作のTFF411のクロックに入力されており、し
たがってTFF411のQ出力信号oが反転する(5?
F)。TFF411のQ出力信号oはEXOR回路40
2に入力される。
【0025】EXOR回路402の他の入力は、発振回
路401の出力信号である基準クロック信号aである。
図6にEXOR回路402の動作を含めた分周回路41
6の各TFFの出力信号のタイミングチャートを示す。
図6において上段は半周期論理緩急動作が行われていな
い状態を示し、下段は半周期論理緩急動作が(6−A)
のタイミングで行われた時の状態を示している。
路401の出力信号である基準クロック信号aである。
図6にEXOR回路402の動作を含めた分周回路41
6の各TFFの出力信号のタイミングチャートを示す。
図6において上段は半周期論理緩急動作が行われていな
い状態を示し、下段は半周期論理緩急動作が(6−A)
のタイミングで行われた時の状態を示している。
【0026】TFF411のQ出力信号oが(6−A)
のタイミングで反転すると、EXOR回路402の出力
信号lは”L”レベルから”H”レベルに変化する。つ
まり、基準クロック信号aの”L”レベルの期間を省略
して強制的に”H”レベルにすることにより通常より半
周期分早く立ち下がる。
のタイミングで反転すると、EXOR回路402の出力
信号lは”L”レベルから”H”レベルに変化する。つ
まり、基準クロック信号aの”L”レベルの期間を省略
して強制的に”H”レベルにすることにより通常より半
周期分早く立ち下がる。
【0027】以後、EXOR回路402の出力信号l
は、TFF411のQ出力信号oが反転するまで他方の
入力信号である発振回路401の出力の反転クロックを
出力し続ける。EXOR回路402の出力信号lは分周
回路416の分周基本クロックlとして分周回路416
に入力され以降、分周される。分周回路416の各TF
FのQ出力信号を図6のタイミングチャートでみると、
TFF403のQ出力信号が通常の立ち上がりよりも基
準クロック信号aの半周期分早く立ち上がり(6−
B)、TFF404のQ出力信号が通常よりも基準クロ
ック信号aの半周期分早く立ち上がる(6−C)。
は、TFF411のQ出力信号oが反転するまで他方の
入力信号である発振回路401の出力の反転クロックを
出力し続ける。EXOR回路402の出力信号lは分周
回路416の分周基本クロックlとして分周回路416
に入力され以降、分周される。分周回路416の各TF
FのQ出力信号を図6のタイミングチャートでみると、
TFF403のQ出力信号が通常の立ち上がりよりも基
準クロック信号aの半周期分早く立ち上がり(6−
B)、TFF404のQ出力信号が通常よりも基準クロ
ック信号aの半周期分早く立ち上がる(6−C)。
【0028】同様に以降の各TFFの出力信号も基準ク
ロック信号aの半周期分早く変化することになり、半周
期論理緩急回路402の動作により基準クロック信号a
の半周期単位での論理緩急が実現することができる。本
発明の実施例において、分周手段416の出力信号を入
力して表示素子駆動するための駆動信号を出力する表示
駆動回路と、表示駆動回路の出力する表示駆動出力信号
を入力して時刻情報等を表示する表示素子を有する構成
とすれば、論理緩急回路を有する電子時計が実現でき
る。この論理緩急回路を有する電子時計は非常に高精度
なものが可能となる。
ロック信号aの半周期分早く変化することになり、半周
期論理緩急回路402の動作により基準クロック信号a
の半周期単位での論理緩急が実現することができる。本
発明の実施例において、分周手段416の出力信号を入
力して表示素子駆動するための駆動信号を出力する表示
駆動回路と、表示駆動回路の出力する表示駆動出力信号
を入力して時刻情報等を表示する表示素子を有する構成
とすれば、論理緩急回路を有する電子時計が実現でき
る。この論理緩急回路を有する電子時計は非常に高精度
なものが可能となる。
【0029】表示素子としては、好ましくは、モータと
指針か液晶パネル等を用いる。また、本発明の論理緩急
回路を応用すれば、高精度なタイマーやストップウォッ
チやアラーム装置などの計時情報を表示や報知する論理
緩急回路付電子機器が実現できる。
指針か液晶パネル等を用いる。また、本発明の論理緩急
回路を応用すれば、高精度なタイマーやストップウォッ
チやアラーム装置などの計時情報を表示や報知する論理
緩急回路付電子機器が実現できる。
【0030】
【発明の効果】以上説明したごとく、本発明において
は、基準クロックを出力する発振手段と、緩急データを
入力する論理緩急データ入力手段と、論理緩急データ入
力手段の出力信号を入力して記憶保持する論理緩急デー
タ保持手段と、論理緩急データ保持手段の出力信号を入
力して基準クロックの半周期単位で論理緩急を行う半周
期論理緩急手段と、半周期論理緩急手段の出力する信号
を入力して分周する分周手段と、論理緩急データ保持手
段の出力信号を入力して半周期論理緩急手段の出力する
クロックの1周期単位で論理緩急を行う一周期論理緩急
手段を有する構成とすることにより、簡単な素子の構成
で基準クロックの半周期単位での高精度な論理緩急を行
えるという効果を奏する。
は、基準クロックを出力する発振手段と、緩急データを
入力する論理緩急データ入力手段と、論理緩急データ入
力手段の出力信号を入力して記憶保持する論理緩急デー
タ保持手段と、論理緩急データ保持手段の出力信号を入
力して基準クロックの半周期単位で論理緩急を行う半周
期論理緩急手段と、半周期論理緩急手段の出力する信号
を入力して分周する分周手段と、論理緩急データ保持手
段の出力信号を入力して半周期論理緩急手段の出力する
クロックの1周期単位で論理緩急を行う一周期論理緩急
手段を有する構成とすることにより、簡単な素子の構成
で基準クロックの半周期単位での高精度な論理緩急を行
えるという効果を奏する。
【図1】本発明の論理緩急回路付電子時計の基本的構成
の一例を示す機能ブロック図である。
の一例を示す機能ブロック図である。
【図2】従来の論理緩急回路の回路図である。
【図3】従来の論理緩急回路の緩急動作のタイミングチ
ャートである。
ャートである。
【図4】本発明の論理緩急回路の実施例の回路図であ
る。
る。
【図5】本発明の論理緩急回路の実施例のタイミングチ
ャートである。
ャートである。
【図6】本発明の論理緩急回路の実施例の半周期緩急部
のタイミングチャートである。
のタイミングチャートである。
101 発振手段 102 半周期論理緩急手段 103 分周手段 104 波形整形手段 105 表示手段 106 一周期論理緩急手段 107 論理緩急データ保持手段 108 論理緩急データ入力手段
Claims (4)
- 【請求項1】 基準クロックを出力する発振手段(10
1)と、 緩急データを入力する論理緩急データ入力手段(10
8)と、 論理緩急データ入力手段(108)の出力信号を入力し
て基準クロックの半周期単位で論理緩急を行う半周期論
理緩急手段(102)と、 半周期論理緩急手段(102)の出力するクロックを入
力して分周する分周手段(103)と、 論理緩急データ入力手段(108)の出力信号を入力し
て半周期論理緩急手段(102)の出力するクロックの
1周期単位で論理緩急を行う一周期論理緩急手段(10
6)と、を有することを特徴とする論理緩急回路。 - 【請求項2】 基準クロックを出力する発振手段(10
1)と、 緩急データを入力する論理緩急データ入力手段(10
8)と、 論理緩急データ入力手段(108)の出力信号を入力し
て基準クロックの半周期単位で論理緩急を行う半周期論
理緩急手段(102)と、 半周期論理緩急手段(102)の出力するクロックを入
力して分周する分周手段(103)と、 論理緩急データ入力手段(108)の出力信号を入力し
て半周期論理緩急手段(102)の出力するクロックの
1周期単位で論理緩急を行う一周期論理緩急手段(10
6)と、 分周手段(103)の出力信号を入力して表示手段(1
05)を駆動するための駆動信号を出力する表示駆動手
段(104)と、表示駆動手段(104)の出力する表
示駆動出力信号を入力して時刻情報等を表示する表示手
段(105)と、を有することを特徴とする電子時計。 - 【請求項3】 緩急データを入力する論理緩急データ入
力手段(108)と、 論理緩急データ入力手段(10
8)の出力信号を入力して基準クロックより短い所定の
周期単位で論理緩急を行う所定周期論理緩急手段(10
2)と、 所定周期論理緩急手段(102)の出力する出力信号を
入力して周波数の変更動作を行う周波数変更手段(10
3)と、 論理緩急データ入力手段(108)の出力信号を入力し
て所定周期論理緩急手段(102)の出力する出力信号
に基づいて論理緩急を行う周期論理緩急手段(106)
と、を有することを特徴とする論理緩急回路。 - 【請求項4】 請求項3記載の論理緩急回路の周波数変
更手段(103)の出力する出力信号に基づいて表示手
段(105)を駆動するための駆動信号を出力する表示
駆動手段(104)と、 表示駆動手段(104)の出力する表示駆動出力信号を
入力して計時情報を表示する表示手段(105)と、を
有することを特徴とする論理緩急回路付電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27380493A JP3150833B2 (ja) | 1993-11-01 | 1993-11-01 | 論理緩急回路及び電子時計 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27380493A JP3150833B2 (ja) | 1993-11-01 | 1993-11-01 | 論理緩急回路及び電子時計 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07128462A JPH07128462A (ja) | 1995-05-19 |
JP3150833B2 true JP3150833B2 (ja) | 2001-03-26 |
Family
ID=17532808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27380493A Expired - Fee Related JP3150833B2 (ja) | 1993-11-01 | 1993-11-01 | 論理緩急回路及び電子時計 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3150833B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6326601B1 (en) | 1999-07-19 | 2001-12-04 | Agilent Technologies, Inc. | Optical barrier |
-
1993
- 1993-11-01 JP JP27380493A patent/JP3150833B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6326601B1 (en) | 1999-07-19 | 2001-12-04 | Agilent Technologies, Inc. | Optical barrier |
Also Published As
Publication number | Publication date |
---|---|
JPH07128462A (ja) | 1995-05-19 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |