JP3150833B2

JP3150833B2 - 論理緩急回路及び電子時計

Info

Publication number: JP3150833B2
Application number: JP27380493A
Authority: JP
Inventors: 広幸政木
Original assignee: セイコーインスツルメンツ株式会社
Priority date: 1993-11-01
Filing date: 1993-11-01
Publication date: 2001-03-26
Anticipated expiration: 2016-03-26
Also published as: JPH07128462A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本考発明は、電子時計の歩度を調
整する論理緩急回路、論理緩急回路を有する電子時計、
及び論理緩急回路付電子機器に関する。

【０００２】

【従来の技術】従来、図２に示すような回路を用いて基
準クロックの一周期単位で論理緩急を行う方法が行われ
ていた。図２及びタイミングチャートを示した図３をも
とに動作を簡単に説明する。

【０００３】発振回路２０１から出力される基準クロッ
クａはＴ型フリップフロップ（以後ＴＦＦと称す）２０
２〜２０５で構成される分周回路に入力され分周され
る。緩急動作が行われない場合は図３のＡ〜Ｂ区間のよ
うに正確に１／２分周される。あるタイミングで緩急開
始命令ｂが立ち上がると、緩急動作が開始される。通
常、１０秒周期で緩急開始命令ｂが立ち上がる。緩急開
始命令ｂは、分周段のＴＦＦ２０４の正転（以後Ｑと称
す）出力信号をクロック信号とするラッチ回路２０８の
データに入力される。ラッチ回路２０８の反転（以後Ｑ
Ｘと称す）出力信号ｃは、ＴＦＦ２０４のＱ出力信号の
立ち上がりに同期して立ち下がる。ラッチ回路２０８の
ＱＸ出力信号ｃはＮＯＲ回路２０９に入力される。ＮＯ
Ｒ回路２０９は基準クロックａ、ラッチ回路２０８のＱ
Ｘ出力信号ｃ及びＤ型フリップフロップ（以後ＤＦＦと
称す）２１０のＱ出力信号ｄを入力としている。

【０００４】図３Ｃのタイミングからわかるように、Ｔ
ＦＦ２０４のＱ出力信号の立ち上がり時は基準クロック
ａのレベルは”Ｌ”であり、ＤＦＦ２１０のＱ出力信号
レベルも”Ｌ”であるため、ＮＯＲ回路２０９の出力ｅ
はラッチ回路２０８のＱＸ出力信号ｃの立ち下がりに同
期して立ち上がる。

【０００５】ＮＯＲ回路２０９の出力ｅと緩急データｆ
またｇをを入力とするＡＮＤ回路２０６、２０７の出力
は、ＴＦＦ２０２、２０３のプリセット入力に接続され
ている。緩急データｆのレベルが”Ｈ”、ｇのレベル
が”Ｌ”であった場合、ＡＮＤ回路２０６の出力信号ｈ
のレベルは”Ｈ”となり、ＡＮＤ回路２０７の出力信号
ｉのレベルは”Ｌ”のままとなる。したがってＴＦＦ２
０２はプリセットされＱ出力信号はは強制的に”Ｈ”と
なる。

【０００６】次に、図３Ｄのタイミングで基準クロック
ａが立ち上がるとＮＯＲ回路２０９出力ｅは立ち下が
る。データ入力が”Ｈ”レベルに固定され、ＮＯＲ回路
２０９出力ｅをクロックとするＤＦＦ２１０のＱ出力信
号ｄはＮＯＲ回路２０９出力ｅは立ち下がりに同期して
立ち上がり以後ＤＦＦ２１０がリセットされるまで”
Ｈ”を維持する。したがってＮＯＲ回路２０９出力ｅ
も”Ｌ”レベルを維持する。

【０００７】ＮＯＲ回路２０９出力ｅが”Ｌ”レベルに
なるとＴＦＦ２０２のプリセットが解除される。基準ク
ロックａは連続してＴＦＦ２０２に入力されるため図３
ＥのタイミングでＴＦＦ２０２のＱ出力信号は立ち下が
り以降通常の１／２分周が行われる。

【０００８】この一連の動作によりＴＦＦ２０２のＱ出
力信号の”Ｌ”レベルの一区間、つまり、基準クロック
ａの一周期分の時間を省略したことになる。ＴＦＦ２０
５のＱ出力信号の立ち下がりタイミングでみれば本来、
図３Ｇのタイミングで立ち下がるはずであったものが図
３Ｆのタイミングで立ち下がっている。結果的に基準ク
ロックａの一周期分時間だけ進み方向に緩急されたこと
になる。

【０００９】以上のような基準クロックの一周期単位で
の遅れ又は進み方向の論理緩急方法は既に知られてお
り、実用されている。

【００１０】

【発明が解決しようとする課題】しかし、従来の論理緩
急回路では、基準クロックの一周期単位での遅れ又は進
み方向の論理緩急のみ可能であったため、歩度の調整分
解能が細かく高精度な時計の歩度調整を行う際には不適
であった。

【００１１】例えば年差２０秒（年間を通じての精度誤
差が２０秒以内）の時計の歩度規格は±３２ｍｓｅｃ／
ｄとなっているが、例えば、基準クロックに２６２ｋＨ
ｚの水晶発振を用いたとすると、一周期の論理緩急分の
調整量は３２ｍｓｅｃ／ｄとなってしまう。歩度測定の
誤差等を考慮すると、高精度な時計の量産には論理緩急
データの可変による歩度の合わせ込みが非常に難しいと
いう課題を有していた。

【００１２】また、従来の論理緩急回路のまま高精度時
計を実施しようとした場合、発振回路内の負荷容量を定
期的に変化させて基準クロックの周波数自体を微調整さ
せ、更に細かい緩急分解能を得るという方法があるが、
複雑な制御回路や負荷容量の調整作業などが必要となっ
てしまうという課題を有していた。

【００１３】

【課題を解決するための手段】複雑な制御回路や負荷容
量の調整作業を必要とせずに緩急分解能を更に細かくす
るために、本発明においては、基準クロックの半周期緩
急用の緩急データ入力手段及びデータ保持手段を設け、
発振手段と分周手段の間に基準クロックの半周期単位で
緩急できる半周期緩急手段を設けることにより従来の一
周期論理緩急手段と合わせて、緩急レンジを変えること
なく、緩急分解能のより小さな論理緩急を実現できるよ
うにした。

【００１４】

【作用】本発明は上記機能を実現するために、図１にお
いて、発振手段１０１は、基準クロックを出力する。論
理緩急データ入力手段１０８は、緩急データを入力す
る。論理緩急データ保持手段１０７は、論理緩急データ
入力手段１０８の出力する出力信号を入力して記憶保持
する。半周期論理緩急手段１０２は、論理緩急データ保
持手段１０７の出力信号を入力して基準クロックの半周
期単位で論理緩急を行う。分周手段１０３は、半周期論
理緩急手段１０２の出力するクロックを入力して分周す
る。一周期論理緩急手段１０６は、論理緩急データ保持
手段１０７の出力信号を入力して半周期論理緩急手段１
０２の出力するクロックの１周期単位で論理緩急を行
う。本発明の論理緩急回路は以上の構成により、基準ク
ロックの半周期単位で論理緩急を行なう。

【００１５】本発明の論理緩急回路を用いた電子時計で
は、簡単な論理素子の追加で半周期単位の論理緩急を行
うことが出来るので高精度な時刻表示が可能となる。

【００１６】

【実施例】本発明の実施例を図面に基づいて説明する。
図４は本発明の論理緩急回路の実施例の基本的構成の一
例を示す回路図である。

【００１７】水晶発振回路４０１は、基準クロック信号
ａを出力する。本実施例では２６２ｋＨｚの周波数の信
号とする。半周期論理緩急回路４１５は、基準クロック
信号ａ、分周回路４１６が出力する制御信号ｋ、一周期
論理緩急回路４１７が出力するＶＣＷ制御信号ｄ、論理
緩急データＶＣＷＤ１を入力とし、論理緩急データＶＣ
ＷＤ１が”Ｈ”レベルのとき分周回路４１６が出力する
制御信号ｋに同期して基準クロック信号ａの半周期論理
緩急を行い、分周回路４１６の入力クロックとなる分周
基本クロックｌを出力する。この半周期論理緩急４１５
は、エキスクルーシブオア（以後ＥＸＯＲと称す）回路
４０２とラッチ回路４０９とＡＮＤ回路４１０とＴＦＦ
４１１で構成する。詳細な動作は後述する。

【００１８】分周回路４１６は、ＴＦＦ４０３〜４０６
で構成する。実際には表示駆動回路を動作させるための
制御信号を出力しなければならないため、ＴＦＦ４０６
の後に数段のＴＦＦが接続されているがここでは省略し
ておく。一周期論理緩急回路４１７は、ラッチ回路４１
２とＮＯＲ回路４１３とＤＦＦ４１４とＡＮＤ回路４０
７、４０８で構成する。一周期論理緩急回路４１７は、
半周期論理緩急回路４１５が出力する分周基本クロック
ｌ、緩急動作開始信号ＶＣＷＤＲ、分周回路４１６が出
力する制御信号ｊ、論理緩急データＶＣＷＤ２、ＶＣＷ
Ｄ３を入力とし、論理緩急データＶＣＷＤ２、ＶＣＷＤ
３のいずれかまたは両方が”Ｈ”レベルのとき分周回路
４１６が出力する制御信号ｊに同期して分周回路４１６
内の各ＴＦＦをプリセットするための一周期論理緩急動
作信号ｍ、ｎを出力する。詳細な動作は従来の技術の項
で既に述べてあるので省略する。

【００１９】本実施例の構成では、緩急動作開始信号Ｖ
ＣＷＤＲが立ち上がると次の６４ｋＨｚの立ち下がりで
一周期論理緩急動作が行われ、更に次の６４ｋＨｚの立
ち下がりで半周期論理緩急動作を行なう。図５は本実施
例のタイミングチャートである。

【００２０】一周期論理緩急動作を含めて半周期論理緩
急動作を詳細に説明する。緩急動作開始信号ＶＣＷＤＲ
が立ち上がる（５−Ａ）と従来の技術の項で述べたよう
に、次の６４ｋＨｚ立ち下がりに同期して一周期論理緩
急動作信号がＮＯＲ回路４１３から出力される（５−
Ｂ）。この一周期論理緩急動作信号が立ち下がるときの
制御信号ｄがＤＦＦ４１４のＱ出力信号であることはす
でに述べた。更に、この制御信号ｄは半周期論理緩急回
路４１５内のラッチ回路４０９のデータとＡＮＤ回路４
１０に入力される。

【００２１】ＡＮＤ回路４１０は３入力となっている。
入力の１本は半周期論理緩急データＶＣＷＤ１である。
ここでは半周期論理緩急を行うデータとして”Ｈ”レベ
ルを維持しているものとする。ＡＮＤ回路４１０の入力
の他の１本はラッチ回路４０９のＱＸ出力信号が入力さ
れる。

【００２２】ラッチ回路４０９は、一周期論理緩急回路
４１７内のＤＦＦ４１４のＱ出力信号ｄをデータ入力と
し、分周回路４１６内のＴＦＦ４０６のＱ出力信号ｋ
（ここでは１６ｋＨｚ信号）をクロック信号とする。ラ
ッチ回路４０９のＱＸ出力信号は通常”Ｈ”レベルを維
持しておりＤＦＦ４１４のＱ出力信号ｄが立ち上がった
次の１６ｋＨｚ（信号ｋ）の立ち上がりに同期して”
Ｌ”レベルに立ち下がる（５？Ｄ）。

【００２３】ＤＦＦ４１４のＱ出力信号ｄ、半周期論理
緩急データＶＣＷＤ１、ラッチ回路４０９のＱＸ出力信
号を入力とするＡＮＤ回路４１０の出力はＤＦＦ４１４
のＱ出力信号ｄの立ち上がりに同期して立ち上がる（５
−Ｃ）。ここで半周期論理緩急データＶＣＷＤ１が”
Ｌ”レベルの場合はＡＮＤ回路４１０の入力の一本が”
Ｌ”レベルとなるためＡＮＤ回路４１０の出力はＤＦＦ
４１４のＱ出力信号ｄの変化にかかわらず”Ｌ”レベル
を維持することとなり、したがって半周期論理緩急動作
は行われない。

【００２４】半周期論理緩急データＶＣＷＤ１が”Ｈ”
レベルの場合、ＡＮＤ回路４１０の出力が”Ｈ”レベル
になった後ラッチ回路４０９のＱＸ出力信号はＴＦＦ４
０６のＱ出力信号ｋ（ここでは１６ｋＨｚ）の立上りに
同期して立ち下がる。同時にラッチ回路４０９のＱＸ出
力信号を入力とするＡＮＤ回路４１０の出力も立ち下が
る（５？Ｅ）。ＡＮＤ回路４１０の出力信号は立ち下が
り動作のＴＦＦ４１１のクロックに入力されており、し
たがってＴＦＦ４１１のＱ出力信号ｏが反転する（５？
Ｆ）。ＴＦＦ４１１のＱ出力信号ｏはＥＸＯＲ回路４０
２に入力される。

【００２５】ＥＸＯＲ回路４０２の他の入力は、発振回
路４０１の出力信号である基準クロック信号ａである。
図６にＥＸＯＲ回路４０２の動作を含めた分周回路４１
６の各ＴＦＦの出力信号のタイミングチャートを示す。
図６において上段は半周期論理緩急動作が行われていな
い状態を示し、下段は半周期論理緩急動作が（６−Ａ）
のタイミングで行われた時の状態を示している。

【００２６】ＴＦＦ４１１のＱ出力信号ｏが（６−Ａ）
のタイミングで反転すると、ＥＸＯＲ回路４０２の出力
信号ｌは”Ｌ”レベルから”Ｈ”レベルに変化する。つ
まり、基準クロック信号ａの”Ｌ”レベルの期間を省略
して強制的に”Ｈ”レベルにすることにより通常より半
周期分早く立ち下がる。

【００２７】以後、ＥＸＯＲ回路４０２の出力信号ｌ
は、ＴＦＦ４１１のＱ出力信号ｏが反転するまで他方の
入力信号である発振回路４０１の出力の反転クロックを
出力し続ける。ＥＸＯＲ回路４０２の出力信号ｌは分周
回路４１６の分周基本クロックｌとして分周回路４１６
に入力され以降、分周される。分周回路４１６の各ＴＦ
ＦのＱ出力信号を図６のタイミングチャートでみると、
ＴＦＦ４０３のＱ出力信号が通常の立ち上がりよりも基
準クロック信号ａの半周期分早く立ち上がり（６−
Ｂ）、ＴＦＦ４０４のＱ出力信号が通常よりも基準クロ
ック信号ａの半周期分早く立ち上がる（６−Ｃ）。

【００２８】同様に以降の各ＴＦＦの出力信号も基準ク
ロック信号ａの半周期分早く変化することになり、半周
期論理緩急回路４０２の動作により基準クロック信号ａ
の半周期単位での論理緩急が実現することができる。本
発明の実施例において、分周手段４１６の出力信号を入
力して表示素子駆動するための駆動信号を出力する表示
駆動回路と、表示駆動回路の出力する表示駆動出力信号
を入力して時刻情報等を表示する表示素子を有する構成
とすれば、論理緩急回路を有する電子時計が実現でき
る。この論理緩急回路を有する電子時計は非常に高精度
なものが可能となる。

【００２９】表示素子としては、好ましくは、モータと
指針か液晶パネル等を用いる。また、本発明の論理緩急
回路を応用すれば、高精度なタイマーやストップウォッ
チやアラーム装置などの計時情報を表示や報知する論理
緩急回路付電子機器が実現できる。

【００３０】

【発明の効果】以上説明したごとく、本発明において
は、基準クロックを出力する発振手段と、緩急データを
入力する論理緩急データ入力手段と、論理緩急データ入
力手段の出力信号を入力して記憶保持する論理緩急デー
タ保持手段と、論理緩急データ保持手段の出力信号を入
力して基準クロックの半周期単位で論理緩急を行う半周
期論理緩急手段と、半周期論理緩急手段の出力する信号
を入力して分周する分周手段と、論理緩急データ保持手
段の出力信号を入力して半周期論理緩急手段の出力する
クロックの１周期単位で論理緩急を行う一周期論理緩急
手段を有する構成とすることにより、簡単な素子の構成
で基準クロックの半周期単位での高精度な論理緩急を行
えるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の論理緩急回路付電子時計の基本的構成
の一例を示す機能ブロック図である。

【図２】従来の論理緩急回路の回路図である。

【図３】従来の論理緩急回路の緩急動作のタイミングチ
ャートである。

【図４】本発明の論理緩急回路の実施例の回路図であ
る。

【図５】本発明の論理緩急回路の実施例のタイミングチ
ャートである。

【図６】本発明の論理緩急回路の実施例の半周期緩急部
のタイミングチャートである。

【符号の説明】

１０１発振手段１０２半周期論理緩急手段１０３分周手段１０４波形整形手段１０５表示手段１０６一周期論理緩急手段１０７論理緩急データ保持手段１０８論理緩急データ入力手段

Claims

(57)【特許請求の範囲】

【請求項１】基準クロックを出力する発振手段（１０
１）と、緩急データを入力する論理緩急データ入力手段（１０
８）と、論理緩急データ入力手段（１０８）の出力信号を入力し
て基準クロックの半周期単位で論理緩急を行う半周期論
理緩急手段（１０２）と、半周期論理緩急手段（１０２）の出力するクロックを入
力して分周する分周手段（１０３）と、論理緩急データ入力手段（１０８）の出力信号を入力し
て半周期論理緩急手段（１０２）の出力するクロックの
１周期単位で論理緩急を行う一周期論理緩急手段（１０
６）と、を有することを特徴とする論理緩急回路。
【請求項２】基準クロックを出力する発振手段（１０
１）と、緩急データを入力する論理緩急データ入力手段（１０
８）と、論理緩急データ入力手段（１０８）の出力信号を入力し
て基準クロックの半周期単位で論理緩急を行う半周期論
理緩急手段（１０２）と、半周期論理緩急手段（１０２）の出力するクロックを入
力して分周する分周手段（１０３）と、論理緩急データ入力手段（１０８）の出力信号を入力し
て半周期論理緩急手段（１０２）の出力するクロックの
１周期単位で論理緩急を行う一周期論理緩急手段（１０
６）と、分周手段（１０３）の出力信号を入力して表示手段（１
０５）を駆動するための駆動信号を出力する表示駆動手
段（１０４）と、表示駆動手段（１０４）の出力する表
示駆動出力信号を入力して時刻情報等を表示する表示手
段（１０５）と、を有することを特徴とする電子時計。
【請求項３】緩急データを入力する論理緩急データ入
力手段（１０８）と、論理緩急データ入力手段（１０
８）の出力信号を入力して基準クロックより短い所定の
周期単位で論理緩急を行う所定周期論理緩急手段（１０
２）と、所定周期論理緩急手段（１０２）の出力する出力信号を
入力して周波数の変更動作を行う周波数変更手段（１０
３）と、論理緩急データ入力手段（１０８）の出力信号を入力し
て所定周期論理緩急手段（１０２）の出力する出力信号
に基づいて論理緩急を行う周期論理緩急手段（１０６）
と、を有することを特徴とする論理緩急回路。
【請求項４】請求項３記載の論理緩急回路の周波数変
更手段（１０３）の出力する出力信号に基づいて表示手
段（１０５）を駆動するための駆動信号を出力する表示
駆動手段（１０４）と、表示駆動手段（１０４）の出力する表示駆動出力信号を
入力して計時情報を表示する表示手段（１０５）と、を
有することを特徴とする論理緩急回路付電子機器。