JP3149995B2 - Pulse monitoring circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明はパルス監視回路に関し、
特に被監視対象のデジタル回路（以下、被監視回路とい
う）が出力するパルス信号（以下、被監視パルス信号と
いう）を監視するパルス監視回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse monitoring circuit,
In particular, the present invention relates to a pulse monitoring circuit that monitors a pulse signal (hereinafter, referred to as a monitored pulse signal) output from a monitored digital circuit (hereinafter, referred to as a monitored circuit).
【０００２】[0002]
【従来の技術】従来、この種のパルス監視回路は、モノ
マルチバイブレータを使用して構成されているか、フリ
ップフロップ回路とゲート回路との組合せで構成されて
いた。2. Description of the Related Art Conventionally, this kind of pulse monitoring circuit has been configured using a monomultivibrator or a combination of a flip-flop circuit and a gate circuit.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来のパルス
監視回路は、モノマルチバイブレータを使用した場合、
回路の実装規模が大きく、実装スペースのために装置の
小型化に支障をきたすという問題点があった。The above-described conventional pulse monitoring circuit uses a monomultivibrator,
There is a problem in that the circuit is large in mounting scale and the mounting space hinders miniaturization of the device.
【０００４】また、フリップフロップ回路とゲート回路
との組合せで構成した場合には、パルス間隔周期時間が
異なる被監視パルス信号を出力する被監視回路の動作監
視を行うには、各被監視回路の被監視パルス信号のパル
ス間隔周期時間に対応したパルス監視回路をそれぞれ構
成する必要があるという問題点があった。Further, in the case of a combination of a flip-flop circuit and a gate circuit, in order to monitor the operation of a monitored circuit that outputs a monitored pulse signal having a different pulse interval cycle time, it is necessary to monitor each monitored circuit. There has been a problem that it is necessary to configure pulse monitoring circuits corresponding to the pulse interval cycle time of the monitored pulse signal.
【０００５】本発明の目的は、上述の点に鑑み、パルス
間隔周期時間が異なる被監視パルス信号を出力する被監
視回路の動作監視を同じ構成でかつ少ない実装スペース
で行うことができるようにしたパルス監視回路を提供す
ることにある。SUMMARY OF THE INVENTION In view of the foregoing, it is an object of the present invention to monitor the operation of a monitored circuit that outputs a monitored pulse signal having a different pulse interval cycle time with the same configuration and with a small mounting space. A pulse monitoring circuit is provided.
【０００６】[0006]
【課題を解決するための手段】本発明のパルス監視回路
は、カウント初期値を外部から任意に設定することがで
き被監視回路から出力される被監視パルス信号をカウン
トアップしフルカウントでキャリー信号を出力するカウ
ンタ回路と、このカウンタ回路のキャリー信号を被監視
パルス信号の反転信号に応じて保持する第１遅延型フリ
ップフロップ回路と、この第１遅延型フリップフロップ
回路の出力信号を被監視パルス信号のパルス間隔周期時
間の整数倍のパルス間隔周期時間を持つタイミングパル
ス信号に応じて保持しその出力信号で被監視回路の動作
状態を表示する第２遅延型フリップフロップ回路と、前
記第１遅延型フリップフロップ回路の出力信号が前記カ
ウンタ回路のキャリー信号の保持を示しかつ前記第２遅
延型フリップフロップ回路の出力信号が被監視回路の正
常状態を表示するときに前記タイミングパルス信号に同
期するリセットパルス信号に応じて前記カウンタ回路の
カウント初期値の初期設定を行わせるゲート回路とを備
える。According to the pulse monitoring circuit of the present invention, the initial count value can be set arbitrarily from the outside, the monitored pulse signal output from the monitored circuit is counted up, and the carry signal is counted at full count. A counter circuit for outputting, a first delay flip-flop circuit for holding a carry signal of the counter circuit in accordance with an inverted signal of the monitored pulse signal, and an output signal of the first delay flip-flop circuit for monitoring a pulse signal to be monitored. a second delay-type flip-flop circuit for displaying the operating state of the monitored circuit at its output signal held in response to the timing pulse signal having an integer multiple of the pulse interval period duration of the pulse interval period time, before
The output signal of the serial first delay-type flip-flop circuit is the mosquito
Shows the retention of counter circuits carry signal and a positive output signal is monitored circuit of the second delay flip-flop circuit
The same as the timing pulse signal when displaying the normal state.
A gate circuit for performing initial setting of a count initial value of the counter circuit in response to a reset pulse signal that is expected to occur.
【０００７】[0007]
【作用】本発明のパルス監視回路では、カウンタ回路が
カウント初期値を外部から任意に設定することができ被
監視回路から出力される被監視パルス信号をカウントア
ップしフルカウントでキャリー信号を出力し、第１遅延
型フリップフロップ回路がカウンタ回路のキャリー信号
を被監視パルス信号の反転信号に応じて保持し、第２遅
延型フリップフロップ回路が第１遅延型フリップフロッ
プ回路の出力信号を被監視パルス信号のパルス間隔周期
時間の整数倍のパルス間隔周期時間を持つタイミングパ
ルス信号に応じて保持しその出力信号で被監視回路の動
作状態を表示し、ゲート回路が第１遅延型フリップフロ
ップ回路の出力信号がカウンタ回路のキャリー信号の保
持を示しかつ第２遅延型フリップフロップ回路の出力信
号が被監視回路の正常状態を表示するときにタイミング
パルス信号に同期するリセットパルス信号に応じてカウ
ンタ回路のカウント初期値の初期設定を行わせる。In the pulse monitoring circuit of the present invention, the counter circuit can arbitrarily set the initial count value from the outside, counts up the monitored pulse signal output from the monitored circuit, and outputs a carry signal at full count. The first delay flip-flop circuit holds the carry signal of the counter circuit according to the inverted signal of the monitored pulse signal, and the second delay flip-flop circuit outputs the output signal of the first delay flip-flop circuit to the monitored pulse signal. holding and displaying the operating status of the monitored circuit at its output signal in response to the timing pulse signal having an integer multiple of the pulse interval period duration of the pulse interval period time, the gate circuit output signal of the first delay-type flip-flop circuit Is the carry signal of the counter circuit.
When the output signal of the second delay flip-flop circuit indicates the normal state of the monitored circuit.
The initial setting of the count initial value of the counter circuit is performed according to the reset pulse signal synchronized with the pulse signal .
【０００８】[0008]
【実施例】次に、本発明について図面を参照して詳細に
説明する。Next, the present invention will be described in detail with reference to the drawings.
【０００９】図２は、本発明の一実施例に係るパルス監
視回路３が配設された回路系を示す回路ブロック図であ
る。この回路系は、基準パルス信号Ｓ１を入力し被監視
パルス信号Ｓ２を出力する被監視回路１と、基準パルス
信号Ｓ１を入力しリセットパルス信号Ｓ３およびタイミ
ングパルス信号Ｓ４を出力するタイミングパルス発生回
路２と、被監視パルス信号Ｓ２，リセットパルス信号Ｓ
３およびタイミングパルス信号Ｓ４を入力し監視結果信
号Ｓ５を出力する本実施例のパルス監視回路３とから構
成されている。FIG. 2 is a circuit block diagram showing a circuit system in which the pulse monitoring circuit 3 according to one embodiment of the present invention is provided. This circuit system includes a monitored circuit 1 that receives a reference pulse signal S1 and outputs a monitored pulse signal S2, and a timing pulse generating circuit 2 that receives a reference pulse signal S1 and outputs a reset pulse signal S3 and a timing pulse signal S4. And the monitored pulse signal S2 and the reset pulse signal S
3 and the pulse monitoring circuit 3 of the present embodiment which receives the timing pulse signal S4 and outputs the monitoring result signal S5.
【００１０】図１は、本実施例のパルス監視回路３のさ
らに詳細な構成を示す回路ブロック図である。本実施例
のパルス監視回路３は、カウント初期値Ｓ６を外部から
任意に設定することができ被監視回路１から出力される
被監視パルス信号Ｓ２をタイミング入力端子Ｔで受けて
カウントアップを行いフルカウント（１５）のときにキ
ャリー出力端子ＣＲＹにキャリー信号Ｓ７を出力するカ
ウンタ回路４と、カウンタ回路４のキャリー信号Ｓ７を
データ入力端子Ｄに入力し被監視パルス信号Ｓ２の反転
信号をタイミング入力端子Ｔに入力して出力端子Ｑに出
力信号Ｓ８を出力する第１遅延型フリップフロップ回路
５と、第１遅延型フリップフロップ回路５の出力信号Ｓ
８をデータ入力端子Ｄに入力しタイミングパルス信号Ｓ
４をタイミング入力端子Ｔに入力して監視結果信号Ｓ５
を出力する第２遅延型フリップフロップ回路６と、被監
視パルス信号Ｓ２の反転信号を出力するインバータ７
と、リセットパルス信号Ｓ３，第１遅延型フリップフロ
ップ回路５の出力信号Ｓ８および第２遅延型フリップフ
ロップ回路６の監視結果信号Ｓ５の論理和を反転したロ
ード信号Ｓ９を出力するナンド回路でなるゲート回路８
とから構成されている。FIG. 1 is a circuit block diagram showing a more detailed configuration of the pulse monitoring circuit 3 of the present embodiment. The pulse monitoring circuit 3 of the present embodiment can set the count initial value S6 arbitrarily from the outside, receives the monitored pulse signal S2 output from the monitored circuit 1 at the timing input terminal T, counts up, and performs a full count. In the case of (15), the counter circuit 4 which outputs the carry signal S7 to the carry output terminal CRY, and the carry signal S7 of the counter circuit 4 is inputted to the data input terminal D, and the inverted signal of the monitored pulse signal S2 is inputted to the timing input terminal T. , And outputs an output signal S8 to an output terminal Q. The output signal S of the first delay type flip-flop circuit 5
8 to the data input terminal D and the timing pulse signal S
4 to the timing input terminal T to output the monitoring result signal S5
And an inverter 7 for outputting an inverted signal of the monitored pulse signal S2.
And a gate formed of a NAND circuit that outputs a load signal S9 obtained by inverting a logical sum of a reset pulse signal S3, an output signal S8 of the first delay flip-flop circuit 5, and a monitoring result signal S5 of the second delay flip-flop circuit 6. Circuit 8
It is composed of
【００１１】カウンタ回路４は、１６進のカウンタ回路
であり、フルカウント（１５）でキャリー出力端子ＣＲ
Ｙに“Ｈ”レベルのキャリー信号Ｓ７を出力する。ま
た、カウンタ回路４は、ロード端子ＬＯＡＤに“Ｌ”レ
ベルのロード信号Ｓ９が入力されると、データ入力端子
Ｄ１〜Ｄ４からカウント初期値Ｓ６を読み込んで設定す
る。カウント初期値Ｓ６は、カウンタ回路４のカウント
値を初期設定する値であり、被監視回路１に応じて随時
変更可能である。The counter circuit 4 is a hexadecimal counter circuit and has a full count (15) and a carry output terminal CR.
A carry signal S7 of "H" level is output to Y. Further, when the load signal S9 of “L” level is input to the load terminal LOAD, the counter circuit 4 reads and sets the count initial value S6 from the data input terminals D1 to D4. The count initial value S6 is a value for initially setting the count value of the counter circuit 4, and can be changed at any time according to the monitored circuit 1.
【００１２】次に、このように構成された本実施例のパ
ルス監視回路３の動作について、図３〜図５のタイミン
グチャートを参照しながら説明する。Next, the operation of the pulse monitoring circuit 3 according to the present embodiment having the above-described configuration will be described with reference to timing charts of FIGS.
【００１３】（１） カウント初期値Ｓ６が８”１００
０”（” ”内は２進数を示す。以下同様）でかつ被監
視回路１が正常状態の場合（図３参照）(1) The initial count value S6 is 8 "100
0 "(where""indicates a binary number; the same applies hereinafter) and the monitored circuit 1 is in a normal state (see FIG. 3).
【００１４】被監視回路１が正常に動作し一定のパルス
間隔周期時間で被監視パルス信号Ｓ２を出力していれ
ば、被監視パルス信号Ｓ２がカウンタ回路４のタイミン
グ入力端子Ｔに順次入力される。また、被監視パルス信
号Ｓ２のパルス間隔周期時間の８倍のパルス間隔周期時
間を持つタイミングパルス信号Ｓ４が第２遅延型フリッ
プフロップ回路６のタイミング入力端子Ｔに入力され
る。さらに、タイミングパルス信号Ｓ４の立上りに同期
するリセットパルス信号Ｓ３がゲート回路８に入力され
る。なお、リセットパルス信号Ｓ３およびタイミングパ
ルス信号Ｓ４は、被監視回路１の正常または異常に関係
なしにタイミングパルス発生回路２から必ず出力される
ものとする（以下同様）。If the monitored circuit 1 operates normally and outputs the monitored pulse signal S2 at a fixed pulse interval cycle time, the monitored pulse signal S2 is sequentially input to the timing input terminal T of the counter circuit 4. . Further, a timing pulse signal S4 having a pulse interval cycle time eight times the pulse interval cycle time of the monitored pulse signal S2 is input to the timing input terminal T of the second delay flip-flop circuit 6. Further, a reset pulse signal S3 synchronized with the rise of the timing pulse signal S4 is input to the gate circuit 8. The reset pulse signal S3 and the timing pulse signal S4 are always output from the timing pulse generation circuit 2 regardless of whether the monitored circuit 1 is normal or abnormal (the same applies hereinafter).
【００１５】カウンタ回路４は、タイミング入力端子Ｔ
に被監視パルス信号Ｓ２が入力されると、これをカウン
トアップして、フルカウント（１５）になるとキャリー
出力端子ＣＲＹに“Ｈ”レベルのキャリー信号Ｓ７を出
力する。The counter circuit 4 has a timing input terminal T
When the monitored pulse signal S2 is input to the CPU, the count is incremented, and when the count reaches a full count (15), the carry signal S7 at the "H" level is output to the carry output terminal CRY.
【００１６】第１遅延型フリップフロップ回路５は、カ
ウンタ回路４からデータ入力端子Ｄに“Ｈ”レベルのキ
ャリー信号Ｓ７が入力されると、タイミング入力端子Ｔ
に入力される被監視パルス信号Ｓ２の反転信号が“Ｈ”
レベルになるのに同期してキャリー信号Ｓ７の“Ｈ”レ
ベルを保持し、出力端子Ｑに“Ｈ”レベルの出力信号Ｓ
８を出力する。When the carry signal S7 of "H" level is inputted from the counter circuit 4 to the data input terminal D, the first delay flip-flop circuit 5 receives the timing input terminal T
The inverted signal of the monitored pulse signal S2 input to the
The "H" level of the carry signal S7 is held in synchronism with the output signal S7, and the "H" level output signal S is output to the output terminal Q.
8 is output.
【００１７】第２遅延型フリップフロップ回路６は、第
１遅延型フリップフロップ回路５からデータ入力端子Ｄ
に“Ｈ”レベルの出力信号Ｓ８が入力されると、タイミ
ング入力端子Ｔに入力されるタイミングパルス信号Ｓ４
が“Ｈ”レベルになるのに同期して出力信号Ｓ８の
“Ｈ”レベルを保持し、出力端子Ｑに“Ｈ”レベルの監
視結果信号Ｓ５を出力する。“Ｈ”レベルの監視結果信
号Ｓ５は、被監視回路１が動作して被監視パルス信号Ｓ
２が正常に出力されていることを表示する。The second delay flip-flop circuit 6 is connected to the data input terminal D from the first delay flip-flop circuit 5.
Is supplied with the output signal S8 of the “H” level, the timing pulse signal S4 inputted to the timing input terminal T
Holds the "H" level of the output signal S8 in synchronism with the "H" level, and outputs the "H" level monitoring result signal S5 to the output terminal Q. When the monitored circuit 1 operates and the monitored pulse signal S
2 is output normally.
【００１８】また、出力信号Ｓ８および監視結果信号Ｓ
５が“Ｈ”レベルになったときに、リセットパルス信号
Ｓ３が“Ｈ”レベルになると、ゲート回路８は、“Ｌ”
レベルのロード信号Ｓ９を出力する。The output signal S8 and the monitoring result signal S
When the reset pulse signal S3 goes to the "H" level when the "5" goes to the "H" level, the gate circuit 8 sets the "L" level.
A level load signal S9 is output.
【００１９】カウンタ回路１は、ロード端子ＬＯＡＤに
“Ｌ”レベルのロード信号Ｓ９が入力されると、カウン
ト初期値Ｓ６をデータ入力端子Ｄ１〜Ｄ４から入力しカ
ウント値をカウント初期値Ｓ６に初期設定する。When an "L" level load signal S9 is input to the load terminal LOAD, the counter circuit 1 inputs the count initial value S6 from the data input terminals D1 to D4 and initializes the count value to the count initial value S6. I do.
【００２０】（２） カウント初期値Ｓ６が８”１００
０”でかつ被監視回路１に異常状態が発生した場合（図
４参照）(2) The count initial value S6 is 8 "100
0 "and an abnormal state occurs in the monitored circuit 1 (see FIG. 4)
【００２１】被監視回路１に障害などの異常状態が発生
すると、被監視回路１からの被監視パルス信号Ｓ２の出
力が停止し、カウンタ回路４のタイミング入力端子Ｔに
被監視パルス信号Ｓ２が入力されなくる。このため、カ
ウンタ回路４は、カウントアップを停止し、キャリー出
力端子ＣＲＹに“Ｈ”レベルのキャリー信号Ｓ７を出力
しなくなる。When an abnormal state such as a fault occurs in the monitored circuit 1, the output of the monitored pulse signal S2 from the monitored circuit 1 stops, and the monitored pulse signal S2 is input to the timing input terminal T of the counter circuit 4. Will not be. Therefore, the counter circuit 4 stops counting up, and stops outputting the carry signal S7 at the “H” level to the carry output terminal CRY.
【００２２】したがって、第１遅延型フリップフロップ
回路５も“Ｈ”レベルの出力信号Ｓ８を出力しなくな
り、タイミングパルス信号Ｓ４が“Ｈ”レベルになった
ときに第２遅延型フリップフロップ回路６の監視結果信
号Ｓ５が“Ｌ”レベルとなって、被監視回路１に異常状
態が発生したことを表示する。Therefore, the first delay type flip-flop circuit 5 also does not output the output signal S8 of "H" level, and when the timing pulse signal S4 becomes "H" level, the output of the second delay type flip-flop circuit 6 is stopped. The monitoring result signal S5 becomes "L" level, indicating that an abnormal state has occurred in the monitored circuit 1.
【００２３】なお、被監視回路１の異常状態が解消され
て再び被監視パルス信号Ｓ２が出力されるようになった
場合には、カウンタ回路４が動作を再開するので、第１
遅延型フリップフロップ回路５の出力信号Ｓ８および第
２遅延型フリップフロップ回路６の監視結果信号Ｓ５も
後に正常状態を示す“Ｈ”レベルに自動的に復帰する。If the abnormal state of the monitored circuit 1 is eliminated and the monitored pulse signal S2 is output again, the operation of the counter circuit 4 is restarted.
The output signal S8 of the delay flip-flop circuit 5 and the monitoring result signal S5 of the second delay flip-flop circuit 6 also automatically return to the “H” level indicating a normal state later.
【００２４】（３） カウント初期値Ｓ６が１２”１１
００”でかつ被監視回路１が正常状態の場合（図５参
照）(3) The count initial value S6 is 12 "11
00 ”and the monitored circuit 1 is in a normal state (see FIG. 5).
【００２５】被監視回路１が正常に動作し一定のパルス
間隔周期時間で被監視パルス信号Ｓ２を出力していれ
ば、被監視パルス信号Ｓ２がカウンタ回路４のタイミン
グ入力端子Ｔに順次入力される。また、被監視パルス信
号Ｓ２のパルス間隔周期時間の４倍のパルス間隔周期時
間を持つタイミングパルス信号Ｓ４が第２遅延型フリッ
プフロップ回路６のタイミング入力端子Ｔに入力され
る。さらに、タイミングパルス信号Ｓ４の立上りに同期
するリセットパルス信号Ｓ３がゲート回路８に入力され
る。If the monitored circuit 1 operates normally and outputs the monitored pulse signal S2 at a constant pulse interval cycle time, the monitored pulse signal S2 is sequentially input to the timing input terminal T of the counter circuit 4. . Further, a timing pulse signal S4 having a pulse interval cycle time four times the pulse interval cycle time of the monitored pulse signal S2 is input to the timing input terminal T of the second delay flip-flop circuit 6. Further, a reset pulse signal S3 synchronized with the rise of the timing pulse signal S4 is input to the gate circuit 8.
【００２６】カウンタ回路４は、タイミング入力端子Ｔ
に被監視パルス信号Ｓ２が入力されると、これをカウン
トアップして、フルカウント（１５）になるとキャリー
出力端子ＣＲＹに“Ｈ”レベルのキャリー信号Ｓ７を出
力する。The counter circuit 4 has a timing input terminal T
When the monitored pulse signal S2 is input to the CPU, the count is incremented, and when the count reaches a full count (15), the carry signal S7 at the "H" level is output to the carry output terminal CRY.
【００２７】第１遅延型フリップフロップ回路５は、カ
ウンタ回路４からデータ入力端子Ｄに“Ｈ”レベルのキ
ャリー信号Ｓ７が入力されると、タイミング入力端子Ｔ
に入力される被監視パルス信号Ｓ２の反転信号が“Ｈ”
レベルになるのに同期してキャリー信号Ｓ７の“Ｈ”レ
ベルを保持し、出力端子Ｑに“Ｈ”レベルの出力信号Ｓ
８を出力する。The first delay flip-flop circuit 5 receives the "H" level carry signal S7 from the counter circuit 4 to the data input terminal D, and inputs the timing input terminal T
The inverted signal of the monitored pulse signal S2 input to the
The "H" level of the carry signal S7 is held in synchronism with the output signal S7, and the "H" level output signal S is output to the output terminal Q.
8 is output.
【００２８】第２遅延型フリップフロップ回路６は、第
１遅延型フリップフロップ回路５からデータ入力端子Ｄ
に“Ｈ”レベルの出力信号Ｓ８が入力されると、タイミ
ング入力端子Ｔに入力されるタイミングパルス信号Ｓ４
が“Ｈ”レベルになるのに同期して出力信号Ｓ８の
“Ｈ”レベルを保持し、出力端子Ｑに“Ｈ”レベルの監
視結果信号Ｓ５を出力する。“Ｈ”レベルの監視結果信
号Ｓ５は、被監視回路１が動作して被監視パルス信号Ｓ
２が正常に出力されていることを表示する。The second delay flip-flop circuit 6 is connected to the data input terminal D from the first delay flip-flop circuit 5.
Is supplied with the output signal S8 of the “H” level, the timing pulse signal S4 inputted to the timing input terminal T
Holds the "H" level of the output signal S8 in synchronism with the "H" level, and outputs the "H" level monitoring result signal S5 to the output terminal Q. When the monitored circuit 1 operates and the monitored pulse signal S
2 is output normally.
【００２９】また、出力信号Ｓ８および監視結果信号Ｓ
５が“Ｈ”レベルになったときに、リセットパルス信号
Ｓ３が“Ｈ”レベルになると、ゲート回路８は、“Ｌ”
レベルのロード信号Ｓ９を出力する。The output signal S8 and the monitoring result signal S
When the reset pulse signal S3 goes to the "H" level when the "5" goes to the "H" level, the gate circuit 8 sets the "L" level.
A level load signal S9 is output.
【００３０】カウンタ回路１は、ロード端子ＬＯＡＤに
“Ｌ”レベルのロード信号Ｓ９が入力されると、カウン
ト初期値Ｓ６をデータ入力端子Ｄ１〜Ｄ４から入力しカ
ウント値をカウント初期値Ｓ６に初期設定する。When an "L" level load signal S9 is input to the load terminal LOAD, the counter circuit 1 inputs the count initial value S6 from the data input terminals D1 to D4 and initializes the count value to the count initial value S6. I do.
【００３１】なお、カウント初期値Ｓ６が１２”１１０
０”でかつ被監視回路１に異常状態が発生した場合につ
いては、カウント初期値Ｓ６が８”１０００”でかつ被
監視回路１に異常状態が発生した場合とほぼ同様の動作
になるので、詳しい説明を省略する。The initial count value S6 is 12 "110.
When the count value is 0 "and an abnormal state occurs in the monitored circuit 1, the operation is almost the same as that when the count initial value S6 is 8" 1000 "and the abnormal state occurs in the monitored circuit 1. Description is omitted.
【００３２】[0032]
【発明の効果】以上説明したように本発明は、カウンタ
回路，第１遅延型フリップフロップ回路，第２遅延型フ
リップフロップ回路およびゲート回路を設けたことによ
り、カウンタ回路のカウント初期値を変更させることに
よって、パルス間隔周期時間が異なる被監視パルス信号
を出力する被監視回路の動作監視を同じ構成でかつ少な
い実装スペースで行うことができるという効果を有す
る。As described above, the present invention changes the initial count value of the counter circuit by providing the counter circuit, the first delay flip-flop circuit, the second delay flip-flop circuit, and the gate circuit. Accordingly, there is an effect that the operation of the monitored circuit that outputs the monitored pulse signals having different pulse interval cycle times can be monitored with the same configuration and with a small mounting space.
【図１】本発明の一実施例に係るパルス監視回路の構成
を示す回路ブロック図である。FIG. 1 is a circuit block diagram showing a configuration of a pulse monitoring circuit according to one embodiment of the present invention.
【図２】本実施例のパルス監視回路が配設された回路系
を示す回路ブロック図である。FIG. 2 is a circuit block diagram showing a circuit system in which a pulse monitoring circuit of the present embodiment is provided.
【図３】本実施例のパルス監視回路の正常状態での動作
の一例を示すタイミングチャートである。FIG. 3 is a timing chart illustrating an example of an operation of the pulse monitoring circuit according to the present embodiment in a normal state.
【図４】本実施例のパルス監視回路の異常状態での動作
の一例を示すタイミングチャートである。FIG. 4 is a timing chart illustrating an example of an operation of the pulse monitoring circuit according to the embodiment in an abnormal state.
【図５】本実施例のパルス監視回路の正常状態での動作
の他の例を示すタイミングチャートである。FIG. 5 is a timing chart showing another example of the operation of the pulse monitoring circuit of the present embodiment in a normal state.
１ 被監視回路 ２ タイミングパルス発生回路 ３ パルス監視回路 ４ カウンタ回路 ５ 第１遅延型フリップフロップ回路 ６ 第２遅延型フリップフロップ回路 ７ インバータ ８ ゲート回路 Ｓ１ 基準パルス信号 Ｓ２ 被監視パルス信号 Ｓ３ リセットパルス信号 Ｓ４ タイミングパルス信号 Ｓ５ 監視結果信号 Ｓ６ カウント初期値 Ｓ７ キャリー信号 Ｓ８ 出力信号 Ｓ９ ロード信号 REFERENCE SIGNS LIST 1 monitored circuit 2 timing pulse generating circuit 3 pulse monitoring circuit 4 counter circuit 5 first delay flip-flop circuit 6 second delay flip-flop circuit 7 inverter 8 gate circuit S1 reference pulse signal S2 monitored pulse signal S3 reset pulse signal S4 Timing pulse signal S5 Monitoring result signal S6 Initial count value S7 Carry signal S8 Output signal S9 Load signal
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/19 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int. Cl. 7 , DB name) H03K 5/19
Claims (1)
ることができ被監視回路から出力される被監視パルス信
号をカウントアップしフルカウントでキャリー信号を出
力するカウンタ回路と、 このカウンタ回路のキャリー信号を被監視パルス信号の
反転信号に応じて保持する第１遅延型フリップフロップ
回路と、 この第１遅延型フリップフロップ回路の出力信号を被監
視パルス信号のパルス間隔周期時間の整数倍のパルス間
隔周期時間を持つタイミングパルス信号に応じて保持し
その出力信号で被監視回路の動作状態を表示する第２遅
延型フリップフロップ回路と、前記 第１遅延型フリップフロップ回路の出力信号が前記
カウンタ回路のキャリー信号の保持を示しかつ前記第２
遅延型フリップフロップ回路の出力信号が被監視回路の
正常状態を表示するときに前記タイミングパルス信号に
同期するリセットパルス信号に応じて前記カウンタ回路
のカウント初期値の初期設定を行わせるゲート回路とを
備えることを特徴とするパルス監視回路。1. A counter circuit capable of arbitrarily setting an initial count value from the outside, counting up a monitored pulse signal output from a monitored circuit, and outputting a carry signal at full count, and a carry signal of the counter circuit. Delay type flip-flop circuit which holds the output signal of the monitored pulse signal in accordance with an inverted signal of the monitored pulse signal; and a pulse interval period which is an integral multiple of the pulse interval period time of the monitored pulse signal. A second delay-type flip-flop circuit which holds the time-dependent timing pulse signal and indicates the operation state of the monitored circuit with its output signal; and wherein the output signal of the first delay-type flip-flop circuit is
The holding of the carry signal of the counter circuit;
The output signal of the delay-type flip-flop circuit of the monitoring circuit
When indicating a normal state, the timing pulse signal
A gate circuit for initializing a count initial value of the counter circuit in response to a reset pulse signal synchronized with the gate circuit.
Priority Applications (1)
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|---|---|---|---|
| JP26088892A JP3149995B2 (en) | 1992-09-03 | 1992-09-03 | Pulse monitoring circuit |
Applications Claiming Priority (1)
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| JP26088892A JP3149995B2 (en) | 1992-09-03 | 1992-09-03 | Pulse monitoring circuit |
Publications (2)
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| JPH0685630A JPH0685630A (en) | 1994-03-25 |
| JP3149995B2 true JP3149995B2 (en) | 2001-03-26 |
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ID=17354148
Family Applications (1)
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1992
- 1992-09-03 JP JP26088892A patent/JP3149995B2/en not_active Expired - Fee Related
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