JP3149864B2 - Processing frequency guarantee circuit - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、外部からトリガ
(指示)が入力された場合に、予め決められた(又は外
部から指定された)回数分だけの連続処理を保証する処
理回数保証回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a processing count guarantee circuit for guaranteeing a predetermined (or externally designated) number of continuous processes when a trigger (instruction) is input from the outside. .
【0002】[0002]
【従来の技術】外部からトリガ(指示)が入力された場
合に、予め決められた(又は外部から指定された)回数
分だけ連続して処理を行う方法として、特開平10−1
34032号公報に開示されている「情報処理回路、マ
イクロコンピュータ及び電子機器」がある。この方法
は、処理の最初に実行回数をレジスタに設定しておき、
処理を1回行う毎に、レジスタに記憶した実行回数をデ
クリメント(−1)していき、レジスタの値が”0”に
なった時点で、処理を終了するというものである。2. Description of the Related Art Japanese Patent Application Laid-Open No. 10-1 discloses a method for continuously performing a predetermined (or externally specified) number of times when a trigger (instruction) is input from the outside.
There is an "information processing circuit, microcomputer, and electronic device" disclosed in JP-A-34032. In this method, the number of executions is set in a register at the beginning of the process,
Each time the process is performed once, the number of executions stored in the register is decremented (-1), and the process is terminated when the value of the register becomes "0".
【0003】[0003]
【発明が解決しようとする課題】しかし、これによる
と、「ある一定期間内に予め決められた一定回数の処理
を行わなければならない」条件下で、外部からトリガ
(指示)が入力された場合には、予め決められた(又は
外部から指定された)回数分だけ一時的に連続して処理
を行うことはできない。However, according to this, when a trigger (instruction) is input from the outside under the condition that "a predetermined number of processes must be performed within a certain period" In this case, processing cannot be temporarily and continuously performed for a predetermined number of times (or specified from the outside).
【0004】その理由は、従来技術では、外部からのト
リガ(積和演算命令)が入力されることにより、一定数
の処理を連続的に行わせることはできるものの、通常時
(定常時)の処理タイミングにはふれていないが、少な
くとも予め決められた一定期間内に別に決められた一定
回数の処理を行うような制御を行っていないからであ
る。The reason is that, in the prior art, a certain number of processes can be continuously performed by inputting a trigger (product-sum operation command) from the outside, but the normal operation (normal operation) is performed. Although the processing timing is not mentioned, the control is not performed so as to perform a predetermined number of times of processing separately at least within a predetermined period.
【0005】従来技術を応用して、上記条件下で上記の
ような処理を実現する回路としては、例えば図4に示し
た次のような形態が考えられる。As a circuit for realizing the above-mentioned processing under the above-mentioned conditions by applying the conventional technique, for example, the following form shown in FIG. 4 can be considered.
【0006】連続処理回数を連続処理要求入力時に設定
し、論理積回路11の出力がHレベルの時に値をデクリ
メントしていくカウンタ10と、 カウンタ10の値が”0”より大きい場合にはHレベル
を出力し、カウンタ10の値が”0”の時はLレベルを
出力する比較回路12と、 比較回路12の出力結果と最短処理周期信号との論理積
を出力する論理積回路11と、 予め決められた一定期間内に別に決められた一定回数だ
け処理することを要求され、論理和回路31の出力結果
がHレベルの時だけ処理を行う処理回路30と、 比較回路12の出力結果と最短処理周期信号との論理積
を出力する論理積回路32と、 論理積回路32の出力結果と処理制御信号との論理和を
出力する論理和回路31と、から構成する。[0006] The number of continuous processing is set when a continuous processing request is input, and the counter 10 decrements the value when the output of the AND circuit 11 is at the H level. If the value of the counter 10 is larger than "0", the counter 10 becomes H A comparison circuit 12 that outputs a level and outputs an L level when the value of the counter 10 is “0”; an AND circuit 11 that outputs a logical product of the output result of the comparison circuit 12 and the shortest processing cycle signal; A processing circuit 30 that is required to perform processing a predetermined number of times within a predetermined period, and performs processing only when the output result of the OR circuit 31 is at the H level; An AND circuit 32 for outputting a logical product of the shortest processing cycle signal and an OR circuit 31 for outputting a logical sum of an output result of the AND circuit 32 and a processing control signal.
【0007】[0007]
【課題を解決するための手段】本発明は、このような構
成を発展させ、一定期間内に一定回数だけ処理を行うこ
とを求められている処理回路に対して、不定期に又は定
期的に入力される連続処理要求が入力された場合には、
指定された回数だけ連続的に処理を行い、連続的に処理
した分だけその後に入力される処理制御信号をマスクす
ることにより、上記の要求条件において、予め決められ
た(又は外部から指定された)回数分だけの一時的連続
処理を確実に保証できるようにしたものである。SUMMARY OF THE INVENTION The present invention has been developed in such a manner that a processing circuit which is required to perform processing a certain number of times within a certain period is irregularly or periodically. If a continuous processing request is entered,
By performing processing continuously for a specified number of times and masking a processing control signal that is input thereafter for the number of times of continuous processing, a predetermined (or externally specified) ) Temporary continuous processing for the number of times can be surely guaranteed.
【0008】すなわち、本発明による処理回数保証回路
の基本構成は、与えられた連続処理回数を外部からの最
短処理周期信号の入力のつど第一のカウンタでデクリメ
ントして、その値が”0”になるまで処理回路に連続し
てイネーブル信号を入力する連続処理手段と、第一のカ
ウンタの値が”0”になった後、連続処理回数を最短処
理周期信号の入力のつど第二のカウンタでデクリメント
して、その値が”0”になるまで処理回路へのイネーブ
ル信号の入力を禁止する連続処理禁止手段と、からな
る。That is, in the basic configuration of the processing count assurance circuit according to the present invention, the given continuous processing count is decremented by the first counter each time an external shortest processing cycle signal is input, and the value is set to "0". A continuous processing means for continuously inputting an enable signal to the processing circuit until the value of the first counter becomes "0"; And a continuous processing prohibiting means for prohibiting the input of the enable signal to the processing circuit until the value becomes "0".
【0009】このような基本構成を具体化する本発明の
第一の形態は、図1に示すように、連続処理要求入力時
に同時に入力される連続処理回数と第一のカウンタ10
の値とを加算する第一の演算回路13と、第一の演算回
路13の演算結果を連続処理要求入力時に設定し、第一
の論理積回路11の出力が一方のレベルの時に値をデク
リメントする第一のカウンタ10と、第一のカウンタ1
0の値が”0”より大きい時と、第一のカウンタ10の
値が”0”の時とで異なるレベルを出力する第一の比較
回路12と、第一の比較回路12の出力結果と最短処理
周期信号との論理積を出力する第一の論理積回路11
と、連続処理要求入力時に同時に入力される連続処理回
数と第二のカウンタ20の値とを加算する第二の演算回
路23と、第二の演算回路23の演算結果を連続処理要
求入力時に設定し、第二の論理積回路21の出力が一方
のレベルの時に値をデクリメントする第二のカウンタ2
0と、第二のカウンタ20の値が”0”より大きい時
と、第二のカウンタ20の値が”0”の時とで異なるレ
ベルを出力する第二の比較回路22と、第二の比較回路
22の出力結果と処理制御信号との論理積を出力する第
二の論理積回路21と、予め決められた一定期間内に別
に決められた一定回数だけ処理することを要求され、論
理和回路31の出力結果が一方のレベルの時だけ処理を
行う処理回路30と、第一の比較回路12の出力結果と
最短処理周期信号との論理積を出力する第三の論理積回
路32と、第二の比較回路22の出力結果を論理反転す
る論理反転回路34と、論理反転回路34と処理制御信
号との論理積を出力する第四の論理積回路33と、第三
の論理積回路32の出力結果と第四の論理積回路33の
出力結果とを論理和して処理回路30へ出力する論理和
回路31と、からなる 連続処理要求入力時に同時に入
力される連続処理回数と第一のカウンタ10の値とを加
算する第一の演算回路13と、第一の演算回路13の演
算結果を連続処理要求入力時に設定し、第一の論理積回
路11の出力が一方のレベルの時に値をデクリメントす
る第一のカウンタ10と、第一のカウンタ10の値が”
0”より大きい時と、第一のカウンタ10の値が”0”
の時とで異なるレベルを出力する第一の比較回路12
と、第一の比較回路12の出力結果と最短処理周期信号
との論理積を出力する第一の論理積回路11と、連続処
理要求入力時に同時に入力される連続処理回数と第二の
カウンタ20の値とを加算する第二の演算回路23と、
第二の演算回路23の演算結果を連続処理要求入力時に
設定し、第二の論理積回路21の出力が一方のレベルの
時に値をデクリメントする第二のカウンタ20と、第二
のカウンタ20の値が”0”より大きい時と、第二のカ
ウンタ20の値が”0”の時とで異なるレベルを出力す
る第二の比較回路22と、第二の比較回路22の出力結
果と処理制御信号との論理積を出力する第二の論理積回
路21と、予め決められた一定期間内に別に決められた
一定回数だけ処理することを要求され、論理和回路31
の出力結果が一方のレベルの時だけ処理を行う処理回路
30と、第一の比較回路12の出力結果と最短処理周期
信号との論理積を出力する第三の第三の論理積回路32
と、第二の比較回路22の出力結果を論理反転する論理
反転回路34と、論理反転回路34と処理制御信号との
論理積を出力する第四の論理積回路33と、第三の論理
積回路32の出力結果と第四の論理積回路33の出力結
果とを論理和して処理回路30へ出力する論理和回路3
1と、からなる。As shown in FIG. 1, a first embodiment of the present invention which embodies such a basic configuration includes a first counter 10 and a number of continuous processes simultaneously input when a continuous process request is input.
And the operation result of the first operation circuit 13 is set when a continuous processing request is input, and the value is decremented when the output of the first AND circuit 11 is at one level. The first counter 10 and the first counter 1
The first comparison circuit 12 outputs different levels when the value of 0 is greater than “0” and when the value of the first counter 10 is “0”, and the output result of the first comparison circuit 12 First AND circuit 11 for outputting a logical product with the shortest processing cycle signal
And a second arithmetic circuit 23 for adding the number of continuous processes simultaneously input at the time of input of the continuous processing request and the value of the second counter 20, and setting the operation result of the second arithmetic circuit 23 at the time of the continuous processing request input The second counter 2 decrements the value when the output of the second AND circuit 21 is at one level.
0, a second comparison circuit 22 that outputs different levels when the value of the second counter 20 is greater than “0” and when the value of the second counter 20 is “0”; A second AND circuit 21 that outputs the logical product of the output result of the comparison circuit 22 and the processing control signal, and a request to perform processing a predetermined number of times separately within a predetermined period, and a logical sum A processing circuit 30 that performs processing only when the output result of the circuit 31 is at one level, a third AND circuit 32 that outputs a logical product of the output result of the first comparison circuit 12 and the shortest processing cycle signal, A logical inverting circuit 34 for logically inverting the output result of the second comparing circuit 22, a fourth logical AND circuit 33 for outputting a logical AND of the logical inverting circuit 34 and the processing control signal, and a third logical AND circuit 32 And the output result of the fourth AND circuit 33 A first OR circuit 13 for adding the value of the first counter 10 to the number of continuous processes input simultaneously when a continuous process request is input, comprising: The operation result of the operation circuit 13 is set when a continuous processing request is input, and the value of the first counter 10 that decrements the value when the output of the first AND circuit 11 is at one level, and the value of the first counter 10 is “
When it is larger than 0, the value of the first counter 10 becomes "0"
1st comparison circuit 12 which outputs a different level between
A first AND circuit 11 for outputting a logical product of the output result of the first comparison circuit 12 and the shortest processing cycle signal; A second arithmetic circuit 23 that adds the value of
A second counter 20 that sets the operation result of the second operation circuit 23 when a continuous processing request is input, and decrements the value when the output of the second AND circuit 21 is at one level; A second comparison circuit 22 that outputs different levels when the value is greater than “0” and when the value of the second counter 20 is “0”, and the output result of the second comparison circuit 22 and the processing control A second AND circuit 21 which outputs a logical product of the signal and a second logical AND circuit 31 which is required to perform processing a predetermined number of times separately within a predetermined period;
And a third and third AND circuit 32 for outputting a logical product of the output result of the first comparison circuit 12 and the shortest processing cycle signal.
A logical inversion circuit 34 for logically inverting the output result of the second comparison circuit 22, a fourth AND circuit 33 for outputting a logical product of the logical inversion circuit 34 and the processing control signal, and a third logical product An OR circuit 3 that performs an OR operation on the output result of the circuit 32 and the output result of the fourth AND circuit 33 and outputs the result to the processing circuit 30
And 1.
【0010】また、本発明の第二の形態は、図2に示す
ように、連続処理回数を連続処理要求入力時に設定し、
第一の論理積回路11の出力が一方のレベルの時に値を
デクリメントする第一のカウンタ10と、第一のカウン
タ10の値が”0”より大きい時と、第一のカウンタ1
0の値が”0”の時とで異なるレベルを出力する第一の
比較回路12と、第一の比較回路12の出力結果と最短
処理周期信号との論理積を出力する第一の論理積回路1
1と、連続処理回数を連続処理要求入力時に設定し、第
二の論理積回路21の出力が一方のレベルの時に値をデ
クリメントする第二のカウンタ20と、第二のカウンタ
20の値が”0”より大きい時と、第二のカウンタ20
の値が”0”の時とで異なるレベルを出力する第二の比
較回路22と、第二の比較回路22の出力結果と処理制
御信号との論理積を出力する第二の論理積回路21と、
予め決められた一定期間内に別に決められた一定回数だ
け処理することを要求され、論理和回路31の出力結果
が一方のレベルの時だけ処理を行う処理回路30と、第
一の比較回路12の出力結果と最短処理周期信号との論
理積を出力する第三の論理積回路32と、第二の比較回
路22の出力結果を論理反転する論理反転回路34と、
この論理反転回路34と処理制御信号との論理積を出力
する第四の論理積回路33と、第三の論理積回路32の
出力結果と第四の論理積回路33の出力結果とを論理和
して処理回路30へ出力する論理和回路31と、からな
る。In the second embodiment of the present invention, as shown in FIG. 2, the number of continuous processes is set when a continuous process request is input.
When the output of the first AND circuit 11 is at one level, the first counter 10 decrements the value, when the value of the first counter 10 is greater than "0",
A first comparison circuit 12 that outputs a different level when the value of 0 is “0”, and a first AND circuit that outputs a logical product of the output result of the first comparison circuit 12 and the shortest processing cycle signal Circuit 1
1 and the number of continuous processes are set when a continuous process request is input, and when the output of the second AND circuit 21 is at one level, the value of the second counter 20 is decremented. When the value is greater than 0 "and the second counter 20
The second comparison circuit 22 outputs a different level when the value of “0” is “0”, and the second AND circuit 21 outputs the AND of the output result of the second comparison circuit 22 and the processing control signal When,
A processing circuit 30 that is required to perform processing a predetermined number of times within a predetermined period, and performs processing only when the output result of the OR circuit 31 is at one level; A third AND circuit 32 that outputs a logical product of the output result of the shortest processing cycle signal and a logical inverting circuit 34 that logically inverts the output result of the second comparing circuit 22;
A fourth AND circuit 33 that outputs the logical product of the logical inversion circuit 34 and the processing control signal, and the output result of the third logical product circuit 32 and the output result of the fourth logical product circuit 33 are ORed. And an OR circuit 31 which outputs the result to the processing circuit 30.
【0011】更に、本発明の第三の形態は、図3に示す
ように、連続処理要求入力時に同時に入力される連続処
理回数と第一のカウンタ10の値とを加算し1減算する
第一の演算回路13と、第一の演算回路13の演算結果
を連続処理要求入力時に設定し、第一の論理積回路11
の出力が一方のレベルの時に値をデクリメントする第一
のカウンタ10と、第一のカウンタ10の値が”0”よ
り大きい時と、第一のカウンタ10の値が”0”の時と
で異なるレベルを出力する第一の比較回路12と、第一
の比較回路12の出力結果と最短処理周期信号との論理
積を出力する第一の論理積回路11と、連続処理要求入
力時に同時に入力される連続処理回数と第二のカウンタ
20の値とを加算し1減算する第二の演算回路23と、
第二の演算回路23の演算結果を連続処理要求入力時に
設定し、第二の論理積回路21の出力が一方のレベルの
時に値をデクリメントする第二のカウンタ20と、第二
のカウンタ20の値が”0”より大きい時と、第二のカ
ウンタ20の値が”0”の時とで異なるレベルを出力す
る第二の比較回路22と、第二の比較回路22の出力結
果と処理制御信号との論理積を出力する第二の論理積回
路21と、予め決められた一定期間内に別に決められた
一定回数だけ処理することを要求され、論理和回路31
の出力結果が一方のレベルの時だけ処理を行う処理回路
30と、第一の比較回路12の出力結果と最短処理周期
信号との論理積を出力する第三の論理積回路32と、第
二の比較回路22の出力結果を論理反転する論理反転回
路34と、論理反転回路34と処理制御信号との論理積
を出力する第四の論理積回路33と、第三の論理積回路
32の出力結果と第四の論理積回路33の出力結果とを
論理和して処理回路30へ出力する論理和回路31と、
からなる。Further, according to a third embodiment of the present invention, as shown in FIG. 3, the number of times of continuous processing input simultaneously with the input of a continuous processing request and the value of the first counter 10 are added and the first is subtracted. The operation result of the first operation circuit 13 and the operation result of the first operation circuit 13 are set when a continuous processing request is input, and the first AND circuit 11
When the value of the first counter 10 is greater than "0", and when the value of the first counter 10 is "0". A first comparison circuit for outputting different levels, a first AND circuit for outputting a logical product of an output result of the first comparison circuit and a shortest processing cycle signal, and a simultaneous input when a continuous processing request is input A second arithmetic circuit 23 for adding and subtracting 1 from the number of consecutive processes to be performed and the value of the second counter 20;
A second counter 20 that sets the operation result of the second operation circuit 23 when a continuous processing request is input, and decrements the value when the output of the second AND circuit 21 is at one level; A second comparison circuit 22 that outputs different levels when the value is greater than “0” and when the value of the second counter 20 is “0”, and the output result of the second comparison circuit 22 and the processing control A second AND circuit 21 which outputs a logical product of the signal and a second logical AND circuit 31 which is required to perform processing a predetermined number of times separately within a predetermined period;
A processing circuit 30 that performs processing only when the output result of the first comparison circuit is at one level, a third AND circuit 32 that outputs the logical product of the output result of the first comparison circuit 12 and the shortest processing cycle signal, A logical inversion circuit 34 for logically inverting the output result of the comparison circuit 22, a fourth AND circuit 33 for outputting a logical product of the logical inversion circuit 34 and the processing control signal, and an output of the third logical product circuit 32 An OR circuit 31 that performs an OR operation on the result and the output result of the fourth AND circuit 33 and outputs the result to the processing circuit 30;
Consists of
【0012】上記の第一、第二、第三の形態において、
第一及び第二の演算回路13・14は、常に両方が必要
であるということではなく、一方のみで十分な場合もあ
る。例えば、連続処理要求が入力されるとき、第一のカ
ウンタ10は必ず”0”であり、第二のカウンタ20
は”0”とは限らない場合には、第一の演算回路13は
不要であり、第一及び第二の演算回路13・14の必要
性は、使用条件に個別に決まる。In the above first, second and third embodiments,
It is not always the case that both the first and second arithmetic circuits 13 and 14 are necessary, and only one of them may be sufficient. For example, when a continuous processing request is input, the first counter 10 is always “0” and the second counter 20
If is not necessarily “0”, the first arithmetic circuit 13 is unnecessary, and the necessity of the first and second arithmetic circuits 13 and 14 is individually determined depending on the use conditions.
【0013】[0013]
【作用】図1は、最短処理周期が2クロック時間以上の
場合で、第一のカウンタ10及び第二のカウンタ20に
入力されるロードタイミングがイネーブルタイミングよ
り早い場合の構成である(但し、ロードタイミングとイ
ネーブルタイミングは1回の処理時間内に含まれる)。
第一のカウンタ10の値が”0”になる前に再度連続処
理要求入力がある場合、連続処理要求入力時に第一のカ
ウンタ10に設定する値を「連続処理要求入力時の第一
のカウンタ10の値+今回の連続処理回数」とする。第
二のカウンタ20の値が”0”になる前に再度連続処理
要求入力がある場合、連続処理要求入力時に第二のカウ
ンタ20に設定する値を「連続処理要求入力時の第二の
カウンタ20の値+今回の連続処理回数」とする。FIG. 1 shows a configuration in the case where the shortest processing cycle is equal to or longer than two clock times and the load timing input to the first counter 10 and the second counter 20 is earlier than the enable timing. The timing and the enable timing are included in one processing time.)
If the continuous processing request is input again before the value of the first counter 10 becomes “0”, the value set in the first counter 10 at the time of inputting the continuous processing request is “the first counter at the time of inputting the continuous processing request”. 10 + the number of continuous processing this time. " When the continuous processing request is input again before the value of the second counter 20 becomes “0”, the value set in the second counter 20 at the time of inputting the continuous processing request is set to “the second counter at the time of inputting the continuous processing request”. 20 + current number of continuous processing ”.
【0014】図2の第二の形態の場合、第一のカウンタ
10の値が”0”になるまで、次の連続処理要求が入力
されないことを前提としており、連続処理要求入力時に
第一のカウンタ10の設定値を連続処理回数とする。な
ぜならば、連続処理要求が入力される場合には第一のカ
ウンタ10の値が必ず”0”なので、第1図における第
一の演算回路12の結果は「連続処理回数」と等しくな
るため、この演算回路12は不要となる。In the case of the second embodiment shown in FIG. 2, it is assumed that the next continuous processing request is not input until the value of the first counter 10 becomes "0". The set value of the counter 10 is defined as the number of continuous processes. Because, when a continuous processing request is input, the value of the first counter 10 is always “0”, and the result of the first arithmetic circuit 12 in FIG. 1 is equal to “the number of continuous processing”. This arithmetic circuit 12 becomes unnecessary.
【0015】図2の第二の形態の場合、第一のカウンタ
20の値が”0”になるまで、次の連続処理要求が入力
されないことを前提としており、連続処理要求入力時に
第二のカウンタ20の設定値を連続処理回数とする。な
ぜならば、連続処理要求が入力される場合には第二のカ
ウンタ20の値が必ず”0”なので、図1における第二
の演算回路22の結果は「連続処理回数」と等しくなる
ため、この演算回路22は不要となる。なお、カウンタ
値が”0”になるタイミングは第一と第二のカウンタ1
0,20で異なる。第二のカウンタ20の方が遅い。In the case of the second embodiment shown in FIG. 2, it is assumed that the next continuous processing request is not input until the value of the first counter 20 becomes "0". The set value of the counter 20 is defined as the number of continuous processes. This is because the value of the second counter 20 is always “0” when a continuous processing request is input, and the result of the second arithmetic circuit 22 in FIG. The arithmetic circuit 22 becomes unnecessary. The timing at which the counter value becomes “0” is determined by the first and second counters 1.
Different at 0,20. The second counter 20 is slower.
【0016】図3の第三の形態の場合、 第一のカウン
タ10に入力されるロードタイミングとイネーブルタイ
ミングが重なることを前提としており、第一のカウンタ
10に設定する値を「連続処理要求入力時の第一のカウ
ンタ10の値+今回の連続処理回数−1」とする。但
し、第一のカウンタ10は、入力されるロードタイミン
グとイネーブルタイミングが重なった場合にはロードが
優先されるカウンタとする。この場合は、最短処理周期
が1クロックでも対応可能である。In the case of the third embodiment shown in FIG. 3, it is assumed that the load timing input to the first counter 10 and the enable timing overlap each other, and the value set in the first counter 10 is set to "continuous processing request input". The value of the first counter 10 at the time + the current number of continuous processing times−1 ”. However, the first counter 10 is a counter that gives priority to loading when the input load timing and the enable timing overlap. In this case, even the shortest processing cycle is one clock.
【0017】また、図3の第三の形態の場合、第二のカ
ウンタ20に入力されるロードタイミングとイネーブル
タイミングが重なることを前提としており、第二のカウ
ンタ20に設定する値を「連続処理要求入力時の第二の
カウンタ20の値+今回の連続処理回数−1」とする。
但し、第二のカウンタ20は、入力されるロードタイミ
ングとイネーブルタイミングが重なった場合にはロード
が優先されるカウンタとする。この場合は、最短処理周
期が1クロックでも対応可能である。In the case of the third embodiment shown in FIG. 3, it is assumed that the load timing and the enable timing input to the second counter 20 overlap, and the value set in the second counter 20 is set to "continuous processing". The value of the second counter 20 at the time of inputting the request + the current number of continuous processing times−1 ”.
However, if the input load timing and the enable timing overlap, the second counter 20 is a counter that gives priority to loading. In this case, even the shortest processing cycle is one clock.
【0018】[0018]
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳述する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
【0019】図1に本発明の第一の実施形態を示す。こ
の処理回数保証回路は、連続処理要求入力時に同時に入
力される連続処理回数と第一のカウンタ10の値とを加
算する第一の演算回路13と、第一の演算回路13の演
算結果を連続処理要求入力時に設定し、第一の論理積回
路11の出力がHレベルの時に値をデクリメントする第
一のカウンタ10と、第一のカウンタ10の値が”0”
より大きい場合にはHレベルを出力し、第一のカウンタ
10の値が”0”の時はLレベルを出力する第一の比較
回路12と、第一の比較回路12の出力結果と最短処理
周期信号との論理積を出力する第一の論理積回路11
と、連続処理要求入力時に同時に入力される連続処理回
数と第二のカウンタ20の値とを加算する第二の演算回
路23と、第二の演算回路23の演算結果を連続処理要
求入力時に設定し、第二の論理積回路21の出力がHレ
ベルの時に値をデクリメントする第二のカウンタ20
と、第二のカウンタ20の値が”0”より大きい場合に
はHレベルを出力し、第二のカウンタ20の値が”0”
の時はLレベルを出力する第二の比較回路22と、第二
の比較回路22の出力結果と処理制御信号との論理積を
出力する第二の論理積回路21と、予め決められた一定
期間内に別に決められた一定回数だけ処理することを要
求され、論理和回路31の出力結果がHレベルの時だけ
処理を行う処理回路30と、第一の比較回路12の出力
結果と最短処理周期信号との論理積を出力する第三の論
理積回路32と、第二の比較回路22の出力結果を論理
反転する論理反転回路34と、論理反転回路34と処理
制御信号との論理積を出力する第四の論理積回路33
と、第三の論理積回路32の出力結果と第四の論理積回
路33の出力結果とを論理和して処理回路30へ出力す
る論理和回路31と、から構成される。FIG. 1 shows a first embodiment of the present invention. The processing number assurance circuit includes a first arithmetic circuit 13 for adding the number of continuous processings simultaneously input at the time of inputting a continuous processing request and a value of the first counter 10, and a processing result of the first arithmetic circuit 13. The first counter 10 is set when a processing request is input and decrements when the output of the first AND circuit 11 is at the H level, and the value of the first counter 10 is “0”.
When the value of the first counter 10 is "0", the first comparison circuit 12 outputs an H level when the value of the first counter 10 is "0". First AND circuit 11 for outputting a logical product with a periodic signal
And a second arithmetic circuit 23 for adding the number of continuous processes simultaneously input at the time of input of the continuous processing request and the value of the second counter 20, and setting the operation result of the second arithmetic circuit 23 at the time of the continuous processing request input And a second counter 20 that decrements the value when the output of the second AND circuit 21 is at the H level.
When the value of the second counter 20 is larger than "0", the H level is output, and the value of the second counter 20 is set to "0".
A second comparison circuit 22 that outputs an L level; a second AND circuit 21 that outputs a logical product of the output result of the second comparison circuit 22 and the processing control signal; A processing circuit 30 that is required to perform processing a predetermined number of times determined separately during the period, and performs processing only when the output result of the OR circuit 31 is at the H level, and the output result of the first comparison circuit 12 and the shortest processing A third AND circuit 32 that outputs a logical product of the periodic signal, a logical inverting circuit 34 that logically inverts the output result of the second comparing circuit 22, and a logical product of the logical inverting circuit 34 and the processing control signal. Output fourth AND circuit 33
And an OR circuit 31 that performs an OR operation on the output result of the third AND circuit 32 and the output result of the fourth AND circuit 33 and outputs the result to the processing circuit 30.
【0020】第一の実施形態の動作を図1を参照して説
明する。図示されない前段回路において一定期間に一定
回数だけ処理回路30が動作するような信号が生成さ
れ、処理制御信号として図中の回路へ入力される。この
処理制御信号としては、例えば周期的なパルス信号が考
えられる。処理回路30は、連続処理要求入力による第
一のカウンタ10及び第二のカウンタ20による制御が
行われていない状態では、処理制御信号に指示に従って
処理を実行する。The operation of the first embodiment will be described with reference to FIG. A signal that causes the processing circuit 30 to operate a certain number of times in a certain period in a pre-stage circuit (not shown) is generated and input to the circuit in the figure as a processing control signal. As this processing control signal, for example, a periodic pulse signal can be considered. When the control by the first counter 10 and the second counter 20 is not performed by the continuous processing request input, the processing circuit 30 executes the processing in accordance with the processing control signal.
【0021】また、処理回路30の処理周期を保つため
に、処理制御信号の入力タイミングは、最短処理周期信
号の入力パルス(Hレベル)を間引いたものが入力され
る。例えば、図5に示すように、処理回路30の処理時
間が3クロックであるとすると、最短処理周期信号は3
クロック周期でHレベルとなる信号であり、処理制御信
号のHレベルの間隔は3クロックの整数倍であり、かつ
Hレベルとなるタイミングは、必ず最短処理周期のHレ
ベルと一致しているという条件とする。In order to maintain the processing cycle of the processing circuit 30, the input timing of the processing control signal is obtained by thinning out the input pulse (H level) of the shortest processing cycle signal. For example, as shown in FIG. 5, when the processing time of the processing circuit 30 is 3 clocks, the shortest processing cycle signal is 3 clocks.
A signal which becomes H level in the clock cycle, the interval between the H levels of the processing control signal is an integral multiple of three clocks, and the timing when the H level becomes the H level of the shortest processing cycle always coincides. And
【0022】連続処理要求が入力されると、第一の演算
回路13の出力結果を第一のカウンタ10にロードす
る。第一の比較回路12の出力がHレベルの場合には第
一の論理積回路11のゲートが開き、最短処理周期が第
一のカウンタ10のカウントダウンのイネーブル(E
N)として入力される。第一のカウンタ10はイネーブ
ルが入力されると、値をデクリメントする。第一の比較
回路12は、第一のカウンタ10の値が”0”より大き
い場合にはHレベルを出力し、”0”の場合にはLレベ
ルを出力する。When a continuous processing request is input, the output result of the first arithmetic circuit 13 is loaded into the first counter 10. When the output of the first comparison circuit 12 is at the H level, the gate of the first AND circuit 11 is opened, and the shortest processing cycle is set to enable the countdown of the first counter 10 (E
N). When the enable is input, the first counter 10 decrements the value. The first comparison circuit 12 outputs an H level when the value of the first counter 10 is larger than “0”, and outputs an L level when the value of the first counter 10 is “0”.
【0023】連続処理要求が入力されると、第二の演算
回路23の出力結果を第二のカウンタ20にロードす
る。第二の比較回路22の出力がHレベルの場合には第
二の論理積回路21のゲートが開き、処理制御信号が第
二のカウンタ20のカウントダウンのイネーブル(E
N)として入力される。第二のカウンタ20はイネーブ
ルが入力されると、値をデクリメントする。第二の比較
回路22は、第二のカウンタ20の値が”0”より大き
い場合にはHレベルを出力し、値が”0”の場合にはL
レベルを出力する。When a continuous processing request is input, the output result of the second arithmetic circuit 23 is loaded into the second counter 20. When the output of the second comparison circuit 22 is at the H level, the gate of the second AND circuit 21 is opened, and the processing control signal is used to enable the countdown of the second counter 20 (E
N). When the enable is input, the second counter 20 decrements the value. The second comparison circuit 22 outputs the H level when the value of the second counter 20 is larger than “0”, and outputs the H level when the value is “0”.
Output level.
【0024】第一の比較回路12の出力がHレベルの場
合には、第三の論理積回路32のゲートが開き、最短処
理周期が論理和回路31に入力される。このため、処理
制御信号がどのような間隔で入力されるかに関わらず、
処理回路30に対して連続処理回数分だけ連続してイネ
ーブル信号が入力される。When the output of the first comparison circuit 12 is at the H level, the gate of the third AND circuit 32 is opened, and the shortest processing cycle is input to the OR circuit 31. Therefore, regardless of the interval at which the processing control signal is input,
The enable signal is continuously input to the processing circuit 30 for the number of continuous processing.
【0025】第二の比較回路22の出力は、第一のカウ
ンタ10により連続して処理を行った分を取り戻すため
に、その後の通常の処理を停止するように制御する。第
二の比較回路22の出力がHレベルの場合には、論理反
転回路34によりLレベルに反転されるので、第四の論
理積回路33のゲートが閉じて、処理制御信号が出力さ
れないようになる。このため、連続的に行った処理回数
分だけ、処理制御信号が入力される間、処理回路30に
はイネーブルが入力されないことになる。The output of the second comparison circuit 22 is controlled so that the subsequent normal processing is stopped in order to recover the amount of the continuous processing performed by the first counter 10. When the output of the second comparison circuit 22 is at the H level, it is inverted to the L level by the logic inversion circuit 34, so that the gate of the fourth AND circuit 33 is closed so that the processing control signal is not output. Become. Therefore, the enable is not input to the processing circuit 30 while the processing control signal is input for the number of times of the continuous processing.
【0026】これらの動作のタイミングを図6にタイム
チャートとして示している。図6には、時間順に、連
続処理が行われている間に処理制御信号が入力されない
場合、連続処理が行われている間に処理制御信号が入
力される場合、第一のカウンタ10及び第二のカウン
タ20が”0”になる前に、再度連続処理要求が入力さ
れた場合を示している。連続処理要求がない場合の処理
回数は処理制御信号のHレベルの個数であり、連続処理
を行って、まとめて処理した分を保証する動作を行った
場合の処理回数は、論理和回路31の出力のHレベルの
個数となる。それぞれの個数は等しくなっているので、
全体としての処理回数が保証されていることが判る。FIG. 6 is a time chart showing the timing of these operations. FIG. 6 shows, in chronological order, when the processing control signal is not input while the continuous processing is being performed, or when the processing control signal is input while the continuous processing is being performed, the first counter 10 and the second This shows a case where a continuous processing request is input again before the second counter 20 becomes “0”. The number of processings when there is no continuous processing request is the number of H levels of the processing control signal, and the number of processings when the operation for performing the continuous processing and guaranteeing the processing performed collectively is performed by the OR circuit 31. This is the number of output H levels. Since each number is equal,
It can be seen that the number of times of processing as a whole is guaranteed.
【0027】次に、本発明の第二の実施形態を図2に示
す。この処理回数保証回路は、連続処理回数を連続処理
要求入力時に設定し、第一の論理積回路11の出力がH
レベルの時に値をデクリメントする第一のカウンタ10
と、第一のカウンタ10の値が”0”より大きい場合に
はHレベルを出力し、第一のカウンタ10の値が”0”
の時はLレベルを出力する第一の比較回路12と、第一
の比較回路12の出力結果と最短処理周期信号との論理
積を出力する第一の論理積回路11と、連続処理回数を
連続処理要求入力時に設定し、第二の論理積回路21の
出力がHレベルの時に値をデクリメントする第二のカウ
ンタ20と、第二のカウンタ20の値が”0”より大き
い場合にはHレベルを出力し、第二のカウンタ20の値
が”0”の時はLレベルを出力する第二の比較回路22
と、第二の比較回路22の出力結果と処理制御信号との
論理積を出力する第二の論理積回路21と、予め決めら
れた一定期間内に別に決められた一定回数だけ処理する
ことを要求され、論理和回路31の出力結果がHレベル
の時だけ処理を行う処理回路30と、第一の比較回路1
2の出力結果と最短処理周期信号との論理積を出力する
第三の論理積回路32と、第二の比較回路22の出力結
果を論理反転する論理反転回路34と、この論理反転回
路34と処理制御信号との論理積を出力する第四の論理
積回路33と、第三の論理積回路32の出力結果と第四
の論理積回路33の出力結果とを論理和して処理回路3
0へ出力する論理和回路31と、から構成される。Next, a second embodiment of the present invention is shown in FIG. The processing count assurance circuit sets the continuous processing count when a continuous processing request is input, and sets the output of the first AND circuit 11 to H
First counter 10 that decrements the value at the level
When the value of the first counter 10 is greater than "0", the H level is output, and the value of the first counter 10 is "0".
In the case of, the first comparison circuit 12 that outputs the L level, the first AND circuit 11 that outputs the logical product of the output result of the first comparison circuit 12 and the shortest processing cycle signal, The second counter 20 is set when a continuous processing request is input and decrements when the output of the second AND circuit 21 is at the H level. When the value of the second counter 20 is greater than “0”, the second counter 20 is set to H. The second comparison circuit 22 outputs a low level when the value of the second counter 20 is "0".
And a second AND circuit 21 that outputs the logical product of the output result of the second comparison circuit 22 and the processing control signal, and that the processing is performed a predetermined number of times within a predetermined period. A processing circuit 30 that performs processing only when the output result of the OR circuit 31 is H level, and a first comparison circuit 1
A third AND circuit 32 that outputs a logical product of the output result of the second and the shortest processing cycle signal, a logical inverting circuit 34 that logically inverts the output result of the second comparing circuit 22, and a logical inverting circuit 34. A fourth AND circuit 33 that outputs a logical product of the processing control signal, and an output result of the third logical product circuit 32 and an output result of the fourth logical product circuit 33 to perform a logical OR operation on the processing circuit 3
And an OR circuit 31 for outputting to 0.
【0028】この第二の実施形態の基本的動作は、第一
の実施形態と同様であるので、異なる点のみを説明す
る。Since the basic operation of the second embodiment is the same as that of the first embodiment, only different points will be described.
【0029】第一の実施形態に示されていた第一の演算
回路13は、第一のカウンタ10の値と連続処理回数を
加算するものであるので、第一のカウンタ10の値が”
0”である場合にしか連続処理要求が入力されない場合
には、第一の演算回路13が不要となり、連続処理回数
をそのまま第一のカウンタ10のロード値として使用す
ることが可能となる。同様に、第二の演算回路23は、
第二のカウンタ20の値と連続処理回数を加算するもの
であるので、連続処理要求が入力されるときに、必ず第
二のカウンタ20の値が”0”であるということがはっ
きりしていれば、第二の演算回路23が不要となり、連
続処理回数をそのまま第二のカウンタ20のロード値と
して使用することが可能となる。図2では、第一の演算
回路13と第二の演算回路23がどちらも不要である場
合について記述しているが、一方だけを削除することも
可能である。Since the first arithmetic circuit 13 shown in the first embodiment adds the value of the first counter 10 to the number of continuous processings, the value of the first counter 10 becomes "".
If a continuous processing request is input only when the value is "0", the first arithmetic circuit 13 becomes unnecessary, and the number of continuous processing can be used as it is as the load value of the first counter 10. In addition, the second arithmetic circuit 23
Since the value of the second counter 20 is added to the number of continuous processes, it is clear that the value of the second counter 20 is always "0" when a continuous process request is input. For example, the second arithmetic circuit 23 becomes unnecessary, and the number of continuous processes can be used as the load value of the second counter 20 as it is. FIG. 2 illustrates a case where neither the first operation circuit 13 nor the second operation circuit 23 is required, but it is also possible to delete only one of them.
【0030】動作は、第一のカウンタ10又は第二のカ
ウンタ20へのロード値が演算回路の出力を使用する
か、連続処理回数をそのまま使用するかの違いだけで、
タイミングとしては第一の実施形態と同じである。The operation is performed only by the difference between whether the load value to the first counter 10 or the second counter 20 uses the output of the arithmetic circuit or the number of continuous processing as it is.
The timing is the same as in the first embodiment.
【0031】図3に本発明の第三の実施形態を示す。こ
の処理回数保証回路は、連続処理要求入力時に同時に入
力される連続処理回数と第一のカウンタ10の値とを加
算し1減算する第一の演算回路13と、第一の演算回路
13の演算結果を連続処理要求入力時に設定し、第一の
論理積回路11の出力がHレベルの時に値をデクリメン
トする第一のカウンタ10と、第一のカウンタ10の値
が”0”より大きい場合にはHレベルを出力し、第一の
カウンタ10の値が”0”の時はLレベルを出力する第
一の比較回路12と、第一の比較回路12の出力結果と
最短処理周期信号との論理積を出力する第一の論理積回
路11と、連続処理要求入力時に同時に入力される連続
処理回数と第二のカウンタ20の値とを加算し1減算す
る第二の演算回路23と、第二の演算回路23の演算結
果を連続処理要求入力時に設定し、第二の論理積回路2
1の出力がHレベルの時に値をデクリメントする第二の
カウンタ20と、第二のカウンタ20の値が”0”より
大きい場合にはHレベルを出力し、第二のカウンタ20
の値が”0”の時はLレベルを出力する第二の比較回路
22と、第二の比較回路22の出力結果と処理制御信号
との論理積を出力する第二の論理積回路21と、予め決
められた一定期間内に別に決められた一定回数だけ処理
することを要求され、論理和回路31の出力結果がHレ
ベルの時だけ処理を行う処理回路30と、第一の比較回
路12の出力結果と最短処理周期信号との論理積を出力
する第三の論理積回路32と、第二の比較回路22の出
力結果を論理反転する論理反転回路34と、論理反転回
路34と処理制御信号との論理積を出力する第四の論理
積回路33と、第三の論理積回路32の出力結果と第四
の論理積回路33の出力結果とを論理和して処理回路3
0へ出力する論理和回路31と、から構成される。FIG. 3 shows a third embodiment of the present invention. The processing number assurance circuit includes a first arithmetic circuit 13 for adding the number of continuous processings and a value of the first counter 10 which are simultaneously input when a continuous processing request is input and subtracting 1 from the first processing circuit. A result is set when a continuous processing request is input, and when the output of the first AND circuit 11 is at H level, the value is decremented when the first counter 10 is greater than "0". Outputs the H level, and outputs the L level when the value of the first counter 10 is "0". The output of the first comparison circuit 12 and the shortest processing cycle signal A first AND circuit 11 that outputs a logical product, a second arithmetic circuit 23 that adds the value of the second counter 20 and subtracts 1 from the number of continuous processes simultaneously input when a continuous process request is input, The operation result of the second operation circuit 23 needs to be continuously processed. Set on input, a second AND circuit 2
The second counter 20 decrements the value when the output of 1 is at the H level, and outputs the H level when the value of the second counter 20 is greater than "0".
Is "0", a second comparison circuit 22 that outputs an L level, a second AND circuit 21 that outputs a logical product of the output result of the second comparison circuit 22 and the processing control signal, A processing circuit 30 that is required to perform processing a predetermined number of times within a predetermined period, and performs processing only when the output result of the OR circuit 31 is at the H level; A third AND circuit 32 that outputs a logical product of the output result of the second processing circuit and the shortest processing cycle signal, a logical inverting circuit 34 that logically inverts the output result of the second comparing circuit 22, A fourth AND circuit 33 that outputs a logical product of the signals, a processing result of the logical sum of an output result of the third logical product circuit 32 and an output result of the fourth logical product circuit 33,
And an OR circuit 31 for outputting to 0.
【0032】この第三の実施形態の基本的動作も第一の
実施形態と同様であるので、異なる点のみを説明する。The basic operation of the third embodiment is the same as that of the first embodiment, and only different points will be described.
【0033】第一の実施形態では、図6で示されるよう
に第一のカウンタ10、第二のカウンタ20ともに、イ
ネーブルとロードのタイミングが異なっている場合の構
成であるが、第三の実施形態では、イネーブルとロード
のタイミングが一致している場合の構成を示している。In the first embodiment, as shown in FIG. 6, both the first counter 10 and the second counter 20 are configured to have different enable and load timings. In the embodiment, the configuration in the case where the enable and the load timing match is shown.
【0034】一般的なカウンタではイネーブルとロード
が同時に指示された場合には、ロードを優先するように
なっている。従って、ロード値は正しく入力されるが、
同時に入力されていたイネーブルが無視されるので、合
わせ込みたい処理回数に対して結果がずれてしまう。こ
れを回避するために、第一の演算回路13の演算を「カ
ウンタ10の値+連続処理回数−1」としている。無視
された1回分のイネーブルの処理を見越して、ロードす
る値を1減算したものとすることにより、処理回数が正
しくなるようにしている。In a general counter, when enable and load are instructed at the same time, the load is given priority. So the load value is entered correctly,
Since the enable which has been input at the same time is ignored, the result is shifted with respect to the number of processes to be adjusted. In order to avoid this, the operation of the first arithmetic circuit 13 is defined as "the value of the counter 10 + the number of continuous processing times-1". In anticipation of one ignored enable process, the value to be loaded is decremented by one so that the number of processes is correct.
【0035】なお、イネーブルとロードが一致した場合
に、イネーブルを優先するようなカウンタでは、本回路
は正しく動作しない。Note that this circuit does not operate properly with a counter that gives priority to enable when enable and load match.
【0036】また、図1〜図4には処理回路30が記載
されているが、本発明の趣旨は、処理回路30を「一定
期間内に一定回数だけ処理を実行するようにスケジュー
リングされた処理制御信号に従って処理を実行すること
を基本動作としながら、連続処理要求入力時には指定さ
れた回数だけ連続的に処理を実行させることを可能と
し、なおかつ連続処理を行った場合にも、予め決められ
た一定期間内に別に決められた一定回数だけ処理を実行
する」ように制御するための仕組み(回路)を提供する
ことにある。従って、処理回路30は本発明に必要不可
欠な構成要素ではない。Although the processing circuit 30 is shown in FIGS. 1 to 4, the gist of the present invention is that the processing circuit 30 is defined as “a processing scheduled to be executed a certain number of times within a certain period. While the basic operation is to execute the process according to the control signal, when the continuous process request is input, it is possible to execute the process continuously for a specified number of times, and even when the continuous process is performed, a predetermined process is performed. It is an object to provide a mechanism (circuit) for performing control such that “the process is executed a predetermined number of times determined separately within a predetermined period”. Therefore, the processing circuit 30 is not an essential component of the present invention.
【0037】[0037]
【発明の効果】本発明によれば、予め決められた一定期
間内に別に決められた一定回数の処理を行うように制御
(図中「処理制御」)されている処理回路に対して、前
記制御とは別に外部からの指示(図中「連続処理トリ
ガ」)により連続的に処理を行う必要がある場合にも、
予め決められた一定期間内に別に決められた一定回数の
処理を保証することが可能である。According to the present invention, a processing circuit which is controlled so as to perform a predetermined number of times of processing separately within a predetermined period of time ("processing control" in the figure) is used for the processing circuit. Even if it is necessary to perform the processing continuously by an external instruction (“continuous processing trigger” in the figure) separately from the control,
It is possible to guarantee a predetermined number of times of processing performed separately within a predetermined period.
【図1】本発明の第一の実施形態のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.
【図2】第二の実施形態のブロック図である。FIG. 2 is a block diagram of a second embodiment.
【図3】第三の実施形態のブロック図である。FIG. 3 is a block diagram of a third embodiment.
【図4】本発明の前提となる回路構成のブロック図であ
る。FIG. 4 is a block diagram of a circuit configuration on which the present invention is based.
【図5】図1中の処理回路を動作させる処理制御信号の
タイミングを示すタイミングチャートである。FIG. 5 is a timing chart showing the timing of a processing control signal for operating the processing circuit in FIG. 1;
【図6】図1に示した各回路の動作例を示すタイミング
チャートである。FIG. 6 is a timing chart illustrating an operation example of each circuit illustrated in FIG. 1;
10 第一のカウンタ 11 第一の論理積回路 12 第一の比較回路 13 第一の演算回路 20 第二のカウンタ 21 第二の論理積回路 22 第二の比較回路 23 第二の演算回路 30 処理回路 31 論理和回路 32 第三の論理積回路 33 第四の論理積回路 34 論理反転回路 DESCRIPTION OF SYMBOLS 10 1st counter 11 1st AND circuit 12 1st comparison circuit 13 1st arithmetic circuit 20 2nd counter 21 2nd AND circuit 22 2nd comparison circuit 23 2nd arithmetic circuit 30 Processing Circuit 31 OR circuit 32 Third AND circuit 33 Fourth AND circuit 34 Logical inversion circuit
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 9/46 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) G06F 9/46
Claims (4)
た一定回数だけ処理することを要求される処理回路のた
めの処理回数保証回路であって、与えられた連続処理回
数を外部からの最短処理周期信号の入力のつど第一のカ
ウンタでデクリメントして、その値が”0”になるまで
前記処理回路に連続してイネーブル信号を入力する連続
処理手段と、前記第一のカウンタの値が”0”になった
後、前記連続処理回数を前記最短処理周期信号の入力の
つど第二のカウンタでデクリメントして、その値が”
0”になるまで前記処理回路へのイネーブル信号の入力
を禁止する連続処理禁止手段と、からなることを特徴と
する処理回数保証回路。1. A processing number guarantee circuit for a processing circuit required to perform processing a predetermined number of times within a predetermined time period, wherein a given number of continuous processing times is determined by an external device. A continuous processing means for decrementing each time the shortest processing cycle signal is input by the first counter and continuously inputting an enable signal to the processing circuit until the value becomes "0"; and a value of the first counter. Becomes "0", the number of continuous processings is decremented by the second counter each time the shortest processing cycle signal is input, and the value becomes "0".
And a continuous processing prohibiting means for prohibiting input of an enable signal to the processing circuit until the processing signal becomes 0 ".
続処理回数と第一のカウンタ10の値とを加算する第一
の演算回路13と、 第一の演算回路13の演算結果を連続処理要求入力時に
設定し、第一の論理積回路11の出力が一方のレベルの
時に値をデクリメントする第一のカウンタ10と、 第一のカウンタ10の値が”0”より大きい時と、第一
のカウンタ10の値が”0”の時とで異なるレベルを出
力する第一の比較回路12と、 第一の比較回路12の出力結果と最短処理周期信号との
論理積を出力する第一の論理積回路11と、 連続処理要求入力時に同時に入力される連続処理回数と
第二のカウンタ20の値とを加算する第二の演算回路2
3と、 第二の演算回路23の演算結果を連続処理要求入力時に
設定し、第二の論理積回路21の出力が一方のレベルの
時に値をデクリメントする第二のカウンタ20と、 第二のカウンタ20の値が”0”より大きい時と、第二
のカウンタ20の値が”0”の時とで異なるレベルを出
力する第二の比較回路22と、 第二の比較回路22の出力結果と処理制御信号との論理
積を出力する第二の論理積回路21と、 予め決められた一定期間内に別に決められた一定回数だ
け処理することを要求され、論理和回路31の出力結果
が一方のレベルの時だけ処理を行う処理回路30と、 第一の比較回路12の出力結果と最短処理周期信号との
論理積を出力する第三の論理積回路32と、 第二の比較回路22の出力結果を論理反転する論理反転
回路34と、 論理反転回路34と処理制御信号との論理積を出力する
第四の論理積回路33と、 第三の論理積回路32の出力結果と第四の論理積回路3
3の出力結果とを論理和して処理回路30へ出力する論
理和回路31と、からなることを特徴とする処理回数保
証回路。2. A first arithmetic circuit 13 for adding the number of continuous processes simultaneously input when a continuous process request is input and a value of a first counter 10; A first counter 10 which is set at the time of input and decrements when the output of the first AND circuit 11 is at one level, when the value of the first counter 10 is larger than "0", A first comparison circuit for outputting a different level when the value of the counter is "0"; a first logic for outputting a logical product of an output result of the first comparison circuit and a shortest processing cycle signal A product circuit 11 and a second arithmetic circuit 2 that adds the value of the second counter 20 to the number of continuous processes input simultaneously when a continuous process request is input
3, a second counter 20 for setting the operation result of the second operation circuit 23 when a continuous processing request is input, and decrementing the value when the output of the second AND circuit 21 is at one level; A second comparison circuit 22 that outputs different levels when the value of the counter 20 is greater than “0” and when the value of the second counter 20 is “0”; and an output result of the second comparison circuit 22 A second AND circuit 21 that outputs a logical product of the AND control signal and a processing control signal; and a request is made to perform processing a predetermined number of times separately within a predetermined period, and the output result of the logical sum circuit 31 is A processing circuit 30 that performs processing only at one level; a third AND circuit 32 that outputs the logical product of the output result of the first comparing circuit 12 and the shortest processing cycle signal; and a second comparing circuit 22 Logical inversion circuit 34 for logically inverting the output result of , A fourth AND circuit 33 for outputting a logical product of the processing control signal and the logic inversion circuit 34, the output result and a fourth AND circuit 3 of the third AND circuit 32
And a logical sum circuit 31 for performing a logical sum of the output result of No. 3 and output to the processing circuit 30.
し、第一の論理積回路11の出力が一方のレベルの時に
値をデクリメントする第一のカウンタ10と、 第一のカウンタ10の値が”0”より大きい時と、第一
のカウンタ10の値が”0”の時とで異なるレベルを出
力する第一の比較回路12と、 第一の比較回路12の出力結果と最短処理周期信号との
論理積を出力する第一の論理積回路11と、 連続処理回数を連続処理要求入力時に設定し、第二の論
理積回路21の出力が一方のレベルの時に値をデクリメ
ントする第二のカウンタ20と、 第二のカウンタ20の値が”0”より大きい時と、第二
のカウンタ20の値が”0”の時とで異なるレベルを出
力する第二の比較回路22と、 第二の比較回路22の出力結果と処理制御信号との論理
積を出力する第二の論理積回路21と、 予め決められた一定期間内に別に決められた一定回数だ
け処理することを要求され、論理和回路31の出力結果
が一方のレベルの時だけ処理を行う処理回路30と、 第一の比較回路12の出力結果と最短処理周期信号との
論理積を出力する第三の論理積回路32と、 第二の比較回路22の出力結果を論理反転する論理反転
回路34と、 この論理反転回路34と処理制御信号との論理積を出力
する第四の論理積回路33と、 第三の論理積回路32の出力結果と第四の論理積回路3
3の出力結果とを論理和して処理回路30へ出力する論
理和回路31と、からなることを特徴とする処理回数保
証回路。3. A first counter 10 for setting the number of continuous processing when a continuous processing request is input, and decrementing the value when the output of the first AND circuit 11 is at one level; Is greater than “0”, and the first counter 10 outputs different levels when the value of the first counter 10 is “0”. The output result of the first comparator 12 and the shortest processing cycle A first AND circuit 11 for outputting a logical AND with a signal; and a second circuit for setting the number of continuous processes when a continuous processing request is input and decrementing the value when the output of the second AND circuit 21 is at one level. A second comparison circuit 22 that outputs different levels when the value of the second counter 20 is greater than “0” and when the value of the second counter 20 is “0”; The output result of the second comparison circuit 22 and the processing control signal A second AND circuit 21 that outputs a logical product; and a process that is required to perform processing a predetermined number of times separately within a predetermined period, and only when the output result of the OR circuit 31 is at one level. A processing circuit 30 that performs processing; a third AND circuit 32 that outputs the logical product of the output result of the first comparison circuit 12 and the shortest processing cycle signal; and a logical inversion of the output result of the second comparison circuit 22 A fourth AND circuit 33 that outputs a logical product of the logical inverting circuit 34 and the processing control signal; an output result of the third logical AND circuit 32 and the fourth logical AND circuit 3
And a logical sum circuit 31 for performing a logical sum of the output result of No. 3 and output to the processing circuit 30.
続処理回数と第一のカウンタ10の値とを加算し1減算
する第一の演算回路13と、 第一の演算回路13の演算結果を連続処理要求入力時に
設定し、第一の論理積回路11の出力が一方のレベルの
時に値をデクリメントする第一のカウンタ10と、 第一のカウンタ10の値が”0”より大きい時と、第一
のカウンタ10の値が”0”の時とで異なるレベルを出
力する第一の比較回路12と、 第一の比較回路12の出力結果と最短処理周期信号との
論理積を出力する第一の論理積回路11と、 連続処理要求入力時に同時に入力される連続処理回数と
第二のカウンタ20の値とを加算し1減算する第二の演
算回路23と、 第二の演算回路23の演算結果を連続処理要求入力時に
設定し、第二の論理積回路21の出力が一方のレベルの
時に値をデクリメントする第二のカウンタ20と、 第二のカウンタ20の値が”0”より大きい時と、第二
のカウンタ20の値が”0”の時とで異なるレベルを出
力する第二の比較回路22と、 第二の比較回路22の出力結果と処理制御信号との論理
積を出力する第二の論理積回路21と、 予め決められた一定期間内に別に決められた一定回数だ
け処理することを要求され、論理和回路31の出力結果
が一方のレベルの時だけ処理を行う処理回路30と、 第一の比較回路12の出力結果と最短処理周期信号との
論理積を出力する第三の論理積回路32と、 第二の比較回路22の出力結果を論理反転する論理反転
回路34と、 論理反転回路34と処理制御信号との論理積を出力する
第四の論理積回路33と、 第三の論理積回路32の出力結果と第四の論理積回路3
3の出力結果とを論理和して処理回路30へ出力する論
理和回路31と、からなることを特徴とする処理回数保
証回路。4. A first arithmetic circuit 13 for adding the number of continuous processes simultaneously input at the time of inputting a continuous process request and the value of the first counter 10 and subtracting 1 from the first arithmetic circuit 13. A first counter 10 that is set when a continuous processing request is input and decrements the value when the output of the first AND circuit 11 is at one level; when the value of the first counter 10 is greater than “0”; A first comparison circuit 12 that outputs a different level when the value of the first counter 10 is "0"; and a second circuit that outputs a logical product of the output result of the first comparison circuit 12 and the shortest processing cycle signal. One logical product circuit 11, a second arithmetic circuit 23 for adding the number of continuous processes simultaneously input at the time of input of the continuous process request and the value of the second counter 20 and subtracting 1 from the other, and a second arithmetic circuit 23 Set the operation result at the time of continuous processing request input, When the output of the second AND circuit 21 is at one level, the second counter 20 decrements the value. When the value of the second counter 20 is larger than "0", and when the value of the second counter 20 is " A second comparison circuit 22 that outputs a different level at the time of “0”; a second AND circuit 21 that outputs a logical product of the output result of the second comparison circuit 22 and the processing control signal; A processing circuit 30 that is required to perform processing a predetermined number of times within a predetermined period, and performs processing only when the output result of the OR circuit 31 is at one level, and an output of the first comparison circuit 12 A third AND circuit 32 that outputs a logical product of the result and the shortest processing cycle signal, a logical inverting circuit 34 that logically inverts the output result of the second comparing circuit 22, a logical inverting circuit 34, a processing control signal, The fourth logical product that outputs the logical product of A circuit 33, an output result of the third AND circuit 32, and a fourth AND circuit 3
And a logical sum circuit 31 for performing a logical sum of the output result of No. 3 and output to the processing circuit 30.
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JP2000148514A JP2000148514A (en) | 2000-05-30 |
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