JP3146772B2 - デジタル信号処理回路 - Google Patents
デジタル信号処理回路Info
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Description
【0001】
【産業上の利用分野】本発明は、映像信号の画像データ
を圧縮してディジタル処理し記録するときに必要なデー
タの並び換えを行うときに画像メモリを制御するデジタ
ル信号処理回路に関するものである。
を圧縮してディジタル処理し記録するときに必要なデー
タの並び換えを行うときに画像メモリを制御するデジタ
ル信号処理回路に関するものである。
【0002】
【従来の技術】ビデオなどで動画像情報をテープなどに
記録する場合、まず動画像情報を並び換えてから各種の
信号処理を行ってテープに記録する。画像情報の並び換
えは一般にシャフリングと呼ばれる。シャフリングとし
ては、複数のブロックを1ページとする場合に、入力さ
れる画像データを各ページ毎に画像メモリーに一旦、書
き込んでから1つ以上のブロックからなる小ブロック単
位で並び換えて読み出す方法がある。
記録する場合、まず動画像情報を並び換えてから各種の
信号処理を行ってテープに記録する。画像情報の並び換
えは一般にシャフリングと呼ばれる。シャフリングとし
ては、複数のブロックを1ページとする場合に、入力さ
れる画像データを各ページ毎に画像メモリーに一旦、書
き込んでから1つ以上のブロックからなる小ブロック単
位で並び換えて読み出す方法がある。
【0003】上述のシャフリングを実現するものとし
て、2ページ分の画像メモリーを用いて行う方法があ
り、図7にこの回路のブロック図を示す。701,70
2は第1と第2の画像メモリーで703は書き込みアド
レス生成部、704は読み出しアドレス生成部である。
この構成では1ページ目の入力データは書き込みアドレ
ス生成部703からのアドレスにしたがって第1の画像
メモリー701に順次書き込まれる。2ページ目の入力
データは書き込みアドレス生成部703からのアドレス
にしたがって第2の画像メモリー702に順次書き込ま
れる。2ページ目の入力データが第2の画像メモリー7
02に書き込まれているあいだに読み出しアドレス生成
部704からのアドレスにしたがって第1の画像メモリ
ー701から1ページ目の画像データが並び換えられて
読み出される。この場合、書き込みアドレス生成部70
3と読み出しアドレス生成部704からの出力アドレス
は1ページ毎に同じアドレスを生成すればよく制御が簡
単であるが1ページ単位で画像データを並び換えるのに
2ページ分の画像メモリーが必要である。
て、2ページ分の画像メモリーを用いて行う方法があ
り、図7にこの回路のブロック図を示す。701,70
2は第1と第2の画像メモリーで703は書き込みアド
レス生成部、704は読み出しアドレス生成部である。
この構成では1ページ目の入力データは書き込みアドレ
ス生成部703からのアドレスにしたがって第1の画像
メモリー701に順次書き込まれる。2ページ目の入力
データは書き込みアドレス生成部703からのアドレス
にしたがって第2の画像メモリー702に順次書き込ま
れる。2ページ目の入力データが第2の画像メモリー7
02に書き込まれているあいだに読み出しアドレス生成
部704からのアドレスにしたがって第1の画像メモリ
ー701から1ページ目の画像データが並び換えられて
読み出される。この場合、書き込みアドレス生成部70
3と読み出しアドレス生成部704からの出力アドレス
は1ページ毎に同じアドレスを生成すればよく制御が簡
単であるが1ページ単位で画像データを並び換えるのに
2ページ分の画像メモリーが必要である。
【0004】上記の実施例にたいして、1ページ分の画
像メモリーで1ページ分の画像データを並び換える方法
がある。図6に1ページ分の画像メモリーで並び換えを
行う回路の従来のブロック図を示す。601は画像デー
タ入力部、602は画像データ出力部、603は1ペー
ジ分の画像データを記録する画像メモリー、604,6
05は第1と第2のアドレスメモリー、606,607
はページ単位で第1のアドレスメモリー604の出力と
第2のアドレスメモリー605の出力を切り換える第1
と第2のセレクタ、608は画像メモリーの読み出しア
ドレスを生成するためにアドレスメモリーの読み出しア
ドレスを生成するアドレスメモリー読み出しアドレス生
成部、609は画像メモリーの書き込みアドレスを生成
するためにアドレスメモリーの読み出しアドレスを生成
するアドレスメモリー読み出しアドレス生成部、61
0,611はアドレスメモリーの読み出しアドレス生成
部608,609からの出力を切り換える第3と第4の
セレクタ、612はセレクタ606の出力に生成した下
位アドレスを付加して画像メモリー603の読み出しア
ドレスを生成する読み出しアドレス生成部、613はセ
レクタ607の出力に生成した下位アドレスを付加して
画像メモリー603の書き込みアドレスを生成する書き
込みアドレス生成部である。
像メモリーで1ページ分の画像データを並び換える方法
がある。図6に1ページ分の画像メモリーで並び換えを
行う回路の従来のブロック図を示す。601は画像デー
タ入力部、602は画像データ出力部、603は1ペー
ジ分の画像データを記録する画像メモリー、604,6
05は第1と第2のアドレスメモリー、606,607
はページ単位で第1のアドレスメモリー604の出力と
第2のアドレスメモリー605の出力を切り換える第1
と第2のセレクタ、608は画像メモリーの読み出しア
ドレスを生成するためにアドレスメモリーの読み出しア
ドレスを生成するアドレスメモリー読み出しアドレス生
成部、609は画像メモリーの書き込みアドレスを生成
するためにアドレスメモリーの読み出しアドレスを生成
するアドレスメモリー読み出しアドレス生成部、61
0,611はアドレスメモリーの読み出しアドレス生成
部608,609からの出力を切り換える第3と第4の
セレクタ、612はセレクタ606の出力に生成した下
位アドレスを付加して画像メモリー603の読み出しア
ドレスを生成する読み出しアドレス生成部、613はセ
レクタ607の出力に生成した下位アドレスを付加して
画像メモリー603の書き込みアドレスを生成する書き
込みアドレス生成部である。
【0005】この回路では1ページ目の画像データが書
き込まれた後、2ページ目の画像データの入力に先行し
て1ページ目の画像データの読み出しを開始する。そし
て2ページ目の画像データは、読み出し済みのアドレス
に書き込む。つまり、単位ブロックごとに読み出し、書
き込みを交互に行い逐次的にシャフリングを行ってい
く。1ページ分の画像メモリーによる画像データの並び
換えでは、前ページの書き込みアドレスをもとに読み出
し、書き込みアドレスを生成する。このためこの回路で
は、n−1ページ目の画像データの書き込みアドレスと
して出力した値が第1のアドレスメモリー604に保存
してあるとすれば、この値をもとにnページ目の画像デ
ータの入力に先行して読み出しアドレスを生成して画像
メモリー603から画像データを並び換えて読み出しを
開始し、読み出しアドレスとして出力した値を第2のア
ドレスメモリー605に順次保存する。この結果、第2
のアドレスメモリー605には読み出し済みのアドレス
が保存されることになる。そしてnページ目の画像デー
タの入力に同期して第2のアドレスメモリー605から
順次値を取り出して書き込みアドレスとして出力する。
このようにして画像メモリー603のアドレスを生成す
ることにより、連続して入力される1ページ分の画像デ
ータを1ページ分の画像メモリーで並べ替えることが可
能になる。
き込まれた後、2ページ目の画像データの入力に先行し
て1ページ目の画像データの読み出しを開始する。そし
て2ページ目の画像データは、読み出し済みのアドレス
に書き込む。つまり、単位ブロックごとに読み出し、書
き込みを交互に行い逐次的にシャフリングを行ってい
く。1ページ分の画像メモリーによる画像データの並び
換えでは、前ページの書き込みアドレスをもとに読み出
し、書き込みアドレスを生成する。このためこの回路で
は、n−1ページ目の画像データの書き込みアドレスと
して出力した値が第1のアドレスメモリー604に保存
してあるとすれば、この値をもとにnページ目の画像デ
ータの入力に先行して読み出しアドレスを生成して画像
メモリー603から画像データを並び換えて読み出しを
開始し、読み出しアドレスとして出力した値を第2のア
ドレスメモリー605に順次保存する。この結果、第2
のアドレスメモリー605には読み出し済みのアドレス
が保存されることになる。そしてnページ目の画像デー
タの入力に同期して第2のアドレスメモリー605から
順次値を取り出して書き込みアドレスとして出力する。
このようにして画像メモリー603のアドレスを生成す
ることにより、連続して入力される1ページ分の画像デ
ータを1ページ分の画像メモリーで並べ替えることが可
能になる。
【0006】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では1ページ分の画像メモリーのアドレスを生
成するのに画像メモリーを制御するアドレスを保存する
アドレスメモリーが2ページ分必要になるためメモリー
コストや消費電力の増大を招いてしまう。
来の構成では1ページ分の画像メモリーのアドレスを生
成するのに画像メモリーを制御するアドレスを保存する
アドレスメモリーが2ページ分必要になるためメモリー
コストや消費電力の増大を招いてしまう。
【0007】本発明は上記課題を解決するものであっ
て、回路規模を小さく、また消費電力が減少するデジタ
ル信号処理回路を提供することを目的とする。
て、回路規模を小さく、また消費電力が減少するデジタ
ル信号処理回路を提供することを目的とする。
【0008】
【課題を解決するための手段】上記課題を解決するため
に本発明は、複数のブロックを1ページとする場合に、
入力される画像データを各ページ毎に画像メモリーに記
録してから1つ以上のブロックからなる小ブロック単位
で並び替えて出力するデジタル信号処理回路であって、
1ページをm個の大ブロックに分割し、まず大ブロック
毎に並び換える第1並び替え手段と、次に大ブロック内
で並び換える第2並び替え手段とを備え、また第1並び
替え手段で画像メモリーの上位アドレスを制御し、第2
並び替え手段で画像メモリーの下位アドレスを制御し、
1ページ分の画像メモリーとm個の大ブロックに対する
画像メモリーの上位アドレスを記録するアドレスメモリ
ー、アドレスメモリーの出力を切り替えるセレクタ、画
像メモリーの読み出し用の下位アドレスを生成してセレ
クタの出力とあわせて画像メモリーの読み出しを制御す
る読み出しアドレス生成部、画像メモリーの書き込み用
の下位アドレスを生成してセレクタの出力とあわせて画
像メモリーの書き込みを制御する書き込みアドレス生成
部、画像メモリーの書き込みと読み出しアドレスを生成
するためにアドレスメモリーの読み出しアドレスを生成
するアドレスメモリー読み出しアドレス生成部、アドレ
スメモリーに保存されているデータの並び換えを行うア
ドレスメモリー並び換え制御部とを備えたものである。
に本発明は、複数のブロックを1ページとする場合に、
入力される画像データを各ページ毎に画像メモリーに記
録してから1つ以上のブロックからなる小ブロック単位
で並び替えて出力するデジタル信号処理回路であって、
1ページをm個の大ブロックに分割し、まず大ブロック
毎に並び換える第1並び替え手段と、次に大ブロック内
で並び換える第2並び替え手段とを備え、また第1並び
替え手段で画像メモリーの上位アドレスを制御し、第2
並び替え手段で画像メモリーの下位アドレスを制御し、
1ページ分の画像メモリーとm個の大ブロックに対する
画像メモリーの上位アドレスを記録するアドレスメモリ
ー、アドレスメモリーの出力を切り替えるセレクタ、画
像メモリーの読み出し用の下位アドレスを生成してセレ
クタの出力とあわせて画像メモリーの読み出しを制御す
る読み出しアドレス生成部、画像メモリーの書き込み用
の下位アドレスを生成してセレクタの出力とあわせて画
像メモリーの書き込みを制御する書き込みアドレス生成
部、画像メモリーの書き込みと読み出しアドレスを生成
するためにアドレスメモリーの読み出しアドレスを生成
するアドレスメモリー読み出しアドレス生成部、アドレ
スメモリーに保存されているデータの並び換えを行うア
ドレスメモリー並び換え制御部とを備えたものである。
【0009】
【作用】この構成によって画像メモリーを制御するアド
レス生成回路を構成するアドレスメモリーを従来例の半
分のメモリー量にできるため、回路規模を小さくするこ
とができ、さらに消費電力を減少させることができる。
レス生成回路を構成するアドレスメモリーを従来例の半
分のメモリー量にできるため、回路規模を小さくするこ
とができ、さらに消費電力を減少させることができる。
【0010】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図1は本発明の実施例を示すアドレ
ス生成回路のブロック図である。
しながら説明する。図1は本発明の実施例を示すアドレ
ス生成回路のブロック図である。
【0011】101は画像データ入力部、102は画像
データ出力部、103は1ページ分の画像データを記録
する画像メモリー、104はアドレスメモリー、105
はアドレスメモリー104の出力を切り換えるセレク
タ、106はアドレスメモリーの読み出しアドレス生成
部、107はセレクタ105の出力に生成した下位アド
レスを付加して画像メモリー103の読み出しアドレス
を生成する読み出しアドレス生成部、108はセレクタ
105の出力に生成した下位アドレスを付加して画像メ
モリー103の書き込みアドレスを生成する書き込みア
ドレス生成部である。109はアドレスメモリー104
に保存されているアドレスの並び換えを行うアドレスメ
モリー並び換え制御部である。
データ出力部、103は1ページ分の画像データを記録
する画像メモリー、104はアドレスメモリー、105
はアドレスメモリー104の出力を切り換えるセレク
タ、106はアドレスメモリーの読み出しアドレス生成
部、107はセレクタ105の出力に生成した下位アド
レスを付加して画像メモリー103の読み出しアドレス
を生成する読み出しアドレス生成部、108はセレクタ
105の出力に生成した下位アドレスを付加して画像メ
モリー103の書き込みアドレスを生成する書き込みア
ドレス生成部である。109はアドレスメモリー104
に保存されているアドレスの並び換えを行うアドレスメ
モリー並び換え制御部である。
【0012】次に、図1の回路の動作を図2に示すタイ
ミングチャートを使って具体的に説明する。本実施例
は、複数のブロックからなる1ページの画像データをま
ずm個の大ブロックに分割して並び換え、さらにこの大
ブロック内の小ブロックについて並び換える回路である
が、説明を簡単にするため以下では大ブロックの並び換
えだけに着目して説明し、またこの並び換え回路に入力
される画像データは1ページが6つの大ブロックで構成
されるものとする。そして、入力された画像データは図
5のように並び替えられて出力されるものとする。この
ときアドレスメモリー104は6つのアドレスを格納で
き、画像メモリー103は6つの画像大ブロックを格納
できるものとする。
ミングチャートを使って具体的に説明する。本実施例
は、複数のブロックからなる1ページの画像データをま
ずm個の大ブロックに分割して並び換え、さらにこの大
ブロック内の小ブロックについて並び換える回路である
が、説明を簡単にするため以下では大ブロックの並び換
えだけに着目して説明し、またこの並び換え回路に入力
される画像データは1ページが6つの大ブロックで構成
されるものとする。そして、入力された画像データは図
5のように並び替えられて出力されるものとする。この
ときアドレスメモリー104は6つのアドレスを格納で
き、画像メモリー103は6つの画像大ブロックを格納
できるものとする。
【0013】図2の点1でn−1ページ目の画像データ
の入力が終了し、アドレスメモリー104には順番に
5、4、3、2、1のアドレスが保存されているとす
る。
の入力が終了し、アドレスメモリー104には順番に
5、4、3、2、1のアドレスが保存されているとす
る。
【0014】ここでnページ目の画像データが入力する
まえに画像メモリー103に保存されているn−1ペー
ジ目の画像データの読み出しを開始する。このときアド
レスメモリー104の値をアドレスメモリー制御部10
9によって2、5、1、4、0、3と並び換える。この
結果、画像メモリー103の読み出しアドレスの生成は
アドレスメモリー104の値を順番に読み出すことで実
現される。また、nページ目の画像データの入力に対し
てもアドレスメモリー104の値を順番に読み出すこと
で書き込みアドレスの生成が可能である。以後、ページ
毎に同様の動作を繰り返して画像メモリーの書き込み、
読み出しアドレスを生成して、連続して入力される1ペ
ージ分の画像データを1ページ分の画像メモリーで並べ
替えることができる。
まえに画像メモリー103に保存されているn−1ペー
ジ目の画像データの読み出しを開始する。このときアド
レスメモリー104の値をアドレスメモリー制御部10
9によって2、5、1、4、0、3と並び換える。この
結果、画像メモリー103の読み出しアドレスの生成は
アドレスメモリー104の値を順番に読み出すことで実
現される。また、nページ目の画像データの入力に対し
てもアドレスメモリー104の値を順番に読み出すこと
で書き込みアドレスの生成が可能である。以後、ページ
毎に同様の動作を繰り返して画像メモリーの書き込み、
読み出しアドレスを生成して、連続して入力される1ペ
ージ分の画像データを1ページ分の画像メモリーで並べ
替えることができる。
【0015】次に、アドレスメモリー104に保存され
ている値の並び換えを行うアドレスメモリー制御部10
9の動作について詳しく述べる。本実施例では図4のよ
うにアドレスメモリー104に保存されている値を並び
換えれば良い。この時アドレスメモリー104の0〜2
番地に保存されている値の行き先番地は、現保存番地を
Aとすると式(1)で与えられる。また、3〜5番地に保
存されている値の行き先番地は現番地をAとすると式
(2)で与えられる。
ている値の並び換えを行うアドレスメモリー制御部10
9の動作について詳しく述べる。本実施例では図4のよ
うにアドレスメモリー104に保存されている値を並び
換えれば良い。この時アドレスメモリー104の0〜2
番地に保存されている値の行き先番地は、現保存番地を
Aとすると式(1)で与えられる。また、3〜5番地に保
存されている値の行き先番地は現番地をAとすると式
(2)で与えられる。
【0016】 f(a)=2・a+1 (1) g(a)=(a-3)・2 (2) 以下、(1)(2)式を使った並び換えについて図3を用いて
説明する。
説明する。
【0017】A.0番地の値を読み出す。 B.0番地の値の行き先番地は1番地なので1番地の値
を読み出してからAで読み出した値を書き込む。
を読み出してからAで読み出した値を書き込む。
【0018】C.1番地の値の行き先番地は3番地なの
で3番地の値を読み出してからBで読み出した値を書き
込む。
で3番地の値を読み出してからBで読み出した値を書き
込む。
【0019】D.3番地の値の行き先番地は0番地なの
でCで読み出した値を0番地に書き込む E.2番地の値を読み出す。
でCで読み出した値を0番地に書き込む E.2番地の値を読み出す。
【0020】F.2番地の値の行き先番地は5番地なの
で5番地の値を読み出してからEで読み出した値を書き
込む。
で5番地の値を読み出してからEで読み出した値を書き
込む。
【0021】G.5番地の値の行き先番地は4番地なの
で4番地の値を読み出してからFで読み出した値を書き
込む。
で4番地の値を読み出してからFで読み出した値を書き
込む。
【0022】H.4番地の値の行き先番地は2番地なの
でGで読み出した値を2番地に書き込む。
でGで読み出した値を2番地に書き込む。
【0023】このように現保存番地aの関数で行き先番
地が与えられる場合、上述の方法でアドレスメモリー内
の値を並び換えることができる。したがって、複数のブ
ロックからなる1ページの画像データをまずm個の大ブ
ロックに分割して並び替え、さらにこの大ブロック内の
小ブロックについて並び換える場合には、m個分のアド
レスを格納するアドレスメモリー1つで画像メモリーの
アドレスを制御して、連続して入力される1ページ分の
画像データを1ページ分の画像メモリーで並び換えるこ
とができる。
地が与えられる場合、上述の方法でアドレスメモリー内
の値を並び換えることができる。したがって、複数のブ
ロックからなる1ページの画像データをまずm個の大ブ
ロックに分割して並び替え、さらにこの大ブロック内の
小ブロックについて並び換える場合には、m個分のアド
レスを格納するアドレスメモリー1つで画像メモリーの
アドレスを制御して、連続して入力される1ページ分の
画像データを1ページ分の画像メモリーで並び換えるこ
とができる。
【0024】以上、実施例を用いて本発明を説明した
が、本発明の構成は上記以外の様々な方法で実現可能で
ある。最後に本発明の実施例は符号化時に利用する場合
について説明しているが、復号時にも同様に適用可能で
ある。
が、本発明の構成は上記以外の様々な方法で実現可能で
ある。最後に本発明の実施例は符号化時に利用する場合
について説明しているが、復号時にも同様に適用可能で
ある。
【0025】
【発明の効果】以上説明したように本発明によれば、画
像メモリーの制御アドレス生成部を構成するアドレスメ
モリーを従来例の半分のメモリー量にできるため回路規
模を小さくすることができ、さらに消費電力を減少させ
ることが可能となる。
像メモリーの制御アドレス生成部を構成するアドレスメ
モリーを従来例の半分のメモリー量にできるため回路規
模を小さくすることができ、さらに消費電力を減少させ
ることが可能となる。
【図1】本発明における一実施例のデジタル信号処理回
路の構成を示すブロック図
路の構成を示すブロック図
【図2】本発明における一実施例のデジタル信号処理回
路の動作を示すタイミングチャート図
路の動作を示すタイミングチャート図
【図3】本発明におけるアドレスメモリーに保存されて
いる値の並び換えを行うアドレスメモリー制御部の動作
説明図
いる値の並び換えを行うアドレスメモリー制御部の動作
説明図
【図4】本発明におけるアドレスメモリーに保存されて
いる値の変化を表す図
いる値の変化を表す図
【図5】本発明における一実施例の入出力データの関係
を示す図
を示す図
【図6】従来の2つのアドレスメモリーを用いた並び替
え回路の構成を示すブロック図
え回路の構成を示すブロック図
【図7】従来の2つの画像メモリーを用いた並び替え回
路の構成を示すブロック図
路の構成を示すブロック図
103 画像メモリー 104 アドレスメモリー 105 セレクタ 106 アドレスメモリー読み出しアドレス生成部 107 読み出しアドレス生成部 108 書き込みアドレス生成部 109 アドレスメモリー並べ換え制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H04N 5/93 H04N 5/93 Z (56)参考文献 特開 平5−91493(JP,A) 特開 平2−73590(JP,A) 特開 平4−265083(JP,A) 特開 平4−79616(JP,A) 特開 平5−151709(JP,A) 特開 平6−178267(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 12/00 - 12/06 H04N 5/907 H04N 5/91 - 5/95 G11B 20/12
Claims (1)
- 【請求項1】 複数のブロックを1ページとする場合
に、入力される画像データを前記各ページ毎に画像メモ
リーに記録してから1つ以上のブロックからなる小ブロ
ック単位で並び替えて出力するデジタル信号処理回路で
あって、前記1ページをm個の大ブロックに分割し、ま
ず前記大ブロック毎に並び換える第1並び替え手段と、
次に前記大ブロック内で並び換える第2並び替え手段と
を備え、また第1並び替え手段で前記画像メモリーの上
位アドレスを制御し、第2並び替え手段で前記画像メモ
リーの下位アドレスを制御し、1ページ分の画像メモリ
ーと前記m個の大ブロックに対する画像メモリーの上位
アドレスを記録するアドレスメモリー、前記アドレスメ
モリーの出力を切り替えるセレクタ、前記画像メモリー
の読み出し用の下位アドレスを生成して前記セレクタの
出力とあわせて画像メモリーの読み出しを制御する読み
出しアドレス生成部、前記画像メモリーの書き込み用の
下位アドレスを生成して前記セレクタの出力とあわせて
画像メモリーの書き込みを制御する書き込みアドレス生
成部、前記画像メモリーの書き込みと読み出しアドレス
を生成するために前記アドレスメモリーの読み出しアド
レスを生成するアドレスメモリー読み出しアドレス生成
部、前記アドレスメモリーに保存されているデータの並
び換えを行うアドレスメモリー並び換え制御部を備えた
ことを特徴とするデジタル信号処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17898093A JP3146772B2 (ja) | 1993-07-20 | 1993-07-20 | デジタル信号処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17898093A JP3146772B2 (ja) | 1993-07-20 | 1993-07-20 | デジタル信号処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0778104A JPH0778104A (ja) | 1995-03-20 |
JP3146772B2 true JP3146772B2 (ja) | 2001-03-19 |
Family
ID=16058016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17898093A Expired - Fee Related JP3146772B2 (ja) | 1993-07-20 | 1993-07-20 | デジタル信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3146772B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007271988A (ja) * | 2006-03-31 | 2007-10-18 | Topcon Corp | 画像データ処理方法、画像データ処理装置、画像表示方法、画像表示装置、コンピュータプログラム、荷電粒子ビーム装置、データ処理方法、データ処理装置 |
-
1993
- 1993-07-20 JP JP17898093A patent/JP3146772B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007271988A (ja) * | 2006-03-31 | 2007-10-18 | Topcon Corp | 画像データ処理方法、画像データ処理装置、画像表示方法、画像表示装置、コンピュータプログラム、荷電粒子ビーム装置、データ処理方法、データ処理装置 |
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JPH0778104A (ja) | 1995-03-20 |
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