JP3146045B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
- Publication number
- JP3146045B2 JP3146045B2 JP00032492A JP32492A JP3146045B2 JP 3146045 B2 JP3146045 B2 JP 3146045B2 JP 00032492 A JP00032492 A JP 00032492A JP 32492 A JP32492 A JP 32492A JP 3146045 B2 JP3146045 B2 JP 3146045B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- layer
- base layer
- channel
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】[0001]
【産業上の利用分野】本発明は超小型半導体装置に係
り、特にＭＩＳ型電界効果トランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microminiature semiconductor device, and more particularly to a MIS type field effect transistor.
【０００２】[0002]
【従来の技術】この種の半導体装置にはシリコンを用い
たｐチャネル型トランジスタがあるが、これはキャリア
であるホールの移動度が電子の移動度よりも小さいこと
から、ｎチャネル型トランジスタに比べて電流駆動力が
小さいことが知られている。2. Description of the Related Art A semiconductor device of this type includes a p-channel transistor using silicon. Since the mobility of holes serving as carriers is smaller than the mobility of electrons, the p-channel transistor is different from an n-channel transistor. It is known that the current driving force is small.
【０００３】そこで、近年では、ｐチャネル型トランジ
スタの電流駆動力を改善するために、チャネル層を埋込
み型とし、更に、シリコンよりも禁制帯が小さく、その
一方で電子親和力がほとんど変わらない半導体、例えば
ゲルマニウムとシリコンとの合金（ＳｉＧｅ）層をチャ
ネル層に用いて移動度を高め、かつキャリア数を増やし
て電流駆動力を改善することが試みられている。Therefore, in recent years, in order to improve the current driving force of a p-channel transistor, a channel layer is buried, and further, a semiconductor having a smaller forbidden band than silicon and having almost the same electron affinity as silicon. For example, attempts have been made to improve the current driving force by increasing the mobility and increasing the number of carriers by using an alloy (SiGe) layer of germanium and silicon for the channel layer.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、現在の
試作品にあっては、ゲート電圧印加によりＳｉＧｅ層だ
けに反転層が形成されるのではなく、ゲート酸化膜とＳ
ｉ層との界面にも反転層が形成されてキャリアであるホ
ールが生じてしまうため、全体の移動度が、見かけ上、
ＳｉＧｅ層の移動度よりも劣化してしまい、ＳｉＧｅチ
ャネルトランジスタの特徴を最大限に生かすことができ
ないという欠点があった。However, in the current prototype, the inversion layer is not formed only in the SiGe layer by applying the gate voltage, but the gate oxide film and the S
Since an inversion layer is also formed at the interface with the i-layer and holes serving as carriers are generated, the overall mobility is apparently
There is a disadvantage that the mobility is deteriorated from the mobility of the SiGe layer, and the characteristics of the SiGe channel transistor cannot be utilized to the maximum.
【０００５】また、今までのＳｉＧｅチャネルトランジ
スタは、通常の埋込みチャネル型トランジスタに代表さ
れるように微細化に適用できるような構造、すなわち短
チャネル効果が抑制されるような構造があまりとられて
いなかった。半導体素子を微細化していくこと、特に電
界効果トランジスタのチャネル長を短縮していくこと
は、素子全体の高密度化と高性能化とを達成する上で重
要な技術である。しかしながら、チャネル長の短縮によ
るトランジスタ特性の劣化、いわゆる上記短チャネル効
果を抑えるために、半導体基板の不純物濃度の増大や、
ソース・ドレインの不純物拡散層のシャロー化が不可避
になっているにもかかわらず、ＳｉＧｅチャネルトラン
ジスタでは何ら対応策がとられてこなかった。Further, the conventional SiGe channel transistor has a structure which can be applied to miniaturization as represented by a normal buried channel type transistor, that is, a structure in which the short channel effect is suppressed. Did not. Miniaturization of a semiconductor element, particularly, reduction of a channel length of a field effect transistor is an important technique for achieving high density and high performance of the entire element. However, in order to suppress the deterioration of transistor characteristics due to the shortened channel length, that is, the so-called short channel effect, the impurity concentration of the semiconductor substrate is increased,
In spite of the fact that it is inevitable to make the source / drain impurity diffusion layers shallow, no countermeasures have been taken for SiGe channel transistors.
【０００６】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、基板
材料よりも禁制帯幅が小さい半導体により形成される埋
込み型チャネル層の長所が極力損なわれることなくこれ
を活用可能とし且つソース・ドレインの不純物拡散層の
シャロー化を達成することもでき、高性能・高密度集積
に寄与するＭＩＳ型電界効果トランジスタとしての半導
体装置及びその製造方法を提供することにある。The present invention has been made in view of the above-mentioned problems of the prior art, and has as its object the advantage of a buried type channel layer formed of a semiconductor having a smaller forbidden band width than a substrate material. A semiconductor device as a MIS field effect transistor contributing to high-performance and high-density integration, which can be utilized without impairing as much as possible and can achieve a shallow source / drain impurity diffusion layer, and a method of manufacturing the same. Is to provide.
【０００７】[0007]
【課題を解決するための手段】上記目的達成のため、本
発明の半導体装置は、半導体基板と、この半導体基板に
近い側から順に、半導体基底層と、この半導体基底層の
材料よりも禁制帯幅が小さいシリコンとゲルマニウムの
合金材料により形成された半導体チャネル層と、上記半
導体基底層の材料に比してその禁制帯幅が同等以上の材
料により形成された半導体キャップ層とが積層されてな
る３層構造半導体領域をそのゲート電極下に有するとと
もに、この３層構造半導体領域の各側にソース領域及び
ドレイン領域を有する絶縁ゲート型トランジスタと、上
記半導体基板と絶縁ゲート型トランジスタとの間に介在
され両者を電気的に絶縁分離する層間分離絶縁膜層とを
備え、上記３層構造半導体領域の厚さの和が、半導体基
底層の不純物濃度をＮ、この半導体基底層の誘電率を
ε、ボルツマン定数をＫB 、イントリンシック半導体の
不純物濃度をｎi 、電子電荷をｑとしたときの チャネル領域直下の最大空乏層幅Ｗm ＝（４ε・ＫB ・Ｔ・ln（Ｎ／ｎi ）／（ｑ2 ・Ｎ））
1/2 よりも小さいことを特徴とする。In order to achieve the above object, a semiconductor device according to the present invention comprises a semiconductor substrate, a semiconductor base layer, and a forbidden band, which are closer to the semiconductor base layer, than the material of the semiconductor base layer. A semiconductor channel layer formed of an alloy material of silicon and germanium having a small width and a semiconductor cap layer formed of a material whose forbidden band width is equal to or more than that of the material of the semiconductor base layer are stacked. An insulated gate transistor having a three-layered semiconductor region below its gate electrode and having a source region and a drain region on each side of the three-layered semiconductor region, and interposed between the semiconductor substrate and the insulated gate transistor And an interlayer insulating film layer that electrically insulates and separates the two from each other. The sum of the thicknesses of the three-layered semiconductor regions is determined by the impurity concentration of the semiconductor base layer. N, the dielectric constant of the semiconductor base layer is ε, the Boltzmann constant is KB, the impurity concentration of the intrinsic semiconductor is ni, and the electron charge is q, the maximum depletion layer width Wm immediately below the channel region is Wm = (4ε · KB · T・ Ln (N / ni) / (q 2 · N))
It is characterized by being smaller than 1/2 .
【０００８】[0008]
【０００９】[0009]
【００１０】[0010]
【００１１】[0011]
【００１２】そして、本発明の半導体装置の製造方法
は、上記半導体装置における層間分離絶縁膜層上に半導
体基底層を形成するためのプロセスとして、半導体基板
の深部に酸素原子をイオン注入する工程と、上記半導体
基板を加熱処理することによりその基板表面に上記半導
体基底層の材料とするイントリンシック半導体膜を残し
てその酸素原子注入領域のみを上記層間分離絶縁膜層と
して形成する工程とを含んでいることを特徴とする。In the method of manufacturing a semiconductor device according to the present invention, the process for forming a semiconductor base layer on the interlayer insulating film layer in the semiconductor device includes a step of ion-implanting oxygen atoms into a deep portion of the semiconductor substrate. Heat-treating the semiconductor substrate to form an oxygen-implanted region only as the interlayer isolation insulating film layer while leaving an intrinsic semiconductor film as a material of the semiconductor base layer on the substrate surface. It is characterized by being.
【００１３】また、本発明の半導体装置の製造方法は、
上記半導体装置における層間分離絶縁膜層上に半導体基
底層を形成するためのプロセスとして、半導体基板表面
に絶縁膜を形成する工程と、この絶縁膜上に上記半導体
基底層の材料とする半導体膜を張付ける工程とを含んで
いることを特徴とする。Further, a method of manufacturing a semiconductor device according to the present invention
As a process for forming a semiconductor base layer on an interlayer isolation insulating film layer in the semiconductor device, a step of forming an insulating film on the surface of a semiconductor substrate, and forming a semiconductor film as a material of the semiconductor base layer on the insulating film And adhering step.
【００１４】なお、本発明において、半導体チャネル層
の製法は特に限定されないが、例えば、次の二通りが考
えられる。まず、一つは半導体基底層の材料とする半導
体膜を当該半導体基底層としての膜厚までエッチング
し、その後、その半導体膜上に半導体チャネル層の材料
とする半導体膜をエピタキシャル成長させる、というも
のである。In the present invention, the method of manufacturing the semiconductor channel layer is not particularly limited. For example, the following two methods can be considered. First, a semiconductor film used as a material for a semiconductor base layer is etched to a thickness as the semiconductor base layer, and then a semiconductor film used as a material for a semiconductor channel layer is epitaxially grown on the semiconductor film. is there.
【００１５】また、半導体基底層の材料とする半導体膜
におけるその半導体基底層分の厚さを深部側に残すよう
にして同表面側領域を半導体チャネル層の材料として形
成するための原子をイオン注入し、上記半導体膜の表面
側領域における結晶欠陥を回復させる熱処理を行う、と
いうものである。In addition, atoms for forming the same surface side region as a material of the semiconductor channel layer are ion-implanted so that the thickness of the semiconductor base layer in the semiconductor film used as the material of the semiconductor base layer is left deep. Then, heat treatment for recovering crystal defects in the surface side region of the semiconductor film is performed.
【００１６】[0016]
【作用】本発明によれば、上記のような構成にすること
により、半導体チャネル層によるチャネルが反転した状
態でもゲート絶縁膜と半導体キャップ層との界面におけ
る反転層形成を抑えて、結果的に半導体チャネル層より
も禁制帯幅が大きい半導体キャップ層のキャリア移動度
による見掛けの移動度劣化を減少させることができ、当
該埋込みチャネルの特徴を最大限に生かした高い電流駆
動力を持つ高性能なｐ型電界効果トランジスタを形成す
ることができる。According to the present invention, by employing the above-described structure, the formation of the inversion layer at the interface between the gate insulating film and the semiconductor cap layer can be suppressed even when the channel of the semiconductor channel layer is inverted. It is possible to reduce the apparent mobility deterioration due to the carrier mobility of the semiconductor cap layer having a larger forbidden band width than the semiconductor channel layer, and to realize a high performance with a high current driving force making the best use of the characteristics of the buried channel. A p-type field effect transistor can be formed.
【００１７】以下に簡単に本発明の原理を説明する。図
６は半導体チャネル層の厚さ（以下ではＴSiGeと表
す。）を５０オングストロームとし、半導体キャップ層
の厚さ（以下ではＴSiと表す。）を４０オングストロー
ムとしたとき、半導体基底層の不純物濃度Ｎsub を１．
４５×１０10ｃｍ-3（イントリンシックＳｉのキャリア
濃度と同程度の不純物濃度）とした場合（同図（ａ））
と、１×１０18ｃｍ-3とした場合（同図（ｂ））とにお
いて、近似的に計算されたバンド構造を比較したもの
で、この図に示す状態は、ゲート電極への印加電圧によ
りバンドが曲り、半導体チャネル層において反転層がで
きた状態である。ここでは、半導体チャネル層中に生じ
たホールの増加分ｄｐSiGeが、両者ともほぼ１×１０12
ｃｍ-2となっている場合を考えている。The principle of the present invention will be briefly described below. FIG. 6 shows that when the thickness of the semiconductor channel layer (hereinafter, referred to as TSiGe) is 50 Å and the thickness of the semiconductor cap layer (hereinafter, referred to as TSi) is 40 Å, the impurity concentration Nsub of the semiconductor base layer is set. 1.
45 × 10 10 cm −3 (impurity concentration about the same as the carrier concentration of intrinsic Si) (FIG. 10A)
This is a comparison of the band structure calculated approximately when the band structure was set to 1 × 10 18 cm −3 ((b) in the same figure), and the state shown in this figure depends on the voltage applied to the gate electrode. The band is bent, and an inversion layer is formed in the semiconductor channel layer. Here, the increase dpSiGe of holes generated in the semiconductor channel layer is approximately 1 × 10 12
cm -2 is considered.
【００１８】ここで、両者を比較すると半導体基底層の
不純物濃度Ｎsub が相対的に低い方である１．４５×１
０10ｃｍ-3の場合には半導体キャップ層中に生じるホー
ルの数が少なくなっていることがわかる。Here, comparing the two, the impurity concentration Nsub of the semiconductor base layer is 1.45 × 1 which is relatively lower.
In the case of 0 10 cm -3 , it can be seen that the number of holes generated in the semiconductor cap layer is small.
【００１９】したがって、アンドープ半導体層をこのよ
うな形で用いることによって素子を形成し、同時にいわ
ゆるＳＯＩ構造の特徴も生かした構造を形成することに
よって、ＳｉＧｅチャネルを使った電界効果トランジス
タに対しても高いキャリア移動度を実現し、かつ同時に
ソース領域及びドレイン領域のシャロー化が達成され、
短チャネル効果を抑制することが可能になり、微細半導
体素子への応用を実現することができることとなる。Therefore, an element is formed by using an undoped semiconductor layer in such a form, and at the same time, by forming a structure utilizing the characteristics of a so-called SOI structure, a field effect transistor using a SiGe channel can be formed. Achieve high carrier mobility and at the same time achieve shallower source and drain regions,
The short channel effect can be suppressed, and application to a fine semiconductor element can be realized.
【００２０】[0020]
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２１】図１は本発明の一実施例に係るＭＩＳ型電
界効果トランジスタを構成する半導体装置の構造を示す
ものである。FIG. 1 shows a structure of a semiconductor device constituting a MIS field effect transistor according to one embodiment of the present invention.
【００２２】この図において、１はシリコン（Ｓｉ）か
らなる半導体基板であり、この半導体基板１上には、層
間分離酸化膜（ＳｉＯ2 膜）２がその表面全域に形成さ
れており、かつ素子形成領域を囲むように素子間分離酸
化膜１０が形成されている。In FIG. 1, reference numeral 1 denotes a semiconductor substrate made of silicon (Si). On this semiconductor substrate 1, an interlayer isolation oxide film (SiO 2 film) 2 is formed over the entire surface thereof. An element isolation oxide film 10 is formed so as to surround the formation region.
【００２３】この素子形成領域にはＭＩＳ型電界効果ト
ランジスタが形成されている。すなわち、その中心部に
は３層構造半導体領域が形成され、この領域は半導体基
板１に近い側から順に半導体基底層３と半導体チャネル
層４と半導体キャップ層５とが積層されてなるものであ
る。すなわち、半導体基底層３は層間分離酸化膜２上
に、半導体チャネル層４はこの半導体基底層３上に、半
導体キャップ層５はこの半導体チャネル層４上に、それ
ぞれ密着形成された構造になっている。ここでは、Ｓｉ
が半導体基底層３と半導体キャップ層５とを構成する基
本的な半導体材料とされ、ＳｉとＧｅとの合金（ＳｉＧ
ｅ）層が半導体チャネル層４の半導体材料とされてい
る。そのＳｉＧｅはＳｉに比して禁制帯幅が狭く、しか
もＳｉと同等の電子親和力を持つものである。Ｓｉキャ
ップ層５上にはゲート酸化膜６が形成され、このゲート
酸化膜６上にはゲート電極７が形成されている。上記３
層３〜５からの半導体領域の一方の側にはソース領域８
が、他方の側にはドレイン領域９がそれぞれ形成されて
いる。An MIS field effect transistor is formed in this element formation region. That is, a three-layer semiconductor region is formed at the center thereof, and this region is formed by laminating a semiconductor base layer 3, a semiconductor channel layer 4, and a semiconductor cap layer 5 in order from the side closer to the semiconductor substrate 1. . That is, the semiconductor base layer 3 is formed on the interlayer isolation oxide film 2, the semiconductor channel layer 4 is formed on the semiconductor base layer 3, and the semiconductor cap layer 5 is formed on the semiconductor channel layer 4. I have. Here, Si
Is a basic semiconductor material constituting the semiconductor base layer 3 and the semiconductor cap layer 5, and an alloy of Si and Ge (SiG
e) The layer is a semiconductor material of the semiconductor channel layer 4. The SiGe has a narrower forbidden band width than Si and has the same electron affinity as Si. A gate oxide film 6 is formed on the Si cap layer 5, and a gate electrode 7 is formed on the gate oxide film 6. 3 above
On one side of the semiconductor region from layers 3 to 5 is a source region 8
However, a drain region 9 is formed on the other side.
【００２４】このトランジスタは層間分離絶縁膜２を介
して半導体基板１の上に形成され、ＳＯＩ構造を有する
ものである。半導体基底層３から半導体キャップ層５ま
での厚さの和は、ゲート電極７に電圧を印加したときに
形成される半導体チャネル領域４の直下の最大空乏層幅
Ｗm よりも小さくすることで、ソース領域８及びドレイ
ン領域９のシャロー化を実現することができ、ソース・
ドレイン間のパンチスルーを抑制することができる構造
となっている。This transistor is formed on the semiconductor substrate 1 via the interlayer insulating film 2 and has an SOI structure. The sum of the thicknesses from the semiconductor base layer 3 to the semiconductor cap layer 5 is made smaller than the maximum depletion layer width Wm immediately below the semiconductor channel region 4 formed when a voltage is applied to the gate electrode 7, so that the source The shallow region 8 and the drain region 9 can be realized, and the source region
The structure is such that punch-through between drains can be suppressed.
【００２５】更に、図６を参照して既に述べたように、
半導体基底層３の不純物濃度Ｎsub は低い方が好まし
い。実用的には、図３に示すように、アンドープ半導体
（Ｎsub ＜５×１０15ｃｍ-3程度まで）であれば、半導
体キャップ層５中に反転層が形成されることを抑制でき
るものと考えられる。なお、横軸は半導体基底層３の不
純物濃度Ｎsub 、縦軸は半導体チャネル層４中に生じた
ホールの数ｄｐSiと半導体キャップ層中に生じたホール
の数ｄｐSiGeとの比（ｄｐSi／ｄｐSiGe）を示してい
る。このアンドープ半導体を用いて素子を微細化したと
きに短チャネル効果が生じる問題に対しては、上記のい
わゆるＳＯＩ構造をとることで解決できることは前述し
た通りである。Further, as already described with reference to FIG.
It is preferable that the impurity concentration Nsub of the semiconductor base layer 3 is lower. Practically, as shown in FIG. 3, an undoped semiconductor (up to about Nsub <5 × 10 15 cm −3 ) can suppress formation of an inversion layer in the semiconductor cap layer 5. Can be The horizontal axis represents the impurity concentration Nsub of the semiconductor base layer 3, and the vertical axis represents the ratio (dpSi / dpSiGe) between the number dpSi of holes generated in the semiconductor channel layer 4 and the number dpSiGe of holes generated in the semiconductor cap layer. Is shown. As described above, it is possible to solve the problem that the short channel effect occurs when the element is miniaturized using the undoped semiconductor by adopting the so-called SOI structure.
【００２６】また、図４は半導体チャネル層４の厚さＴ
SiGeをパラメータとして、前と同様に、半導体キャップ
層５の厚さＴSiと、半導体キャップ層５中と半導体チャ
ネル層４中とに生じるホールの増加分の比（ｄｐSi／ｄ
ｐSiGe）の関係を示したものである。一般的に、半導体
チャネル層４の厚さＴSiGeの下限は膜厚の制御の面から
およそ１０オングストローム程度であると考えられる。
一方、半導体チャネル層４の厚さＴSiGeの上限は、エピ
タキシャル成長を用いて形成する場合、下地（半導体基
底層３）のＳｉとの間に生じる歪の関係で、例えばＳｉ
0.5 Ｇｅ0.5 の場合にはおよそ１００オングストローム
であることが実験的に知られている。Ｇｅの割合が大き
くなるほどこの上限は小さくなることが知られており、
この場合は１００オングストローム以下にするのが妥当
である。一方で、半導体キャップ層５の厚さＴSiが大き
くなってくると、徐々に半導体キャップ層５に生じるホ
ールの割合が増えてくる。上記のＴSiGeの範囲（１０オ
ングストローム≦ＴSiGe≦１００オングストローム）で
考えると、例えば半導体キャップ層５のホールの割合が
半導体チャネル層３の約１％になるところで境界線を引
くことにすれば、この条件下では半導体キャップ層５の
厚さＴSiが４０オングストローム程度ならばデバイスと
して良好に動作することがわかる。更にゲート電圧が大
きくなって反転層中のキャリア数が大きくなると、この
見積りよりも半導体キャップ層５中に生じるキャリア数
の割合が大きくなるため、半導体キャップ層５の厚さＴ
Siは最大でも４０オングストローム程度以下にする必要
がある。FIG. 4 shows the thickness T of the semiconductor channel layer 4.
Using SiGe as a parameter, the ratio (dpSi / d) of the thickness TSi of the semiconductor cap layer 5 to the increase in the number of holes generated in the semiconductor cap layer 5 and the semiconductor channel layer 4 is the same as before.
pSiGe). Generally, it is considered that the lower limit of the thickness TSiGe of the semiconductor channel layer 4 is about 10 angstroms from the viewpoint of controlling the film thickness.
On the other hand, the upper limit of the thickness TSiGe of the semiconductor channel layer 4 is, for example, Si in the case of being formed by epitaxial growth due to the strain generated between Si and the underlying (semiconductor base layer 3).
It is experimentally known that the case of 0.5 Ge 0.5 is about 100 angstroms. It is known that this upper limit becomes smaller as the ratio of Ge increases,
In this case, it is appropriate to reduce the thickness to 100 angstroms or less. On the other hand, as the thickness TSi of the semiconductor cap layer 5 increases, the proportion of holes generated in the semiconductor cap layer 5 gradually increases. Considering the above range of TSiGe (10 Å ≦ TSiGe ≦ 100 Å), if a boundary line is to be drawn where the proportion of holes in the semiconductor cap layer 5 is about 1% of the semiconductor channel layer 3, for example, Below, it can be seen that the device operates well if the thickness TSi of the semiconductor cap layer 5 is about 40 Å. When the gate voltage is further increased and the number of carriers in the inversion layer is increased, the ratio of the number of carriers generated in the semiconductor cap layer 5 is larger than the estimated value.
Si needs to be at most about 40 angstroms or less.
【００２７】更に、図５に示すように、半導体キャップ
層５の厚さＴSiが大きくなると半導体キャップ層５に生
じるホールの割合がこのＴSiに非常に敏感になり、半導
体キャップ層５の形成時において、ある一定の範囲内に
半導体キャップ層５のキャリア数を収めようとすると、
つまりある偏差内でしかばらつかないようにしようとす
ると、ＴSi制御のマージンがとれなくなってくる。図５
中の二つの長方形は一定のばらつき範囲に対するＴSi制
御のマージンを表し、矢印が示すように、半導体キャッ
プ層５の厚さは小さいほど良いことがわかる。このこと
からも、このＴSiは上記の範囲内に収める必要がある。Further, as shown in FIG. 5, when the thickness TSi of the semiconductor cap layer 5 increases, the proportion of holes generated in the semiconductor cap layer 5 becomes very sensitive to this TSi. If the number of carriers of the semiconductor cap layer 5 is to be within a certain range,
In other words, if an attempt is made to make the variation within a certain deviation, the margin of the TSi control cannot be taken. FIG.
The middle two rectangles represent the margin of TSi control for a certain variation range, and as indicated by the arrow, it can be seen that the smaller the thickness of the semiconductor cap layer 5, the better. For this reason, it is necessary to keep TSi within the above range.
【００２８】次に、図１に示す半導体装置の製造プロセ
スについて図２を参照しつつ具体的に説明する。Next, the manufacturing process of the semiconductor device shown in FIG. 1 will be specifically described with reference to FIG.
【００２９】まず、半導体基板２０１上に層間分離酸化
膜層２０２を介して半導体基底層の材料となる半導体膜
２０３を形成する（図２（ａ））。このとき、ＳｉＯ2
上に半導体層をエピタキシャル成長させることができな
いため、例えば、次の２通りの手法を用いる。First, a semiconductor film 203 serving as a material of a semiconductor base layer is formed on a semiconductor substrate 201 via an interlayer isolation oxide film layer 202 (FIG. 2A). At this time, SiO 2
Since a semiconductor layer cannot be epitaxially grown thereon, for example, the following two methods are used.
【００３０】一つの方法は、半導体基板２０１の深部に
酸素原子をイオン注入し、その後、加熱して、表面にア
ンドープ半導体膜２０３を残して当該酸素原子注入領域
のみを層間分離酸化膜層２０２として形成するＳＩＭＯ
Ｘ法によるものである。In one method, oxygen atoms are ion-implanted into a deep portion of the semiconductor substrate 201 and then heated to leave only the oxygen-implanted region as an interlayer isolation oxide film layer 202 while leaving the undoped semiconductor film 203 on the surface. SIMO to form
It is based on the X method.
【００３１】他の一つの方法は、半導体基板２０１の熱
酸化によって層間分離酸化膜層２０２を形成し、この層
間分離酸化膜層２０２上にアンドープ半導体膜２０３を
張付けるものである。Another method is to form an interlayer isolation oxide film layer 202 by thermal oxidation of the semiconductor substrate 201, and to attach an undoped semiconductor film 203 on the interlayer isolation oxide film layer 202.
【００３２】次に、半導体膜２０３を所望の厚さにエッ
チングした後で、ＳｉＧｅ製半導体膜２０４を形成する
（図６（ｂ））。ここで用いられる方法としては例えば
次の２通りが考えられる。Next, after the semiconductor film 203 is etched to a desired thickness, a SiGe semiconductor film 204 is formed (FIG. 6B). For example, the following two methods can be used as the method.
【００３３】その一つはＭＢＥ法などのエピタキシャル
成長法を使用するもので、まず、半導体膜２０３のエッ
チングの際に、その厚さを当該半導体基底層としての厚
さまで減らし、その後、ＳｉＧｅをエピタキシャル成長
させる、というものである。One of them uses an epitaxial growth method such as the MBE method. First, when the semiconductor film 203 is etched, its thickness is reduced to a thickness as the semiconductor base layer, and thereafter, SiGe is epitaxially grown. That is.
【００３４】また、一つの方法は、まず、半導体基底層
と半導体チャネル層との両者を合わせた厚さ分だけは少
なくとも確保するように半導体膜２０３のエッチングを
少なめに行い、その後、半導体基底層の厚さ分だけアン
ドープ半導体を残すように半導体膜２０３の表面領域へ
Ｇｅイオンを注入し、その後、その注入領域における結
晶欠陥回復のためのアニール工程を行い、その後、必要
に応じて、半導体膜２０４の厚さを半導体基底層分の厚
さとなるまでエッチングで小さくする、というものであ
る。In one method, first, the semiconductor film 203 is etched a little so as to secure at least the combined thickness of both the semiconductor base layer and the semiconductor channel layer. Ge ions are implanted into the surface region of the semiconductor film 203 so as to leave the undoped semiconductor by the thickness of the semiconductor film 203. Thereafter, an annealing step for recovering crystal defects in the implanted region is performed. The thickness of the substrate 204 is reduced by etching until the thickness of the substrate becomes the thickness of the semiconductor base layer.
【００３５】その後、半導体キャップ層の材料となるＳ
ｉ半導体膜２０５をＭＢＥ法等を用いて形成する。これ
も厚さに関してはエッチング等で調整することが場合に
よっては必要になる。また、この段階でトレンチをＲＩ
Ｅ等で形成し、その中をＳｉＯ2 等の絶縁物を充填する
ことによって素子間分離酸化膜２０６を形成する。そし
て、表面全域に酸化膜を形成し、続いてポリシリコンを
堆積させ、このポリシリコンに対して不純物、例えばＰ
（リン）を拡散した後に、ゲート電極用のパターニング
を行い、ＲＩＥ等によってゲート酸化膜２０７及びゲー
ト電極２０８を形成する（図２（ｃ））。しきい値制御
のためには、他の不純物をゲート電極に導入してもよ
い。Thereafter, S, which is a material of the semiconductor cap layer,
The i-semiconductor film 205 is formed using the MBE method or the like. In some cases, it is necessary to adjust the thickness by etching or the like. At this stage, the trench is
An inter-element isolation oxide film 206 is formed by filling the inside with an insulator such as SiO 2 . Then, an oxide film is formed over the entire surface, polysilicon is subsequently deposited, and impurities such as P
After (phosphorus) is diffused, patterning for the gate electrode is performed, and a gate oxide film 207 and a gate electrode 208 are formed by RIE or the like (FIG. 2C). For controlling the threshold, another impurity may be introduced into the gate electrode.
【００３６】次に、Ｂ（ホウ素）やＢＦ2 （フッ化ホウ
素）をイオン注入し、活性化アニールを行うことによ
り、半導体基底層２０９、半導体チャネル層２１０、及
び半導体キャップ層２１１からなる３層構造半導体領域
の一部をゲート電極に対して自己整合的にソース領域２
１２とドレイン領域２１３とを形成する（図２
（ｄ））。Next, B (boron) or BF 2 (boron fluoride) is ion-implanted and activation annealing is performed to form a three-layer structure including a semiconductor base layer 209, a semiconductor channel layer 210, and a semiconductor cap layer 211. Part of the structural semiconductor region is self-aligned with respect to the gate electrode,
12 and the drain region 213 are formed (FIG. 2
(D)).
【００３７】最後に素子層と配線層との電気的絶縁のた
めの層間分離酸化膜２１４をＣＶＤ等でデポし、これに
コンタクト孔のパターニングとＲＩＥ等による開口を行
い、Ｗ（タングステン）などをコンタクト孔へ充填し、
その後Ａｌ（アルミニウム）をその充填材に接着するこ
とによって、ゲート、ソース、ドレインの各引出し用２
層電極２１５〜２１７を作ることにより素子が完成する
（図２（ｅ））。Finally, an interlayer isolation oxide film 214 for electrical insulation between the element layer and the wiring layer is deposited by CVD or the like, and a contact hole is patterned and an opening is formed by RIE or the like, and W (tungsten) or the like is formed. Fill the contact hole,
Then, by bonding Al (aluminum) to the filler, each of the gate, source and drain 2
The element is completed by forming the layer electrodes 215 to 217 (FIG. 2E).
【００３８】以上述べてきた実施例では素子分離領域に
トレンチ素子分離を用いているが、これに限らず、通常
のＬＯＣＯＳ工程を用いることは一向に差支えない。ま
た、各種箇所の絶縁膜としてはＳｉ酸化膜を用いたが、
Ｓｉ窒化膜やその他の絶縁膜でも良いことは明らかであ
る。In the embodiment described above, the trench element isolation is used in the element isolation region. However, the present invention is not limited to this, and the use of a normal LOCOS process can be used. In addition, although an Si oxide film was used as an insulating film in various places,
Obviously, a Si nitride film or another insulating film may be used.
【００３９】ゲートの絶縁膜に関しては通常用いられる
シリコンを酸化する方法以外にもＣＶＤ等によりデポさ
れた酸化膜でも良い。なぜならば、この構造において
は、ゲート近傍の酸化膜界面の質の悪さは、キャリアの
振舞いに本質的には関係しないからである。もちろん、
他の方法で形成された酸化膜や窒化膜でも構わない。そ
のときには最も禁制帯幅の大きな半導体材料を半導体キ
ャップ層に用いれば良い。As the gate insulating film, an oxide film deposited by CVD or the like may be used other than the method of oxidizing silicon which is generally used. This is because in this structure, the poor quality of the oxide film interface near the gate is not essentially related to the behavior of carriers. of course,
An oxide film or a nitride film formed by another method may be used. In that case, a semiconductor material having the largest forbidden band width may be used for the semiconductor cap layer.
【００４０】更に同様な組合わせでｎチャネル型電界効
果トランジスタに対しても本発明の適用は可能である。Further, the present invention can be applied to an n-channel field effect transistor in a similar combination.
【００４１】[0041]
【発明の効果】以上述べてきたように本発明によれば、
半導体チャネル層が反転した状態でもゲート絶縁膜と半
導体キャップ層との界面における反転層形成を抑えて、
結果的に半導体チャネル層よりも禁制帯幅が大きい半導
体キャップ層のキャリア移動度による見掛けの移動度劣
化を減少させることができ、当該埋込みチャネルの特徴
を最大限に生かした高い電流駆動力を持つ高性能かつ微
細化に適したｐ型電界効果トランジスタを形成すること
ができる。As described above, according to the present invention,
Even when the semiconductor channel layer is inverted, the formation of the inversion layer at the interface between the gate insulating film and the semiconductor cap layer is suppressed,
As a result, it is possible to reduce the apparent mobility deterioration due to the carrier mobility of the semiconductor cap layer having a larger forbidden band width than the semiconductor channel layer, and to have a high current driving force that makes full use of the characteristics of the buried channel. A p-type field effect transistor having high performance and suitable for miniaturization can be formed.
【図１】本発明の一実施例に係る半導体装置の構造を示
す断面図。FIG. 1 is a sectional view showing the structure of a semiconductor device according to one embodiment of the present invention.
【図２】図１に示す構造を有する半導体装置の製造プロ
セスを解説する工程別素子断面図。FIG. 2 is an element sectional view for explaining a manufacturing process of the semiconductor device having the structure shown in FIG. 1;
【図３】横軸に半導体基底層の不純物濃度Ｎsub 、縦軸
に半導体チャネル層中に生じたホールの数ｄｐSiと半導
体キャップ層中に生じたホールの数ｄｐSiGeとの比（ｄ
ｐSi／ｄｐSiGe）を取って、半導体基底層の不純物濃度
による半導体キャップ層での反転層形成に対する影響を
説明するグラフ。FIG. 3 shows the impurity concentration Nsub of the semiconductor base layer on the horizontal axis and the ratio (dpSiGe) between the number dpSi of holes generated in the semiconductor channel layer and the number dpSiGe of holes generated in the semiconductor cap layer on the vertical axis.
(pSi / dpSiGe) is a graph for explaining the influence of the impurity concentration of the semiconductor base layer on the formation of the inversion layer in the semiconductor cap layer.
【図４】半導体チャネル層の厚さＴSiGeをパラメータと
し、横軸に半導体キャップ層の厚さＴSi、縦軸に半導体
キャップ層中と半導体チャネル層中とに生じるホールの
増加分の比（ｄｐSi／ｄｐSiGe）を取り、半導体チャネ
ル層及びキャップ層の厚さによる半導体キャップ層での
反転層形成に対する影響を説明するグラフ。FIG. 4 is a graph in which the thickness TSiGe of the semiconductor channel layer is used as a parameter, the horizontal axis represents the thickness TSi of the semiconductor cap layer, and the vertical axis represents the ratio (dpSi / dpSiGe), and illustrates the effect of the thickness of the semiconductor channel layer and the cap layer on the formation of the inversion layer in the semiconductor cap layer.
【図５】横軸に半導体キャップ層の厚さＴSi、縦軸に半
導体キャップ層中と半導体チャネル層中とに生じるホー
ルの増加分の比（ｄｐSi／ｄｐSiGe）を取り、縦軸を図
４よりも拡大して半導体キャップ層の厚さによる半導体
キャップ層での反転層形成に対する影響を説明するグラ
フ。5 shows the thickness TSi of the semiconductor cap layer on the horizontal axis, the ratio of the increase in holes generated in the semiconductor cap layer and the semiconductor channel layer (dpSi / dpSiGe) on the vertical axis, and the vertical axis from FIG. 4 is a graph illustrating the effect of the thickness of the semiconductor cap layer on the formation of the inversion layer in the semiconductor cap layer.
【図６】ゲート電圧印加時における半導体基底層の不純
物濃度の違いによるバンド構造の相違を示すエネルギバ
ンド説明図。FIG. 6 is an energy band explanatory diagram showing a difference in band structure due to a difference in impurity concentration of a semiconductor base layer when a gate voltage is applied.
１，２０１ 半導体基板 ２，２０２ 層間分離酸化膜 ３，２０９ 半導体基底層 ４，２１０ 半導体チャネル層 ５，２１１ 半導体キャップ層 ６，２０７ ゲート絶縁膜 ７，２０８ ゲート電極 ８，２１２ ソース領域 ９，２１３ ドレイン領域 Reference Signs List 1,201 Semiconductor substrate 2,202 Interlayer isolation oxide film 3,209 Semiconductor base layer 4,210 Semiconductor channel layer 5,211 Semiconductor cap layer 6,207 Gate insulating film 7,208 Gate electrode 8,212 Source region 9,213 Drain region
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−3366（ＪＰ，Ａ) 特開 平２−100327（ＪＰ，Ａ) 特開 平３−165555（ＪＰ，Ａ) 特開 平１−106466（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-3-3366 (JP, A) JP-A-2-100327 (JP, A) JP-A-3-165555 (JP, A) JP-A-1- 106466 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 29/78
Claims (6)
小さいシリコンとゲルマニウムの合金材料により形成さ
れた半導体チャネル層、及び前記半導体基底層の材料に
比してその禁制帯幅が同等以上の材料により形成された
半導体キャップ層が前記半導体基板に近い側から順に積
層されてなる３層構造半導体領域をそのゲート電極下に
有するとともに該３層構造半導体領域の各側にソース領
域及びドレイン領域を有する絶縁ゲート型トランジスタ
と、 前記半導体基板と該絶縁ゲート型トランジスタとの間に
介在され両者を電気的に絶縁分離する層間分離絶縁膜層
とを備え、前記３層構造半導体領域の厚さの和は、 前記半導体基底層の不純物濃度をＮ、該半導体基底層の
誘電率をε、ボルツマン定数をＫB 、イントリンシック
半導体の不純物濃度をｎi 、電子電荷をｑとしたときの チャネル領域直下の最大空乏層幅Ｗm ＝（４ε・ＫB ・Ｔ・ln（Ｎ／ｎi ）／（ｑ 2 ・Ｎ））
1/2 よりも小さい ことを特徴とする半導体装置。A semiconductor substrate, a semiconductor base layer, a semiconductor channel layer formed of an alloy material of silicon and germanium having a smaller band gap than a material of the semiconductor base layer, and a material of the semiconductor base layer. A semiconductor cap layer formed of a material having the same or greater forbidden band width and having a three-layer structure semiconductor region, which is sequentially stacked from the side closer to the semiconductor substrate, under the gate electrode, and an insulated gate transistor having a source region and a drain region on each side, and an interlayer isolation insulating layer to electrically insulate separate them is interposed between the semiconductor substrate and the insulating gate type transistor, the 3 The sum of the thicknesses of the layered semiconductor regions is such that the impurity concentration of the semiconductor base layer is N,
Dielectric constant ε, Boltzmann constant KB, intrinsic
The impurity concentration of the semiconductor ni, maximum depletion layer width immediately below the channel region when the electron charge was q Wm = (4ε · KB · T · ln (N / ni) / (q 2 · N))
A semiconductor device characterized by being smaller than 1/2 .
されていることを特徴とする請求項１記載の半導体装
置。2. The semiconductor device according to claim 1 , wherein the semiconductor base layer is formed of an undoped semiconductor.
トローム以下であることを特徴とする請求項２記載の半
導体装置。3. The semiconductor device according to claim 2 , wherein the thickness of the semiconductor channel layer is not more than 100 Å.
ローム以下であることを特徴とする請求項３記載の半導
体装置。4. The semiconductor device according to claim 3 , wherein the thickness of the semiconductor cap layer is 40 angstroms or less.
導体装置における層間分離絶縁膜層上に半導体基底層を
形成するためのプロセスとして、 半導体基板の深部に酸素原子をイオン注入する工程と、 前記半導体基板を加熱処理することにより該半導体基板
表面に前記半導体基底層の材料とするイントリンシック
半導体膜を残してその酸素原子注入領域のみを前記層間
分離絶縁膜層として形成する工程とを含んでいることを
特徴とする半導体装置の製造方法。5. As the process for forming a semiconductor base layer on the interlayer isolation insulating film layer in the semiconductor device according to any one of claims 1 to 4, an oxygen atom is ion-implanted into a deep portion of the semiconductor substrate Forming a semiconductor substrate surface by heating the semiconductor substrate, leaving an intrinsic semiconductor film as a material of the semiconductor base layer on the surface of the semiconductor substrate, and forming only the oxygen atom implanted region as the interlayer isolation insulating film layer. A method for manufacturing a semiconductor device, comprising:
導体装置における層間分離絶縁膜層上に半導体基底層を
形成するためのプロセスとして、 半導体基板表面に絶縁膜を形成する工程と、 該絶縁膜上に前記半導体基底層の材料とする半導体膜を
張付ける工程とを含んでいることを特徴とする半導体装
置の製造方法。6. A process for forming a semiconductor base layer on an interlayer isolation insulating film layer in the semiconductor device according to claim 1 , comprising: forming an insulating film on a surface of a semiconductor substrate. Attaching a semiconductor film to be a material of the semiconductor base layer on the insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00032492A JP3146045B2 (en) | 1992-01-06 | 1992-01-06 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00032492A JP3146045B2 (en) | 1992-01-06 | 1992-01-06 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183154A JPH05183154A (en) | 1993-07-23 |
| JP3146045B2 true JP3146045B2 (en) | 2001-03-12 |
Family
ID=11470728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00032492A Expired - Fee Related JP3146045B2 (en) | 1992-01-06 | 1992-01-06 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146045B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9953977B1 (en) | 2017-04-13 | 2018-04-24 | International Business Machines Corporation | FinFET semiconductor device |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11500873A (en) * | 1995-12-15 | 1999-01-19 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Semiconductor field-effect device with SiGe layer |
| JP2002043576A (en) * | 2000-07-24 | 2002-02-08 | Univ Tohoku | Semiconductor device |
| EP1253648A1 (en) * | 2000-10-19 | 2002-10-30 | Matsushita Electric Industrial Co., Ltd. | P-channel field-effect transistor |
| KR100516673B1 (en) * | 2000-12-11 | 2005-09-22 | 주식회사 하이닉스반도체 | A method for manufacturing a semiconductor device |
| US6410371B1 (en) * | 2001-02-26 | 2002-06-25 | Advanced Micro Devices, Inc. | Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer |
| EP1265294A3 (en) | 2001-06-07 | 2004-04-07 | Matsushita Electric Industrial Co., Ltd. | Heterojunction bipolar transistor |
| US7288448B2 (en) * | 2004-08-24 | 2007-10-30 | Orlowski Marius K | Method and apparatus for mobility enhancement in a semiconductor device |
| JP4950810B2 (en) * | 2007-08-28 | 2012-06-13 | 旭化成エレクトロニクス株式会社 | Semiconductor device |
| JP2009182264A (en) | 2008-01-31 | 2009-08-13 | Toshiba Corp | Semiconductor device and method of fabricating the same |
| US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| CN102640274B (en) * | 2009-09-30 | 2016-05-11 | 三重富士通半导体股份有限公司 | Electronic installation and system and for the manufacture of with the method that uses this electronic installation and system |
| US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
| US9276134B2 (en) * | 2014-01-10 | 2016-03-01 | Micron Technology, Inc. | Field effect transistor constructions and memory arrays |
-
1992
- 1992-01-06 JP JP00032492A patent/JP3146045B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9953977B1 (en) | 2017-04-13 | 2018-04-24 | International Business Machines Corporation | FinFET semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05183154A (en) | 1993-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0132281B1 (en) | Method of forming semiconductor transister devices | |
| KR100259097B1 (en) | Semiconductor device and method for fabricating the same | |
| JP2835216B2 (en) | Method for manufacturing semiconductor device | |
| US6288425B1 (en) | SOI-MOSFET device | |
| JP2701762B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3146045B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR19990049592A (en) | Semiconductor device and manufacturing method thereof | |
| US5994179A (en) | Method of fabricating a MOSFET featuring an effective suppression of reverse short-channel effect | |
| JPH11297984A (en) | Structure of ldd type mos transistor and forming method | |
| KR20030004144A (en) | Semiconductor device and method for manufacturing the same | |
| US5485028A (en) | Semiconductor device having a single crystal semiconductor layer formed on an insulating film | |
| JPH09186250A (en) | Semiconductor device and manufacture thereof | |
| JPH05343686A (en) | Semiconductor device and manufacture thereof | |
| JPH04276662A (en) | Manufacture of semiconductor device | |
| JP2001217418A (en) | Mos transistor and its manufacturing method | |
| JP2623902B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2002299590A (en) | Method of manufacturing semiconductor substrate and semiconductor device | |
| JP3239875B2 (en) | Thin film transistor and method of manufacturing the same | |
| JP3708370B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6905932B2 (en) | Method for constructing a metal oxide semiconductor field effect transistor | |
| JP2506947B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3714396B2 (en) | Manufacturing method of semiconductor device | |
| JPH06151842A (en) | Semiconductor device and its manufacture | |
| JP2931568B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4265889B2 (en) | Method for manufacturing insulated gate field effect transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080105 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090105 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100105 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120105 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |