JP3145693B2 - プログラム回路 - Google Patents
プログラム回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラム回路に利用する。本発明は半導体
メモリの冗長回路に用いるプログラム回路に関する。
メモリの冗長回路に用いるプログラム回路に関する。
本発明は複数のMOSトランジスタおよびヒューズから
なる直列接続回路と、相補MOSトランジスタにより構成
されたインバータ回路とを備えたプログラム回路におい
て、 直列接続回路の複数のＰチャネル型トランジスタに代
えてON抵抗値を大きく設定できる薄膜トランジスタを用
いることにより、 直列接続回路に多数のトランジスタを接続することを
なくし、マスク占有面積を削減できるようにしたもので
ある。
なる直列接続回路と、相補MOSトランジスタにより構成
されたインバータ回路とを備えたプログラム回路におい
て、 直列接続回路の複数のＰチャネル型トランジスタに代
えてON抵抗値を大きく設定できる薄膜トランジスタを用
いることにより、 直列接続回路に多数のトランジスタを接続することを
なくし、マスク占有面積を削減できるようにしたもので
ある。
近年、半導体メモリの高集積化に伴い、拡散製造過程
で発生した不良メモリセルを予備の正常メモリセルに置
換することにより、完全良品を得る技術、いわゆる冗長
回路技術が広範に使用されてきている。通常この冗長回
路においては上述の置換を実行するためにプログラム回
路と呼ばれる回路が用いられる。
で発生した不良メモリセルを予備の正常メモリセルに置
換することにより、完全良品を得る技術、いわゆる冗長
回路技術が広範に使用されてきている。通常この冗長回
路においては上述の置換を実行するためにプログラム回
路と呼ばれる回路が用いられる。
従来、この種のプログラム回路は第５図に示すよう
に、複数個のＰチャネル型トランジスタQP51〜QP5nとヒ
ューズF11から成る直列接続回路と、Ｐチャネル型トラ
ンジスタQP12およびＮチャネル型トランジスタQN12から
成るCMOSインバータ回路とのそれぞれの入力と出力を交
差接続し、さらにＰチャネル型トランジスタQP13、Ｎチ
ャネル型トランジスタQN13から成るCMOSインバータ回路
をバッファとして付加して構成される。
に、複数個のＰチャネル型トランジスタQP51〜QP5nとヒ
ューズF11から成る直列接続回路と、Ｐチャネル型トラ
ンジスタQP12およびＮチャネル型トランジスタQN12から
成るCMOSインバータ回路とのそれぞれの入力と出力を交
差接続し、さらにＰチャネル型トランジスタQP13、Ｎチ
ャネル型トランジスタQN13から成るCMOSインバータ回路
をバッファとして付加して構成される。
通常、半導体メモリのシリコンチップ上には複数個の
プログラム回路が搭載され、プログラム回路中のヒュー
ズを適宜切断することにより、置換すべき不良メモリセ
ルに相当するアドレス情報をプログラムすることができ
る。なお、ヒューズの切断はレーザーで行われる場合が
多く、ヒューズは通常ポリシリコン層で形成される。
プログラム回路が搭載され、プログラム回路中のヒュー
ズを適宜切断することにより、置換すべき不良メモリセ
ルに相当するアドレス情報をプログラムすることができ
る。なお、ヒューズの切断はレーザーで行われる場合が
多く、ヒューズは通常ポリシリコン層で形成される。
このレーザープログラミング後、複数個のヒューズは
切断されたものと、未切断のものとに分かれる。従っ
て、第５図に示す接続点11はプログラム回路動作時、ハ
イレベルあるいはロウレベルの電位に保持される。この
ハイあるいはロウレベルの情報は同図の接続点13に現
れ、さらに他の論理演算回路へ伝えられて最終的には不
良メモリセルの置換動作が実行される。
切断されたものと、未切断のものとに分かれる。従っ
て、第５図に示す接続点11はプログラム回路動作時、ハ
イレベルあるいはロウレベルの電位に保持される。この
ハイあるいはロウレベルの情報は同図の接続点13に現
れ、さらに他の論理演算回路へ伝えられて最終的には不
良メモリセルの置換動作が実行される。
このプログラム回路を含む冗長回路技術を用いた半導
体メモリの電源電圧VCCを0Vから所定の動作電圧、例え
ば5Vに立ち上げた場合に、第５図に示す接続点11が正し
くハイレベルあるいはロウレベルにセットされなければ
ならない。まず、ヒューズF11が切断されている場合
は、Ｐチャネル型トランジスタQP51〜QP5nがVCCの立ち
上りに伴って導通状態となり接続点11はほぼVCCのハイ
レベル電位になることがわかる。
体メモリの電源電圧VCCを0Vから所定の動作電圧、例え
ば5Vに立ち上げた場合に、第５図に示す接続点11が正し
くハイレベルあるいはロウレベルにセットされなければ
ならない。まず、ヒューズF11が切断されている場合
は、Ｐチャネル型トランジスタQP51〜QP5nがVCCの立ち
上りに伴って導通状態となり接続点11はほぼVCCのハイ
レベル電位になることがわかる。
一方、ヒューズF11が切断されていない場合は、VCCの
立ち上りの時点でＰチャネル型トランジスタQ51〜QP5n
が導通状態となるため接続点11はＰチャネル型トランジ
スタQP51〜QP5nのトータルのON抵抗とヒューズF11の抵
抗の比で決まる電位になる。
立ち上りの時点でＰチャネル型トランジスタQ51〜QP5n
が導通状態となるため接続点11はＰチャネル型トランジ
スタQP51〜QP5nのトータルのON抵抗とヒューズF11の抵
抗の比で決まる電位になる。
もし、Ｐチャネル型トランジスタQP51〜QP5nのトータ
ルのON抵抗がヒューズF11の抵抗より小さい場合、接続
点11はハイレベルとみなされ接続点12はロウレベル、接
続点13はハイレベルとなってしまう。即ち、ロウレベル
の情報を保持できないことがわかる。
ルのON抵抗がヒューズF11の抵抗より小さい場合、接続
点11はハイレベルとみなされ接続点12はロウレベル、接
続点13はハイレベルとなってしまう。即ち、ロウレベル
の情報を保持できないことがわかる。
このような誤動作を回避するため通常Ｐチャネル型ト
ランジスタQP51〜QP5nのトータルのON抵抗はヒューズF
11の抵抗よりも十分大きくしなければならない。即ち、
複数個のＰチャネル型トランジスタQP51〜QP5nを直列接
続している理由は、ON抵抗を大きくするためである。
ランジスタQP51〜QP5nのトータルのON抵抗はヒューズF
11の抵抗よりも十分大きくしなければならない。即ち、
複数個のＰチャネル型トランジスタQP51〜QP5nを直列接
続している理由は、ON抵抗を大きくするためである。
例えば、ヒューズF11はポリシリコン層抵抗を200Ω／
口、ヒューズ寸法を幅２μ、長さ10μとした場合、抵抗
値RFは、 となる。一方、Ｐチャネル型トランジスタQP51のON抵抗
RONはトランジスタのゲート幅を10μ、ゲート長を1.0μ
とした場合、約2kΩとなる。従って、例えば抵抗チャネ
ルRFの10倍のトータルON抵抗10kΩを得るためには５個
のＰチャネル型トランジスタを直列接続する必要があ
る。
口、ヒューズ寸法を幅２μ、長さ10μとした場合、抵抗
値RFは、 となる。一方、Ｐチャネル型トランジスタQP51のON抵抗
RONはトランジスタのゲート幅を10μ、ゲート長を1.0μ
とした場合、約2kΩとなる。従って、例えば抵抗チャネ
ルRFの10倍のトータルON抵抗10kΩを得るためには５個
のＰチャネル型トランジスタを直列接続する必要があ
る。
このような従来のプログラム回路では、ヒューズとの
抵抗比を大きくとるために多数のトランジスタが必要に
なり、その結果マスク占有面積が大きくなる問題があっ
た。
抵抗比を大きくとるために多数のトランジスタが必要に
なり、その結果マスク占有面積が大きくなる問題があっ
た。
本発明はこのような問題を解決するもので、マスク占
有面積を削減することができる回路を提供することを目
的とする。
有面積を削減することができる回路を提供することを目
的とする。
本発明は、トランジスタに直列接続されたヒューズ
と、このヒューズと前記トランジスタの接続点の電位を
入力とするインバータ回路と、このインバータ回路の出
力を前記トランジスタの制御電極に帰還接続する手段と
を備え、前記トランジスタはチャネル領域、ソース領
域、およびドレイン領域をポリシリコン薄膜により形成
された薄膜トランジスタであることを特徴とする。
と、このヒューズと前記トランジスタの接続点の電位を
入力とするインバータ回路と、このインバータ回路の出
力を前記トランジスタの制御電極に帰還接続する手段と
を備え、前記トランジスタはチャネル領域、ソース領
域、およびドレイン領域をポリシリコン薄膜により形成
された薄膜トランジスタであることを特徴とする。
前記ヒューズは、ポリシリコンで形成されたことがで
きる。
きる。
薄膜トランジスタは通常のMOSトランジスタに比べて
電流対電圧特性上ON状態でのドレイン電流が著しく小さ
い。このような特性を有する薄膜トランジスタを直列接
続回路に用いてON抵抗値をヒューズの抵抗値に比べて大
きくなるように設定する。
電流対電圧特性上ON状態でのドレイン電流が著しく小さ
い。このような特性を有する薄膜トランジスタを直列接
続回路に用いてON抵抗値をヒューズの抵抗値に比べて大
きくなるように設定する。
これにより、ヒューズとの抵抗比を大きくとることが
可能となり、多数のトランジスタを直列接続することな
く回路を構成することができ、マスク占有面積を小さく
することができる。
可能となり、多数のトランジスタを直列接続することな
く回路を構成することができ、マスク占有面積を小さく
することができる。
次に、本発明実施例を図面に基づいて説明する。
（第一実施例） 第１図は本発明第一実施例のプログラム回路を示す回
路図である。
路図である。
本発明第一実施例は、チャネル領域、ソース領域およ
びドレイン領域がポリシリコン薄膜により形成されたＰ
チャネル型薄膜トランジスタQP11と、このＰチャネル型
薄膜トランジスタQP11に直列接続されたヒューズF11と
を備え、このヒューズF11とＰチャネル型薄膜トランジ
スタQP11の接続点11の電位を入力とするインバータ回路
が設けられ、このインバータ回路の出力がＰチャネル型
薄膜ラインQP11の制御電極に帰還接続される。
びドレイン領域がポリシリコン薄膜により形成されたＰ
チャネル型薄膜トランジスタQP11と、このＰチャネル型
薄膜トランジスタQP11に直列接続されたヒューズF11と
を備え、このヒューズF11とＰチャネル型薄膜トランジ
スタQP11の接続点11の電位を入力とするインバータ回路
が設けられ、このインバータ回路の出力がＰチャネル型
薄膜ラインQP11の制御電極に帰還接続される。
前記インバータ回路は、相補モストランジスタQP12、
QN12およびQP13、QN13により構成される。
QN12およびQP13、QN13により構成される。
この第一実施例のプログラム回路は、従来例における
Ｐチャネル型トランジスタQP51〜QP5nをＰチャネル型の
薄膜トランジスタQP11に置き換えたものである。
Ｐチャネル型トランジスタQP51〜QP5nをＰチャネル型の
薄膜トランジスタQP11に置き換えたものである。
まず、薄膜トランジスタについて説明する。薄膜トラ
ンジスタは第２図に示すように、通常のMOSトランジス
タと異なり、チャネル領域、ソース領域、ドレイン領域
をポリシリコン薄膜で形成される。但し、第２図に示す
薄膜トランジスタはＰチャネル型の場合であり、チャネ
ル領域はドナー型（Ｎ型）不純物を低濃度でドープし、
ソース領域、ドレイン領域はアクセプタ型（Ｐ型）不純
物を高濃度でドープしてそれぞれ形成される。
ンジスタは第２図に示すように、通常のMOSトランジス
タと異なり、チャネル領域、ソース領域、ドレイン領域
をポリシリコン薄膜で形成される。但し、第２図に示す
薄膜トランジスタはＰチャネル型の場合であり、チャネ
ル領域はドナー型（Ｎ型）不純物を低濃度でドープし、
ソース領域、ドレイン領域はアクセプタ型（Ｐ型）不純
物を高濃度でドープしてそれぞれ形成される。
また、薄膜トランジスタのゲート電極としては、いろ
いろ考えられるが、例えば、第２図に示すように第２ポ
リシリコン層にて形成される。このような構造の薄膜ト
ランジスタと通常のMOSトランジスタとの電気的特性を
比較すると、第３図に示すようになる。横軸はゲート・
ソース間電圧VGS、縦軸はドレイン電流IDを表す。通常
のMOSトランジスタ、薄膜トランジスタ共にドレイン電
流の急変する電圧、即ち閾値電圧VTまたはＶ′Ｔが存在
する。但し、薄膜トランジスタはON状態（例えば、VGS
＝−5V）のドレイン電流が通常のMOSトランジスタより
約３桁程小さく、一方OFF状態（例えば、VGS＝0V）のド
レイン電流が通常のMOSトランジスタより約２桁以上大
きい。
いろ考えられるが、例えば、第２図に示すように第２ポ
リシリコン層にて形成される。このような構造の薄膜ト
ランジスタと通常のMOSトランジスタとの電気的特性を
比較すると、第３図に示すようになる。横軸はゲート・
ソース間電圧VGS、縦軸はドレイン電流IDを表す。通常
のMOSトランジスタ、薄膜トランジスタ共にドレイン電
流の急変する電圧、即ち閾値電圧VTまたはＶ′Ｔが存在
する。但し、薄膜トランジスタはON状態（例えば、VGS
＝−5V）のドレイン電流が通常のMOSトランジスタより
約３桁程小さく、一方OFF状態（例えば、VGS＝0V）のド
レイン電流が通常のMOSトランジスタより約２桁以上大
きい。
このように、薄膜トランジスタは通常のMOSトランジ
スタに比べてON状態のドレイン電流が著しく小さい特徴
がある。本発明実施例のプログラム回路は、ヒューズF
11とＰチャネル型の薄膜トランジスタQP11を直列接続し
ている点が従来例と異なる。例えば、Ｐチャネル型の薄
膜トランジスタQP11のON抵抗Ｒ′ONはトランジスタのゲ
ート幅を10μ、ゲート長を1.0μとした場合、約2MΩ程
度になる。従って、式（１）で表したようにヒューズF
11の抵抗RFは約1kΩであるから、Ｐチャネル型の薄膜ト
ランジスタRP11のON抵抗Ｒ′ONはヒューズF11の抵抗RF
に比べて著しく大きく設定することができる。即ち、従
来例で問題であったヒューズとの抵抗比を大きくとれる
ために、多数のトランジスタを直列接続する必要は全く
なくなり、マスク占有面積を著しく小さくすることがで
きる。
スタに比べてON状態のドレイン電流が著しく小さい特徴
がある。本発明実施例のプログラム回路は、ヒューズF
11とＰチャネル型の薄膜トランジスタQP11を直列接続し
ている点が従来例と異なる。例えば、Ｐチャネル型の薄
膜トランジスタQP11のON抵抗Ｒ′ONはトランジスタのゲ
ート幅を10μ、ゲート長を1.0μとした場合、約2MΩ程
度になる。従って、式（１）で表したようにヒューズF
11の抵抗RFは約1kΩであるから、Ｐチャネル型の薄膜ト
ランジスタRP11のON抵抗Ｒ′ONはヒューズF11の抵抗RF
に比べて著しく大きく設定することができる。即ち、従
来例で問題であったヒューズとの抵抗比を大きくとれる
ために、多数のトランジスタを直列接続する必要は全く
なくなり、マスク占有面積を著しく小さくすることがで
きる。
既に説明したように、薄膜トランジスタはON状態のド
レイン電流が約10-7A程度と小さいので、当然のことな
がら通常のMOSトランジスタに比べて応答速度が遅い。
しかしながらプログラム回路の場合、電源電圧VCCの立
ち上りのときの応答速度だけを考えればよく、普通この
立ち上り時間は約１〜10ミリ秒である。
レイン電流が約10-7A程度と小さいので、当然のことな
がら通常のMOSトランジスタに比べて応答速度が遅い。
しかしながらプログラム回路の場合、電源電圧VCCの立
ち上りのときの応答速度だけを考えればよく、普通この
立ち上り時間は約１〜10ミリ秒である。
一方、第１図に示すプログラム回路の接続点11の寄生
容量はおよそ10-13F（ファラッド）程度であるから、薄
膜トランジスタQP11によって接続点11を5Vまで充電する
場合の充電時間ｔは次のようになる。
容量はおよそ10-13F（ファラッド）程度であるから、薄
膜トランジスタQP11によって接続点11を5Vまで充電する
場合の充電時間ｔは次のようになる。
従って、薄膜トランジスタの応答速度は電源電圧の立
ち上り速度に比べて十分速く何ら問題はない。
ち上り速度に比べて十分速く何ら問題はない。
（第二実施例） 第４図は本発明第二実施例のプログラム回路を示す回
路図である。
路図である。
本発明第二実施例は、チャネル領域、ソース領域およ
びドレイン領域がポリシリコン薄膜により形成されたＮ
チャネル型薄膜トランジスタQN41と、このＮチャネル型
薄膜QN41に直列接続されたヒューズF11とを備え、この
ヒューズF11とＮチャネル型薄膜トランジスタQN41の接
続点11の電位を入力とするインバータ回路が設けられ、
このインバータ回路の出力がＮチャネル型薄膜トランジ
スタQP11の制御電極に帰還接続される。
びドレイン領域がポリシリコン薄膜により形成されたＮ
チャネル型薄膜トランジスタQN41と、このＮチャネル型
薄膜QN41に直列接続されたヒューズF11とを備え、この
ヒューズF11とＮチャネル型薄膜トランジスタQN41の接
続点11の電位を入力とするインバータ回路が設けられ、
このインバータ回路の出力がＮチャネル型薄膜トランジ
スタQP11の制御電極に帰還接続される。
前記インバータ回路は、相補モストランジスタQP12、
QN12およびQP13、QN13により構成される。
QN12およびQP13、QN13により構成される。
この第二実施例は前述の第一実施例のＰチャネル型の
薄膜トランジスタQP11とヒューズF11の直列接続回路を
ヒューズF11とＮチャネル型の薄膜トランジスタQN41の
直列接続回路に置き換えたプログラム回路である。この
第二実施例も前述の第一実施例同様、ヒューズF11の抵
抗RFに対してＮチャネル型の薄膜トランジスタQN41のON
状態の抵抗Ｒ″ONを著しく大きく設定することができる
ので、従来例のような多数のトランジスタを直列接続す
る必要はなくマスク占有面積を著しく小さくすることが
できる。
薄膜トランジスタQP11とヒューズF11の直列接続回路を
ヒューズF11とＮチャネル型の薄膜トランジスタQN41の
直列接続回路に置き換えたプログラム回路である。この
第二実施例も前述の第一実施例同様、ヒューズF11の抵
抗RFに対してＮチャネル型の薄膜トランジスタQN41のON
状態の抵抗Ｒ″ONを著しく大きく設定することができる
ので、従来例のような多数のトランジスタを直列接続す
る必要はなくマスク占有面積を著しく小さくすることが
できる。
以上説明したように本発明によれば、薄膜トランジス
タとヒューズとを組み合わせることにより、多数のトラ
ンジスタを直列に接続することなく、マスク占有面積を
削減することができる効果がある。
タとヒューズとを組み合わせることにより、多数のトラ
ンジスタを直列に接続することなく、マスク占有面積を
削減することができる効果がある。
第１図は本発明第一実施例のプログラム回路を示す回路
図。 第２図は本発明第一実施例のプログラム回路で用いる薄
膜トランジスタと通常のMOSトランジスタの断面構造
図。 第３図は本発明第一実施例の薄膜トランジスタと通常の
MOSトランジスタの電流対電圧特性図。 第４図は本発明第二実施例のプログラム回路を示す回路
図。 第５図は従来例のプログラム回路の回路図。 11、12、13……接続点、QP11……Ｐチャネル型の薄膜ト
ランジスタ、QP12、QP13、QP51〜QP5n……Ｐチャネル型
のMOSトランジスタ、QN12、QN13……Ｎチャネル型のMOS
トランジスタ、QN41……Ｎチャネル型の薄膜トランジス
タ、F11……ヒューズ。
図。 第２図は本発明第一実施例のプログラム回路で用いる薄
膜トランジスタと通常のMOSトランジスタの断面構造
図。 第３図は本発明第一実施例の薄膜トランジスタと通常の
MOSトランジスタの電流対電圧特性図。 第４図は本発明第二実施例のプログラム回路を示す回路
図。 第５図は従来例のプログラム回路の回路図。 11、12、13……接続点、QP11……Ｐチャネル型の薄膜ト
ランジスタ、QP12、QP13、QP51〜QP5n……Ｐチャネル型
のMOSトランジスタ、QN12、QN13……Ｎチャネル型のMOS
トランジスタ、QN41……Ｎチャネル型の薄膜トランジス
タ、F11……ヒューズ。
Claims (2)
- 【請求項１】トランジスタに直列接続されたヒューズ
と、このヒューズと前記トランジスタの接続点の電位を
入力とするインバータ回路と、このインバータ回路の出
力を前記トランジスタの制御電極に帰還接続する手段と
を備え、 前記トランジスタはチャネル領域、ソース領域、および
ドレイン領域をポリシリコン薄膜により形成された薄膜
トランジスタである ことを特徴とするプログラム回路。 - 【請求項２】前記ヒューズは、ポリシリコンで形成され
た請求項１記載のプログラム回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13936090A JP3145693B2 (ja) | 1990-05-28 | 1990-05-28 | プログラム回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13936090A JP3145693B2 (ja) | 1990-05-28 | 1990-05-28 | プログラム回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432248A JPH0432248A (ja) | 1992-02-04 |
| JP3145693B2 true JP3145693B2 (ja) | 2001-03-12 |
Family
ID=15243516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13936090A Expired - Fee Related JP3145693B2 (ja) | 1990-05-28 | 1990-05-28 | プログラム回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3145693B2 (ja) |
-
1990
- 1990-05-28 JP JP13936090A patent/JP3145693B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0432248A (ja) | 1992-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |