JP3145692B2 - Semiconductor memory - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に外部アドレスを必
要としないリフレッシュ機能を有する半導体メモリに関
する。The present invention relates to a semiconductor memory, and more particularly, to a semiconductor memory having a refresh function that does not require an external address.
近年のダイナミックメモリ、特に256Kビットメモリ以
降においては、擬似スタティックメモリ（以下、PSRAM
と略す）と呼ばれるダイナミックメモリ（以下DRAM）と
スタティックメモリ（以下SRAM）の‘中間’の位置を占
めるメモリが開発されている。ここで言う‘中間’とい
う意味は次の通りである。すなわち、DRAMにおいては、
そのメモリセルの回路構成がコンデンサで構成されるた
め、リフレッシュと呼ばれるメモリセルのハイレベルを
再充電する動作が必要である。このため256Kメモリでは
一般に4msecに256回のリフレッシュを行なうという規定
が設けられている。したがって、メモリセルのデータ保
持を行なうための平均電流Idrは で表わされる。In recent dynamic memories, especially 256K bit memory and later, pseudo-static memory (PSRAM)
(Hereinafter abbreviated as "DRAM") and a static memory (hereinafter "SRAM") occupying the "middle" position. The meaning of 'intermediate' here is as follows. That is, in DRAM,
Since the circuit configuration of the memory cell is composed of a capacitor, an operation called “refresh” for recharging the memory cell to a high level is required. For this reason, the 256K memory is generally stipulated to refresh 256 times in 4 msec. Therefore, the average current Idr for holding data in the memory cell is Is represented by
ここで、Topは通常のライトおよびリードを行なう際
のサイクル時間であり、Iopはメモリが1/Topの周波数で
動作する際の平均動作電流である。256Kメモリではおお
よそTop＝190nsで、Iop＝60mAであるからデータ保持電
流Idrは730μＡ程度となる。Here, Top is a cycle time for performing normal writing and reading, and Iop is an average operating current when the memory operates at a frequency of 1 / Top. In a 256K memory, Top = 190 ns and Iop = 60 mA, so that the data holding current Idr is about 730 μA.
一方、SRAMにおいては、そのメモリセルの回路構成が
フリップ・フロップで構成されメモリセルの情報がDCレ
ベルで保持されているため、DRAMのようなリフレッシュ
機能を必要としない。そのためデータ保持電流はおよそ
10μＡ未満の値で済む。ただし製品価格の点から言え
ば、メモリセルの占める面積がその回路構成上DRAMより
大きいため、チップサイズも大きくなり価格が高くなっ
てしまう。すなわち、ビット当りのコストがSRAM＞DRAM
となってしまう。On the other hand, in the SRAM, the circuit configuration of the memory cell is constituted by flip-flops and the information of the memory cell is held at the DC level, so that the refresh function unlike the DRAM is not required. Therefore, the data retention current is approximately
A value of less than 10 μA is sufficient. However, in terms of product price, since the area occupied by the memory cells is larger than that of the DRAM due to its circuit configuration, the chip size is increased and the price is increased. That is, the cost per bit is SRAM> DRAM
Will be.
そこで価格的にはDRAMに近く、性能的にはSRAMに近い
PSRAMが開発された。PSRAMは、メモリセルの構成はDRAM
と同じくコンデンサ構成を用いてビット当りのコストを
下げ、性能的には長い周期でオートリフレッシュを行な
いIdrを下げることを特徴とするメモリである。So it is close to DRAM in price and close to SRAM in performance
PSRAM was developed. PSRAM has a memory cell configuration of DRAM
This is a memory characterized by lowering the cost per bit by using a capacitor configuration and performing auto-refresh in a long cycle to reduce Idr in terms of performance.
そこで、PSRAMの動作を第５〜第８図を用いて説明す
る。The operation of the PSRAM will now be described with reference to FIGS.
第５図はPSRAMの従来のブロック図、第６図は第５図
の分周回路13Aの回路図、第７図は第５図のアドレス入
力回路の10A1〜10Anの回路図、第８図は動作電流波形図
である。Figure 5 is a conventional block diagram of a PSRAM, FIG. 6 is a circuit diagram of the frequency divider circuit 13A of FIG. 5, FIG. 7 is a circuit diagram of 10A 1 10 A n address input circuit of FIG. 5, 8 The figure is an operating current waveform diagram.
このPSRAMは、メモリセルアレイ１とセンスアンプ２
とI/Oゲート３とロウデコーダ４とカラムデコーダ５と
アドレスバッファ６とDinバッファ７とDoutバッファ８
とI/Oスイッチ９とアドレス入力回路10A1、〜10Anとリ
フレッシュアドレスカウンタ111〜11nと自励発振器12と
分周回路13Aと内部クロック発生回路14とリフレッシュ
制御回路15と端子▲▼，▲▼，▲▼,D
in,Dout,A1〜An,▲▼で構成され、通常のライ
ト・リードの機能を▲▼，▲▼，▲
▼,Din・Doutの各端子を用いて行なう他に、▲
▼端子をアクティブにすることでオートリフレッシュを
開始することができる。This PSRAM comprises a memory cell array 1 and a sense amplifier 2
, I / O gate 3, row decoder 4, column decoder 5, address buffer 6, Din buffer 7, and Dout buffer 8.
The I / O switch 9 and the address input circuit 10A 1, 10 A n and the refresh address counter 11 1 to 11 n and the self-excited oscillator 12 and frequency divider 13A and the internal clock generating circuit 14 and the refresh control circuit 15 terminals ▲ ▼ , ▲ ▼, ▲ ▼, D
in, Dout, A 1 -A n , ▲ ▼, and normal write / read functions are ▲ ▼, ▲ ▼, ▲
▼, In addition to using Din and Dout terminals, ▲
▼ Auto-refresh can be started by activating the terminal.
第５図の自励発振器12は▲▼端子をアクティ
ブすることでリフレッシュ制御回路15により動作を開始
するものである。さらに、この自励発振器12の出力を第
６図で示すように通常のバイナリカウンタを用いた分周
回路13Aにより分周することで信号φＳを作る。このφ
Ｓにより、リフレッシュ制御回路15にある一定周期毎に
駆動しオートリフレッシュを行なう。リフレッシュ制御
回路15の役割には、リフレッシュアドレスカウンタ111
〜11nのインクリメント、すなわち選択ワードを駆動す
るロウデコーダ４のロウアドレスを決定するための内部
アドレス情報の変更を行なう役割と、アドレス入力回路
10A1〜10Anにおいて外部アドレスAi（ｉ＝１〜ｎ）と内
部アドレスの切換を行なう役割がある。この役割を行な
う信号はφＡである。このφＡが入力する第７図に示し
たアドレス入力回路10A1〜10Anは通常のライト・リード
サイクルにおいては、インバータ41によりMOSPチャンネ
ルトランジスタ42がオフ、46がオンしており、MOSNチャ
ンネルトランジスタ43がオフ、47がオンしている。この
ため、アドレス入力回路10A1〜10Anの出力は▲▼
により外部端子から取り込まれ外部アドレスラッチ回路
45にラッチされた情報によって決定され、出力回路44か
ら出力され、選択ワードを決定する。一方、オートリフ
レッシュ時においてはφＡがハイレベルとなっているの
でトランジスタ42,43,46,47はそれぞれオン、オン、オ
フ、オフしている。このため、アドレス入力回路10A1〜
10Anの出力は外部アドレスAiには無関係に、リフレッシ
ュアドレスカウンタ111〜11nの情報により決定され、選
択ワードを決定する。The self-excited oscillator 12 shown in FIG. 5 starts its operation by the refresh control circuit 15 by activating the ▲ ▼ terminal. Furthermore, making the signal phi S by dividing the frequency dividing circuit 13A using an ordinary binary counter to indicate the output of the self-excited oscillator 12 in Figure 6. This φ
By S , the refresh control circuit 15 is driven at regular intervals to perform auto refresh. The role of the refresh control circuit 15, a refresh address counter 11 1
Increment of .about.11 n , that is, a role of changing internal address information for determining a row address of a row decoder 4 for driving a selected word, and an address input circuit.
Is responsible for the external address Ai (i = 1~n) for switching the internal address in 10A 1 10 A n. Signal for this role is phi A. In this phi A address input circuit 10A 1 10 A n normal write read cycle shown in FIG. 7 to be inputted, MOSPs channel transistor 42 by the inverter 41 is turned off, and 46 are turned on, MOSN channel transistor 43 is off, 47 is on. Therefore, the output of the address input circuit 10A 1 ~10A n ▲ ▼
External address latch circuit
It is determined by the information latched in 45 and output from the output circuit 44 to determine the selected word. On the other hand, respectively since phi A at the time of auto-refresh is at a high level, the transistor 42, 43, 46, 47 are turned on, on, off, and off. Therefore, address input circuits 10A 1 ~
The output of 10A n are independent of the external address Ai, is determined by the refresh address counter 11 1 to 11 n information, determines the selected word.
したがって、オートリフレッシュ時における動作電流
波形は第８図（２）に示すICCRのような波形となる。つ
まり、▲▼端子がロウレベルとなり、オートリ
フレッシュモードに入ることでリフレッシュアドレスに
よってインクリメントされる内部アドレスによって選択
されるワード線上のメモリセルが、次々とリフレッシュ
されていくため、ピーク電流を生じる。このピーク電流
の間隔は、前述の分周回路13Aの出力φＳの周期と一致
する。また、破線で示されるIdrはデータ保持の際の平
均電流であり、次式で示されることになる。Therefore, the operation current waveform at the time of the auto refresh has a waveform like the ICCR shown in FIG. 8 (2). That is, the terminal becomes low level, and the memory cells on the word line selected by the internal address incremented by the refresh address by entering the auto-refresh mode are successively refreshed, thereby generating a peak current. Interval of the peak current is consistent with the period of the output phi S divider 13A described above. Idr indicated by a broken line is an average current at the time of data holding, and is expressed by the following equation.
Idr＝Ist＋（Top/TREF）×Iop ここで、Top、Iopは前述と同じく通常のライト・リー
ドサイクルでのサイクルタイムおよび平均動作電流、T
REFはオートリフレッシュの周期、Istは自励発振器12等
の消費電流である。また、TREFはφＳの周期と同じであ
ることから、自励発振器12の周期をtOSC、分周に用いる
バイナリカウンタの台数をｍ台とすればTREF＝2m×tOSC
となる。Idr = Ist + (Top / T REF ) × Iop where Top and Iop are the cycle time and average operating current in a normal write / read cycle, T
REF is an auto-refresh cycle, and Ist is a current consumption of the self-excited oscillator 12 or the like. Further, T REF is φ Since S is the same as the period of the period of self-excited oscillator 12 t OSC, if the number of the binary counter for use in dividing the number m T REF = 2 m × t OSC
Becomes
したがって、Idr＝Ist＋Iop×Top/（2m×tOSC）とな
る。実際の256KのPSRAMでは、Istがオシレータの周期に
比例する回路を用いざるを得ないため、tOSCを３μｓ程
度に大きくし、Ist＝20μＡを実現している。したがっ
て、バイナリカウンタを例えば６台用意することで、前
述のDRAMのIdr＝730μＡに対して、PSRAMではIdr＝80μ
Ａ程度が実現される。Therefore, Idr = Ist + Iop × Top / (2 m × t OSC ). In an actual 256K PSRAM, a circuit in which Ist is in proportion to the cycle of the oscillator has to be used, so that t OSC is increased to about 3 μs to realize Ist = 20 μA. Therefore, by preparing, for example, six binary counters, Idr = 730 μA for the aforementioned DRAM, while Idr = 80 μA for the PSRAM.
A degree is realized.
以上がPSRAMの基本概念であり、以下にPSRAMの製造上
の問題点を特に第６図をもとに述べる。The above is the basic concept of the PSRAM, and the problems in the production of the PSRAM will be described below with particular reference to FIG.
PSRAMでは上述したIdrを実現するためにDRAMに比べ全
メモリセルは非常に長いホールド時間tholdを必要とす
る。すなわちオートリフレッシュサイクルに入って任意
のワード線が選択されて、再び選択されるまでの期間
は、上の256KのPSRAMの例で言えば50msecとなる。した
がって、すべてのメモリセルのtholdは50msec以上必要
となり、DRAMの4msecに対して12.5倍ものtholdが必要と
なる。このため、PSRAMでは全メモリセルのホールド時
間がDRAM並の4msecあっても不良となってしまい製品の
歩留を下げてしまう。また、メモリセルのホールド時間
は、拡散工程でのウエハー処理の影響を受けやすく、あ
る期間に拡散ラインへ投入したウエハーがすべてthold
を満たさないために不良品となってしまうこともあり得
る。このために、PSRAMでは、第６図のような手段を用
いてTREFを短くしてtholdを短くすることにより不良品
の救済を行なっていた。第６図の動作を以下に説明す
る。In the PSRAM, all the memory cells require a much longer hold time t hold than the DRAM in order to realize the above-mentioned Idr. That is, the period from when an arbitrary word line is selected in the auto refresh cycle to when it is selected again is 50 msec in the example of the above 256K PSRAM. Therefore, t hold of all the memory cells is required to be 50 msec or more, and t hold as much as 12.5 times of 4 msec of the DRAM is required. For this reason, in the PSRAM, even if the hold time of all the memory cells is as long as 4 msec as that of the DRAM, it becomes defective and the product yield decreases. Further, the hold time of the memory cells are susceptible to wafer processing in the diffusion step, the wafer was introduced into the diffusion lines over a period of time all t hold
May not be satisfied, resulting in a defective product. For this reason, in the PSRAM, defective products are remedied by shortening T REF and shortening t hold by using means as shown in FIG. The operation of FIG. 6 will be described below.
第６図においてヒューズ31を溶断しない場合、インバ
ータ33,35の出力はそれぞれロウレベル、ハイレベルで
ある。したがって、MOSPチャンネルトランジスタ36,38
はそれぞれオフ、オンしており、MOSNチャンネルトラン
ジスタ37,39はそれぞれオフ、オンしている。この時AND
回路40は、自励発振器12の出力がバイナリカウンタ21〜
26の６台で分周されるので、tOSC×26の期間毎に遅延回
路27のもつ時間幅のワンショット信号φＳを発生する。
この信号φＳによりリフレッシュ制御回路15が駆動さ
れ、１つのワード線上のメモリセルのリフレッシュを開
始する。この場合のtholdは前述のように256KPSRAMを例
にしておよそ50msecである。この時の動作電流波形は第
８図（２）のICCRに示すものである。In FIG. 6, when the fuse 31 is not blown, the outputs of the inverters 33 and 35 are at low level and high level, respectively. Therefore, MOSP channel transistors 36, 38
Are off and on, respectively, and the MOSN channel transistors 37 and 39 are off and on, respectively. At this time AND
The circuit 40 is configured such that the output of the self-excited oscillator 12 is
Because it is divided by six 26, it generates a one-shot signal phi S of duration with a delay circuit 27 for each period t OSC × 2 6.
By this signal phi S refresh control circuit 15 is driven to start the refresh one word line of the memory cell. In this case, t hold is about 50 msec using 256 KPSRAM as an example as described above. The operating current waveform at this time is shown by ICCR in FIG. 8 (2).
一方、第６図においてヒューズ31を溶断すればインバ
ータ33,35の出力はハイレベル、ロウレベルとなり、ト
ランジスタ36,38,37,39はそれぞれオン、オフ、オン、
オフとなる。この時、自励発振器12の出力は、バイナリ
カウンタ21〜24の４台で分周される。したがって、φＳ
はtOSC×24の周期のワンショットパルスとなる。この場
合のtholdはヒューズ31溶断前の1/4の12.5msecになる。
これにより動作電流波形は第８図（３）のICCR1に示す
ものとなる。On the other hand, in FIG. 6, if the fuse 31 is blown, the outputs of the inverters 33 and 35 become high level and low level, and the transistors 36, 38, 37 and 39 turn on, off and on, respectively.
Turns off. At this time, the output of the self-excited oscillator 12 is divided by four binary counters 21 to 24. Therefore, φ S
Becomes a one-shot pulse of the period of t OSC × 2 4. In this case, t hold is 12.5 msec, which is 1/4 before the fuse 31 is blown.
As a result, the operating current waveform is as shown by ICCR1 in FIG. 8 (3).
以上のようにtholdを変えることにより、例えば１つ
のメモリセルのホールド時間が15msecしかなくて不良に
なってしまう場合でも、ヒューズ31を溶断することによ
り救済を行なっていたのが従来のPSRAMである。By changing t hold as described above, for example, even if the hold time of one memory cell becomes defective because the hold time is only 15 msec, the conventional PSRAM has been relieved by blowing the fuse 31. is there.
上述した従来のPSRAMでは、メモリセルのホールド時
間が少ない場合、メモリセルの持つべき最小のホールド
時間tholdを分周回路によって調整して救済を行なって
いる。すなわち、分周の回数を変えることによりオート
リフレッシュ時の周期TREFを短くしている。上述の例で
はバイナリカウンタ２台減らすことによりTREFを1/4に
する例を挙げた。一般にバイナリカウンタを１台、２
台、３台、４台・・・・と減らすにつれて、TREFは1/2
倍、1/4倍、1/8倍、1/16倍・・・・と等比級数的に短く
なっていく。この時（Idr−Ist）は２倍、４倍、８倍、
16倍と等比等級に増大していく。Istはほぼ一定である
から従来のPSRAMは、データ保持電流Idrが等比級数的に
増大していくという欠点がある。In the conventional PSRAM described above, when the hold time of a memory cell is short, relief is performed by adjusting the minimum hold time t hold that the memory cell should have by a frequency dividing circuit. That is, by shortening the period T REF of the auto-refresh by changing the number of frequency division. In the above example, an example has been given in which T REF is reduced to 1/4 by reducing two binary counters. Generally one binary counter, two
T REF becomes 1/2
Times, 1/4 times, 1/8 times, 1/16 times ... and so on. At this time (Idr-Ist) is 2 times, 4 times, 8 times,
It will increase to a magnitude of 16 times. Since Ist is almost constant, the conventional PSRAM has a disadvantage that the data holding current Idr increases geometrically.
本発明の目的は、オートリフレッシュ時の周期TREFを
短くすることなく、最小のホールド時間tholdを満たさ
ないメモリセルに対してだけ短い周期でリフレッシュを
行なえる半導体メモリを提供することである。An object of the present invention is to provide a semiconductor memory capable of performing refresh in a short cycle only for memory cells that do not satisfy a minimum hold time t hold without shortening a cycle T REF during auto refresh.
本発明の半導体メモリは、リフレッシュすべきアドレ
スを発生するリフレッシュアドレスカウンタと、データ
保持時間の短いメモリセルが存在するか否かを示す指示
回路と、前記メモリセルのアドレスを保持する保持回路
と、受けたアドレスに対応するワード線を駆動する駆動
回路と、前記指示回路がデータ保持時間の短いメモリセ
ルの存在を示している場合には前記リフレッシュアドレ
スカウンタにより順次発生されるアドレスに前記保持回
路が保持する前記メモリセルのアドレスを介在させてこ
れを前記駆動回路に供給し、前記指示回路がデータ保持
時間の短いメモリセルの存在を示していない場合には前
記保持回路が保持するアドレスの介在を禁止しつつ前記
リフレッシュアドレスカウンタにより順次発生されるア
ドレスを前記駆動回路に供給する手段とを備えることを
特徴とする。The semiconductor memory of the present invention includes a refresh address counter for generating an address to be refreshed, an instruction circuit for indicating whether or not a memory cell having a short data holding time exists, a holding circuit for holding an address of the memory cell, A driving circuit for driving a word line corresponding to the received address; and the holding circuit is configured to store the address sequentially generated by the refresh address counter when the instruction circuit indicates the presence of a memory cell having a short data holding time. The address of the memory cell to be held is interposed and supplied to the drive circuit. If the instruction circuit does not indicate the existence of a memory cell having a short data holding time, the interposition of the address held by the holding circuit is performed. The addresses sequentially generated by the refresh address counter while inhibiting the driving Characterized in that it comprises a means for supplying.
本発明は、オートリフレッシュ時の各ワード線のリフ
レッシュの終了後に、ホールド時間が短いメモリセルの
存在するワード線のリフレッシュを再び行なう構成とな
っている。このため、オートレッシュ時の周期TREFを変
化させる必要はなく、ホールド時間がthold以下のメモ
リセルに対してだけ短い周期でリフレッシュ行なえる。According to the present invention, after the refresh of each word line at the time of the auto refresh is completed, the refresh of the word line in which the memory cell having the short hold time exists is performed again. For this reason, it is not necessary to change the cycle T REF at the time of auto-refresh, and refresh can be performed in a short cycle only for memory cells having a hold time of t hold or less.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の半導体メモリのブロック
図、第２図は第１図中の分周回路13の回路図、第３図は
第１図中のアドレス入力回路101〜10nの回路図、第４図
は第１図中の半導体メモリの動作電流の波形図である。Block diagram of a semiconductor memory of an embodiment of Figure 1 the present invention, FIG. 2 is a circuit diagram, FIG. 3 is an address input circuit 10 1 to 10 in FIG. 1 of the frequency divider 13 in FIG. 1 FIG. 4 is a circuit diagram of n , and FIG. 4 is a waveform diagram of the operating current of the semiconductor memory in FIG.
本実施例は第５図の従来例と分周回路13とアドレス入
力回路101〜10nが異なっており、分周回路13の出力信号
φＲによりアドレス入力回路101〜10nを制御する。This embodiment controls the conventional dividing circuit 13 and the address input circuit 10 1 to 10 n are different, the output signal phi R by the address input circuit 10 1 to 10 n of the frequency divider circuit 13 of FIG. 5 .
分周回路13は、第２図に示すように、バイナリカウン
タ21〜26と、バイナリカウンタ26の出力を遅延し、反転
して出力する遅延回路27と、電源と接地の間に接続され
たヒューズ31およびMOSNチャンネルトランジスタ32と、
入力がヒューズ31とMOSNチャンネルトランジスタ32の接
続点に接続されたインバータ33と、インバータ33の出力
と信号φＥを入力とするNAND回路34と、バイナリカウン
タ26の出力と遅延回路27の出力を入力とするNAND回路28
と、NAND回路28の出力とNAND回路34の出力信号φＲを入
力とし、信号φＳを出力するNAND回路29で構成されてい
る。As shown in FIG. 2, the frequency divider 13 includes a binary counter 21 to 26, a delay circuit 27 for delaying the output of the binary counter 26, inverting the output, and a fuse connected between the power supply and the ground. 31 and MOSN channel transistor 32;
Type input fuse 31 and an inverter 33 connected to the connection point of the MOSN channel transistor 32, a NAND circuit 34 which receives the output signal phi E of the inverter 33, the output of the delay circuit 27 and the output of the binary counter 26 NAND circuit 28
If, receives the output signal phi R output and NAND circuit 34 of the NAND circuit 28, and a NAND circuit 29 for outputting a signal phi S.
アドレス入力回路101〜10nは、第３図に示すように、
出力回路44と、外部アドレスラッチ回路45と、信号φＡ
とφＲを入力するAND回路48と、AND回路48の出力を反転
するインバータ41と、リフレッシュアドレスカウンタ11
と出力回路44の間に、ソース同志、ドレイン同志が互い
に接続されそれぞれインバータ41の出力、AND回路48の
出力がゲートに入力されるMOSPチャンネルトランジスタ
42およびMOSNチャンネルトランジスタ43と、信号φＡを
反転するインバータ49と、信号φＲとインバータ49の出
力を入力とするAND回路56と、AND回路56の出力を反転す
るインバータ57と、外部アドレスラッチ回路45と出力回
路44の間に、ソース同志、ドレイン同志が互いに接続さ
れ、それぞれインバータ57の出力、AND回路56の出力が
ゲートに入力されるMOSPチャンネルトランジスタ46およ
びMOSNチャンネルトランジスタ47と、一端が電源に接続
されたヒューズ50と、ドレインがヒューズ50の他端に、
ソースが接地されたMOSNチャンネルトランジスタ51と、
入力がヒューズ50とMOSNチャンネルトランジスタ51の接
続点に接続され、出力がMOSNチャンネルトランジスタ51
のゲートに接続されたインバータ52と、信号φＲを反転
するインバータ55と、インバータ52と出力回路44の間
に、ソース同志、ドレイン同志が互いに接続され、それ
ぞれ信号φＲ、インバータ55の出力信号がゲートに入力
されるMOSPチャンネルトランジスタ53およびMOSNチャン
ネルトランジスタ54で構成されている。The address input circuit 10 1 to 10 n, as shown in FIG. 3,
An output circuit 44, an external address latch circuit 45, and a signal φ A
AND circuit 48 for inputting the clock signal and φR ; an inverter 41 for inverting the output of the AND circuit 48;
A MOSP channel transistor in which the source and the drain are connected to each other between the output circuit 44 and the output of the inverter 41 and the output of the AND circuit 48 are input to the gate, respectively.
42 and MOSN channel transistor 43, an inverter 49 for inverting the signal phi A, an AND circuit 56 which receives the output of the signal phi R and the inverter 49, an inverter 57 for inverting the output of the AND circuit 56, an external address latch Between the circuit 45 and the output circuit 44, the source and the drain are connected to each other, and the output of the inverter 57 and the output of the AND circuit 56 are input to the gate of the MOSP channel transistor 46 and the MOSN channel transistor 47, respectively. The fuse 50 connected to the power supply and the drain are at the other end of the fuse 50,
A MOSN channel transistor 51 whose source is grounded,
The input is connected to the connection point between the fuse 50 and the MOSN channel transistor 51, and the output is connected to the MOSN channel transistor 51.
An inverter 52 connected to the gates of an inverter 55 for inverting the signal phi R, between the inverter 52 and the output circuit 44, the source comrades, drain comrades are connected to each other, each signal phi R, the output signal of the inverter 55 Are constituted by a MOSP channel transistor 53 and a MOSN channel transistor 54 whose gates are input.
次に、本実施例の動作を説明する。 Next, the operation of this embodiment will be described.
第２図において、φＥはオートリフレッシュ時の各リ
フレッシュ終了に同期して、ロウレベルからハイレベル
になる信号であり。実際のメモリではセンスアンプのセ
ンス終了からの遅延時間をもって生成される信号で作ら
れる。この信号φＥが入力する分周回路13はヒューズ31
を溶断しない限り、インバータ33の出力はロウレベルで
あるためNAND回路34により出力信号φＲはハイレベルで
固定されている。したがって、この時は、従来例と同じ
く、TREF＝2m×tOSCの周期でハイレベルになるワンショ
ットの信号φＳが発生する。このφＳがリフレッシュ制
御回路15を駆動して１つのワードのリフレッシュが開始
されるが、この時にどのワード線が選択されるかは、第
１図のアドレス入力回路101〜10nが決定する。すなわ
ち、オートリフレッシュに入ることで信号φA,φＲがハ
イレベルになっているので、AND回路48の出力はハイレ
ベルであり、インバータ41の出力はロウレベルとなって
いる。そのため、MOSPチャンネルトランジスタ42とMOSN
チャネルトランジスタ43はいずれもオンしている。一
方、インバータ49の出力はロウレベルであり、AND回路5
6の出力はロウレベル、インバータ57の出力はハイレベ
ルとなっている。すなわち、MOSPチャンネルトランジス
タ46とMOSNチャンネルトランジスタ47はいずれもオフし
ている。また、インバータ55の出力はロウレベルである
ため、MOSPチャンネルトランジスタ53とMOSNチャンネル
トランジイスタ54もいずれもオフしている。したがっ
て、この時ワード線の選択は、外部Ai端子の情報に関係
なく、リフレッシュアドレスカウンタ11の情報により決
定される。オートリフレッシュ期間においてはφＳはT
REF＝2m×tOSCの周期で周期的に発生し、また、φＡに
よりリフレッシュアドレスカウンタ41がインクルメント
されていくので、第４図（２）に示すICCRのような動作
電流波形が得られる。In Figure 2, phi E is in synchronization with the refresh end of the auto-refresh, it is a signal from a low level to a high level. In an actual memory, it is made up of a signal generated with a delay time from the end of sensing of the sense amplifier. Frequency divider 13 to which the signal phi E enters the fuse 31
Unless blowing the output signal phi R by the NAND circuit 34 for the output of the inverter 33 is at the low level is fixed at a high level. Therefore, at this time, the conventional example as well, T REF = 2m × t OSC signal phi S cycle becomes a high level in one shot is generated. This phi S refresh is started one word by driving the refresh control circuit 15, if this which word line is selected when the address input circuit 10 1 to 10 n of FIG. 1 is determined . That is, since the signals φ A and φ R are at the high level by entering the auto refresh, the output of the AND circuit 48 is at the high level and the output of the inverter 41 is at the low level. Therefore, MOSP channel transistor 42 and MOSN
All the channel transistors 43 are on. On the other hand, the output of the inverter 49 is low level,
The output of 6 is at the low level, and the output of the inverter 57 is at the high level. That is, both the MOSP channel transistor 46 and the MOSN channel transistor 47 are off. Since the output of the inverter 55 is at a low level, both the MOSP channel transistor 53 and the MOSN channel transistor 54 are off. Therefore, at this time, the selection of the word line is determined by the information of the refresh address counter 11 irrespective of the information of the external Ai terminal. In the auto-refresh period is φ S is T
Periodically generated at a period of REF = 2 m × t OSC, also by phi A Because the refresh address counter 41 is gradually being Inclusive instrument, operating current waveform shown in ICCR shown in FIG. 4 (2) is obtained Can be
次に、ヒューズ31を溶断した時の動作を説明する。こ
の時インバータ33の出力はハイレベルとなる。リフレッ
シュアドレスカウンタ11の情報により繰り返されるオー
トリフレッシュは、上述のTREFの周期で行なわれる。こ
のリフレッシュ動作時は、信号φＥがロウレベルである
ので、φＲはハイレベルのままであり、動作は妨げられ
ない。リフレッシュ終了後にφＥがハイレベルになるこ
とでφＲはロウレベルとなり、NAND回路29が再び信号φ
Ｅの幅のワンショット信号φＳを発生してリフレッシュ
制御回路15を駆動し、リフレッシュを再び開始する。こ
の時の選択ワードはアドレス入力回路101〜10nにより決
定される。すなわち、φＲがロウレベルとなることで、
AND回路48、インバータ41、AND回路56、インバータ57の
各出力は、ロウレベル、ハイレベル、ロウレベル、ハイ
レベルとなるため、MOSPチャンネルトランジスタ42,46,
MOSNチャンネルトランジスタ43、47はすべてオフし、リ
フレッシュアドレスカウンタ11の情報および外部端子Ai
の情報は使用されない。一方、インバータ55の出力はハ
イレベルとなるのでMOSPチャンネルトランジスタ53、MO
SNチャンネルトランジスタ54がオンする。したがって、
インバータ52の出力によりワード線が選択される。イン
バータ52の出力は、ヒューズ50を溶断しない場合はロウ
レベルであり、溶断すればハイレベルとなる。こうして
アドレス入力回路101〜10nのインバータ52の出力レベル
を決定しておくことで特定のワード線が常にリフレッシ
ュされる。この時の周期は上述のTREFと同じであり、動
作電流は第４図（３）のICCR1のように２つのピークを
持ちながらTREFの周期で繰り返される。前者のピークが
リフレッシュアドレスカウンタ11の情報により選択され
たワード線のリフレッシュによるものであり、後者のピ
ークはヒューズ50の溶断の有り無しによって決めあれた
特定のワード線のリフレッシュによるものである。Next, the operation when the fuse 31 is blown will be described. At this time, the output of the inverter 33 becomes high level. Auto-refresh repeated by the information of the refresh address counter 11 is performed at a period of the above-mentioned T REF. During this refresh operation, the signal phi E is at low level, phi R remains at a high level, the operation is not disturbed. Refresh after completion of phi E is phi R is a low level by a high level, NAND circuit 29 again signals phi
Driving the refresh control circuit 15 generates a one-shot signal phi S of width E, starting the refresh again. At this time the selected word is determined by the address input circuit 10 1 to 10 n. That is, by phi R is low level,
Since the outputs of the AND circuit 48, the inverter 41, the AND circuit 56, and the inverter 57 become low level, high level, low level, and high level, the MOSP channel transistors 42, 46,
The MOSN channel transistors 43 and 47 are all turned off, and the information of the refresh address counter 11 and the external terminal Ai
Information is not used. On the other hand, since the output of the inverter 55 is at a high level, the MOSP channel transistor 53 and the MO
The SN channel transistor 54 turns on. Therefore,
The word line is selected by the output of the inverter 52. The output of the inverter 52 is at a low level when the fuse 50 is not blown, and is at a high level when the fuse 50 is blown. Specific word line in this manner to keep determines the output level of the inverter 52 of the address input circuit 10 1 to 10 n is always refreshed. The cycle at this time is the same as the above-described T REF , and the operating current is repeated at the cycle of T REF while having two peaks as in ICCR1 in FIG. 4 (3). The former peak is due to the refresh of the word line selected by the information of the refresh address counter 11, and the latter peak is due to the refresh of a specific word line determined by the presence or absence of the blow of the fuse 50.
256KメモリのPSRAMでの従来例ではthold＝50msecでホ
ールド時間15msecしかないメモリセルを救済するために
TREFを1/4にしてtholdを12.5msecとし救済していたが、
Idrは４倍となっていた。In the conventional example of a 256K memory PSRAM, in order to rescue a memory cell with a hold time of only 15 msec at t hold = 50 msec
T REF was reduced to 1/4, and t hold was set to 12.5msec.
Idr was quadrupled.
本実施例ではホールド時間が15msecしかないメモリセ
ルは、その存在するワード線をTREF＝192μｓでリフレ
ッシュすることになるので充分救済でき、Idrは２倍に
しかならない。つまり通常のDRAMの4msec以上ホールド
時間があれば必ず救済できる。In the present embodiment, a memory cell having a hold time of only 15 msec can be sufficiently relieved because the existing word line is refreshed at T REF = 192 μs, and the Idr is only doubled. In other words, if the hold time is 4 msec or more of a normal DRAM, it can always be relieved.
以上説明したように本発明は、オートリフレッシュ期
間において、各ワード線上のメモリセルのリフレッシュ
終了後に、ある特定のワード線上のメモリセルを再びリ
フレッシュすることにより、リフレッシュ周期TREFを短
くせずに、ホールド時間が回路で決まるメモリセルの持
つべき最小のホールド時間tholdを満たさないメモリセ
ルの存在するワード線を救済でき、このためデータ保持
電流Idrも従来例ほど増大しないという効果もある。As described above, according to the present invention, in the auto-refresh period, after refreshing the memory cells on each word line, the memory cells on a specific word line are refreshed again, so that the refresh cycle T REF is not shortened. A word line in which a memory cell that does not satisfy the minimum hold time t hold of the memory cell determined by the hold time which is to be held can be rescued, and therefore, there is also an effect that the data holding current Idr does not increase as compared with the conventional example.
第１図は本発明の一実施例の半導体メモリのブロック
図、第２図は第１図中の分周回路13の回路図、第３図は
第１図中のアドレス入力回路101〜10nの回路図、第４図
は第１図中の半導体メモリの動作電流の波形図、第５図
は半導体メモリの従来例のブロック図、第６図は第５図
中の分周回路13Aの回路図、第７図は第５図中のアドレ
ス入力回路10A1〜10Anの回路図、第８図は第５図の半導
体メモリの動作電流の波形図である。 １……メモリセルアレイ、 ２……センスアンプ、 ３……I/Oゲート、 ４……ロウデコーダ、 ５……カラムデコーダ、 ６……アドレスバッファ、 ７……Dinバッファ、 ８……Doutバッファ、 ９……I/Oスイッチ、 101〜10n……アドレス入力回路、 111〜11n……リフレッシュアドレスカウンタ、 12……自励発振器、 13,13A……分周回路、 14……内部クロック発生回路、 15……リフレッシュ制御回路、 21〜26……バイナリカウンタ、 27……遅延回路、 28,29,34……NAND回路、 31,50……ヒューズ、 32,37,39,43,47,51,54……MOSNチャンネルトランジス
タ、 33,35,41,49,52,55,57……インバータ、 36,38,42,46,53……MOSPチャンネルトランジスタ、 44……出力回路、 45……外部アドレスラッチ回路、 40,48,56……AND回路、 φＳ……リフレッシュ制御回路駆動信号、 φＲ……アドレス入力回路駆動信号、 φＡ……リフレッシュアドレスカウンタインクリメント
およびアドレス入力回路駆動信号。Block diagram of a semiconductor memory of an embodiment of Figure 1 the present invention, FIG. 2 is a circuit diagram, FIG. 3 is an address input circuit 10 1 to 10 in FIG. 1 of the frequency divider 13 in FIG. 1 n is a circuit diagram of FIG. 4, FIG. 4 is a waveform diagram of an operating current of the semiconductor memory in FIG. 1, FIG. 5 is a block diagram of a conventional example of the semiconductor memory, and FIG. schematic, Fig. 7 is a circuit diagram of the address input circuit 10A 1 10 a n in FIG. 5, FIG. 8 is a waveform diagram of the operation current of the semiconductor memory of FIG. 5. 1 ... memory cell array, 2 ... sense amplifier, 3 ... I / O gate, 4 ... row decoder, 5 ... column decoder, 6 ... address buffer, 7 ... Din buffer, 8 ... Dout buffer, 9 ...... I / O switch, 10 1 to 10 n ...... address input circuit, 11 1 to 11 n ...... refresh address counter, 12 ...... free-running oscillator, 13, 13A ...... divider, 14 ...... internal Clock generation circuit, 15 Refresh control circuit, 21 to 26 Binary counter, 27 Delay circuit, 28, 29, 34 NAND circuit, 31, 50 Fuse, 32, 37, 39, 43, 47,51,54 …… MOSN channel transistor, 33,35,41,49,52,55,57 …… Inverter, 36,38,42,46,53 …… MOSP channel transistor, 44 …… Output circuit, 45 ...... external address latch circuit, 40,48,56 ...... AND circuit, phi S ...... refresh control circuit driving signal, phi R ...... ad Scan input circuit drive signal, φ A ...... refresh address counter is incremented and the address input circuit drive signal.
Claims (2)
フレッシュアドレスカウンタと、特定のアドレスを記憶
するアドレス記憶回路と、データ保持時間の短いメモリ
セルが存在するか否かを設定する設定手段を有し前記設
定手段により設定される信号を前記リフレッシュアドレ
スカウンタから出力されるリフレッシュアドレスにより
繰り返されるオートリフレッシュ時の各リフレッシュ終
了に応答して指示信号として出力する指示回路と、外部
から供給される外部アドレスと前記リフレッシュアドレ
スカウンタから出力される前記リフレッシュアドレスと
前記アドレス記憶回路より出力される特定アドレスとが
供給され、通常動作時には前記外部アドレスを出力し、
オートリフレッシュ動作時で且つ前記設定手段によりデ
ータ保持時間の短いメモリセルの存在が設定される場合
には前記リフレッシュアドレスを順次出力すると共に前
記各リフレッシュ終了に応答して前記指示回路から出力
される前記指示信号に応じて前記特定アドレスを出力
し、オートリフレッシュ動作時で且つ前記設定手段によ
りデータ保持時間の短いメモリセルが存在しないことが
設定される場合には前記特定アドレスの出力を禁止し前
記リフレッシュアドレスを順次出力するアドレス入力回
路と、前記アドレス入力回路から出力されるアドレスを
デコードしてメモリセルを選択する手段とを備える半導
体メモリ。A refresh address counter for generating an address to be refreshed, an address storage circuit for storing a specific address, and setting means for setting whether or not a memory cell having a short data retention time exists. An instruction circuit for outputting a signal set by the setting means as an instruction signal in response to each refresh end at the time of auto-refresh repeated by the refresh address output from the refresh address counter; an external address supplied from outside; The refresh address output from the refresh address counter and the specific address output from the address storage circuit are supplied, and the external address is output during normal operation.
In an auto-refresh operation, when the setting unit sets the presence of a memory cell having a short data holding time, the refresh address is sequentially output and the output from the instruction circuit in response to each refresh is completed. Outputting the specific address in response to an instruction signal, and prohibiting the output of the specific address when the auto-refresh operation is performed and the setting unit sets that there is no memory cell having a short data retention time. A semiconductor memory comprising: an address input circuit that sequentially outputs addresses; and a unit that decodes an address output from the address input circuit and selects a memory cell.
タ保持時間の短いメモリセルが存在するか否かを前記ヒ
ューズ素子が切断されているか否かにより示すことを特
徴とする請求項１記載の半導体メモリ。2. The apparatus according to claim 1, wherein said setting means includes a fuse element, and indicates whether or not a memory cell having a short data retention time exists by indicating whether or not said fuse element has been cut. Semiconductor memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08403090A JP3145692B2 (en) | 1990-03-30 | 1990-03-30 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08403090A JP3145692B2 (en) | 1990-03-30 | 1990-03-30 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283180A JPH03283180A (en) | 1991-12-13 |
| JP3145692B2 true JP3145692B2 (en) | 2001-03-12 |
Family
ID=13819141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08403090A Expired - Fee Related JP3145692B2 (en) | 1990-03-30 | 1990-03-30 | Semiconductor memory |
Country Status (1)
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|---|---|
| JP (1) | JP3145692B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9129702B2 (en) | 2013-08-06 | 2015-09-08 | Samsung Electronics Co., Ltd. | Method of refreshing volatile memory device |
-
1990
- 1990-03-30 JP JP08403090A patent/JP3145692B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9129702B2 (en) | 2013-08-06 | 2015-09-08 | Samsung Electronics Co., Ltd. | Method of refreshing volatile memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03283180A (en) | 1991-12-13 |
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