JP3144385B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に係わり、特に、同一基板上に形成され、且
つ、異なる電源電圧で動作するＭＯＳトランジスタを備
えた半導体装置に好適な半導体装置とその製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device suitable for a semiconductor device having MOS transistors formed on the same substrate and operating at different power supply voltages. It relates to the manufacturing method.
【０００２】[0002]
【従来の技術】異なる電源電圧で動作するＭＯＳトラン
ジスタを同一基板上に形成する場合、両トランジスタの
ゲート酸化膜厚が同一となっているので、高電圧で動作
するＭＯＳトランジスタのゲート酸化膜には高電界がか
かり、その結果、高電圧で動作するＭＯＳトランジスタ
の信頼性が悪くなるという問題点があった。このような
問題点を解決するため、高電圧で動作するＭＯＳトラン
ジスタのゲート酸化膜を、低電圧で動作するＭＯＳトラ
ンジスタのゲート酸化膜より厚くした半導体装置が知ら
れている。2. Description of the Related Art When MOS transistors operating at different power supply voltages are formed on the same substrate, both transistors have the same gate oxide film thickness. There is a problem that a high electric field is applied, and as a result, the reliability of a MOS transistor operating at a high voltage is deteriorated. In order to solve such a problem, there has been known a semiconductor device in which a gate oxide film of a MOS transistor operating at a high voltage is thicker than a gate oxide film of a MOS transistor operating at a low voltage.
【０００３】しかし、単に高電圧で動作するＭＯＳトラ
ンジスタのゲート酸化膜を厚くするだけでは、高電圧で
動作するＭＯＳトランジスタのホットキャリア耐性やリ
ーク電流の観点から満足する性能が得られない。その理
由は、低電圧で動作するＭＯＳトランジスタに合わせて
高電圧で動作するＭＯＳトランジスタを形成したためで
あり、高電圧で動作するＭＯＳトランジスタのドレイン
構造が低電圧で動作するＭＯＳトランジスタのドレイン
構造と同一構造となっているからである。However, simply increasing the thickness of the gate oxide film of a MOS transistor operating at a high voltage does not provide satisfactory performance in terms of hot carrier resistance and leakage current of the MOS transistor operating at a high voltage. The reason is that the MOS transistor operating at a high voltage is formed in accordance with the MOS transistor operating at a low voltage, and the drain structure of the MOS transistor operating at a high voltage is the same as the drain structure of the MOS transistor operating at a low voltage. This is because it has a structure.
【０００４】特に、ＭＯＳトランジスタの短チャネル効
果によるしきい値の低下を抑制するために、ドレイン近
傍の基板不純物濃度を濃くしたポケット構造を採用した
場合は、より高い電源電圧が印加される高電圧で動作す
るＭＯＳトランジスタのドレイン近傍には強い内部電界
がかかり、その結果、ホットキャリア寿命の劣化やオフ
リーク（リーク電流）が増大するという問題が発生す
る。In particular, when a pocket structure in which the substrate impurity concentration near the drain is increased in order to suppress a decrease in the threshold value due to the short channel effect of the MOS transistor, a higher power supply voltage is applied. A strong internal electric field is applied in the vicinity of the drain of the MOS transistor operating under the conditions described above, and as a result, there arises a problem that the hot carrier lifetime is deteriorated and off-leakage (leakage current) is increased.
【０００５】[0005]
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、低電圧で動作する
トランジスタと高電圧で動作するトランジスタを形成す
る際、高電圧で動作するＭＯＳトランジスタのホットキ
ャリア耐性を向上せしめると共にリーク電流を小さく
し、信頼性・性能を損なわなずに同一基板上に低電圧で
動作するトランジスタと高電圧で動作するトランジスタ
とを形成可能にした新規な半導体装置とその製造方法を
提供するものである。SUMMARY OF THE INVENTION It is an object of the present invention to remedy the above-mentioned disadvantages of the prior art, especially when forming transistors operating at low voltage and transistors operating at high voltage, operating at high voltage. A new transistor that improves the hot carrier resistance of MOS transistors, reduces leakage current, and allows low-voltage and high-voltage transistors to be formed on the same substrate without impairing reliability and performance. A semiconductor device and a method for manufacturing the same are provided.
【０００６】[0006]
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、同一の半導体基板上に低い電圧
で動作する第１のＭＯＳトランジスタと、高い電圧で動
作する第２のＭＯＳトランジスタとを形成する半導体装
置において、前記第１のＭＯＳトランジスタのドレイン
領域と前記第２のＭＯＳトランジスタのドレイン領域と
がそれぞれＬＤＤ構造を有するように構成し、前記第１
のＭＯＳトランジスタのＬＤＤ領域の下側にのみ、基板
不純物濃度を濃くした領域を設けるように構成したこと
を特徴とするものであり、叉、第２態様は、前記第２の
ＭＯＳトランジスタのゲート絶縁膜は、前記第１のＭＯ
Ｓトランジスタのゲート絶縁膜より厚く形成したことを
特徴とするものである。 SUMMARY OF THE INVENTION The present invention basically employs the following technical configuration to achieve the above object. That is, a first aspect of a semiconductor device according to the present invention is a semiconductor device in which a first MOS transistor operating at a low voltage and a second MOS transistor operating at a high voltage are formed on the same semiconductor substrate. Drain of the first MOS transistor
Region and the drain region of the second MOS transistor
Have an LDD structure, and the first
Substrate only under the LDD region of the MOS transistor
Configuration to provide a region with high impurity concentration
And the second aspect is the second aspect .
The gate insulating film of the MOS transistor is formed by the first MO.
The fact that it was formed thicker than the gate insulating film of the S transistor
It is a feature.
【０００７】叉、本発明に係る半導体装置の製造方法の
第１態様は、同一の半導体基板上に低い電圧で動作する
第１のＭＯＳトランジスタと、高い電圧で動作する第２
のＭＯＳトランジスタとを形成する半導体装置の製造方
法において、前記第１のＭＯＳトランジスタに、ＬＤＤ
領域及びこのＬＤＤ領域の下側に基板不純物濃度を濃く
した領域を設ける第１の工程と、前記第２のＭＯＳトラ
ンジスタに、ＬＤＤ領域のみを形成する第２の工程と、
を含むことを特徴とするものであり、叉、第２態様は、
前記第２の工程を実行した後、前記第１の工程を実行す
ることを特徴とするものである。Further, a first aspect of the method of manufacturing a semiconductor device according to the present invention comprises a first MOS transistor operating at a low voltage on the same semiconductor substrate and a second MOS transistor operating at a high voltage on the same semiconductor substrate.
In the method of manufacturing a semiconductor device forming the first MOS transistor, the LDD
A first step of providing a region and a region with an increased substrate impurity concentration below the LDD region; a second step of forming only the LDD region in the second MOS transistor;
The second aspect is characterized in that
After executing the second step, the first step is executed.
【０００８】[0008]
【発明の実施の形態】異なる電源電圧で動作するＭＯＳ
トランジスタを同一基板上に形成する場合、単純にゲー
ト酸化膜厚を変えるだけでは、高電圧動作するＭＯＳト
ランジスタのホットキャリア耐性、オフリークなどの信
頼性が劣化するので、ドレイン構造も電源電圧に対応さ
せる必要がある。DESCRIPTION OF THE PREFERRED EMBODIMENTS MOS operating at different power supply voltages
When transistors are formed on the same substrate, simply changing the gate oxide film thickness degrades the reliability of hot-transistor MOS transistors that operate at high voltage, such as hot carrier resistance and off-leakage. There is a need.
【０００９】本発明の半導体装置とその製造方法は、使
用する電源電圧に好適なドレイン構造を実現すること
で、高電圧動作するＭＯＳトランジスタの信頼性を劣化
させることなく異なる電源電圧で動作するＭＯＳトラン
ジスタを同一基板上に形成することを可能にした半導体
装置とその製造方法を提案すものであり、具体的には高
電圧動作するＭＯＳトランジスタのドレイン近傍の不純
物濃度を薄くして内部電界を緩和するものである。A semiconductor device and a method of manufacturing the same according to the present invention realize a MOS structure which operates at different power supply voltages without deteriorating the reliability of a MOS transistor operating at a high voltage by realizing a drain structure suitable for a power supply voltage to be used. The present invention proposes a semiconductor device capable of forming a transistor on the same substrate and a method of manufacturing the same. Specifically, the impurity concentration near the drain of a MOS transistor operating at a high voltage is reduced to reduce an internal electric field. Is what you do.
【００１０】製造工程としては、シリコン基板１の表面
に低電圧動作するＭＯＳトランジスタ用の薄いゲート酸
化膜５を含むゲート電極６と、高電圧動作するＭＯＳト
ランジスタ用の厚いゲート酸化膜７を含むゲート電極８
を形成し、まずＢＦ2 をシリコン基板１の全面に注入し
てＰｃｈトランジスタのためのＬＤＤ領域９を形成す
る。As a manufacturing process, a gate electrode 6 including a thin gate oxide film 5 for a MOS transistor operating at a low voltage and a gate including a thick gate oxide film 7 for a MOS transistor operating at a high voltage are formed on the surface of the silicon substrate 1. Electrode 8
BF 2 is first implanted into the entire surface of the silicon substrate 1 to form an LDD region 9 for a Pch transistor.
【００１１】次いで、低い電圧で動作するＰｃｈトラン
ジスタとなる領域にだけＡｓを注入して不純物濃度を濃
くしたポケット領域１０を形成した後に、低い電圧で動
作するＮｃｈトランジスタとなる領域にだけＡｓとＢＦ
2 を注入してＬＤＤ領域１１とポケット領域１２を形成
する。ここではＡｓの注入量を多くし、ＬＤＤ領域９の
不純物型を逆転させることで低い電圧で動作するＮｃｈ
トランジスタのＬＤＤ領域を形成している。Then, As is implanted only into the region where the Pch transistor operates at a low voltage to form a pocket region 10 with a high impurity concentration, and then As and BF are formed only in the region where the Nch transistor operates at a low voltage.
2 is implanted to form an LDD region 11 and a pocket region 12. Here, by increasing the injection amount of As and inverting the impurity type of the LDD region 9, the Nch operating at a low voltage is realized.
The LDD region of the transistor is formed.
【００１２】最後に、高い電圧で動作するＮｃｈトラン
ジスタとなる領域にだけＰを注入してＬＤＤ領域１３を
形成する。このように、低電圧動作するトランジスタに
は薄いゲート酸化膜と短チャネル効果を抑制するための
ポケット構造を設け、高電圧動作するトランジスタには
厚いゲート酸化膜と内部電界を緩和するドレイン構造を
採用することで、ホットキャリア寿命の劣化や、オフリ
ーク（リーク電流）が増大するなどの高電圧動作するト
ランジスタの信頼性の劣化を防止した半導体装置が得ら
れる。[0012] Finally, P is implanted only into a region to be an Nch transistor operating at a high voltage to form an LDD region 13. In this way, a transistor operating at low voltage has a thin gate oxide film and a pocket structure for suppressing the short channel effect, and a transistor operating at high voltage has a thick gate oxide film and a drain structure for relaxing the internal electric field. Accordingly, a semiconductor device can be obtained in which deterioration of reliability of a transistor operating at a high voltage, such as deterioration of hot carrier lifetime and increase in off-leakage (leakage current), can be obtained.
【００１３】[0013]
【実施例】以下に、本発明に係わる半導体装置とその製
造方法の具体例を図面を参照しながら詳細に説明する。
図１〜図５は、本発明に係わる半導体装置とその製造方
法の具体例の構造を示す図であって、これらの図には、
同一の半導体基板１上に低い電圧で動作する第１のＭＯ
Ｓトランジスタ１００と、高い電圧で動作する第２のＭ
ＯＳトランジスタ２００とを形成する半導体装置におい
て、第１のＭＯＳトランジスタ１００のドレイン構造
と、第２のＭＯＳトランジスタ２００のドレイン構造と
を異なるように構成した半導体装置が示されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A specific example of a semiconductor device and a method of manufacturing the same according to the present invention will be described below in detail with reference to the drawings.
1 to 5 are diagrams showing the structure of a specific example of a semiconductor device and a method of manufacturing the same according to the present invention.
A first MO operating at a low voltage on the same semiconductor substrate 1
S transistor 100 and a second M
In the semiconductor device forming the OS transistor 200, a semiconductor device in which the drain structure of the first MOS transistor 100 is different from the drain structure of the second MOS transistor 200 is shown.
【００１４】更に、前記第１のＭＯＳトランジスタ１０
０のドレイン領域を、不純物濃度の薄いＬＤＤ領域９、
１１と、このＬＤＤ領域９、１１の下側に不純物濃度を
濃くした領域（本明細書中では、ポケット構造ともい
う）１０、１２とで構成し、前記第２のＭＯＳトランジ
スタ２００のドレイン領域のＬＤＤ領域９、１３の下側
には不純物濃度を濃くした領域を設けないことを特徴と
する半導体装置が示されている。Further, the first MOS transistor 10
0 is replaced with a low impurity concentration LDD region 9,
11 and regions 10 and 12 having a higher impurity concentration (also referred to as a pocket structure in the present specification) below the LDD regions 9 and 11. The semiconductor device is characterized in that no region having a high impurity concentration is provided below the LDD regions 9 and 13.
【００１５】以下に、本発明を更に詳細に説明する。図
１〜図５は本発明の半導体装置の製造方法を工程順に示
す断面図である。まず、図１に示すようにｐ型シリコン
（比抵抗１３Ω）基板１の表面を素子分離用の１５０〜
２５０ｎｍの選択酸化膜２によって分離する。次に、打
ち込みエネルギー１００〜３００ＫｅＶ，打ち込み量１
×１０12〜１×１０13ｃｍ-2のボロン（Ｂ）をイオン注
入してｐウェル３を形成した後、打ち込みエネルギー２
０〜４０ＫｅＶ，打ち込み量１×１０12〜１×１０13ｃ
ｍ-2のボロン（Ｂ）をしきい値電圧調整用として注入す
る。つぎに打ち込みエネルギー２００〜８００ＫｅＶ，
打ち込み量１×１０12〜１×１０13ｃｍ-2の燐（Ｐ）を
イオン注入してＮウェル４を形成した後、打ち込みエネ
ルギー７０〜１２０ＫｅＶ，打ち込み量１×１０12〜１
×１０13ｃｍ-2の砒素（Ａｓ）をしきい値電圧調整用と
して注入する。そして、３〜５ｎｍの薄いゲート酸化膜
５を含むゲート電極６と、６〜８ｎｍの厚いゲート酸化
膜７を含むゲート電極８を形成した後、打ち込みエネル
ギー３〜１０ＫｅＶ，打ち込み量１×１０13〜１×１０
14ｃｍ-2のＢＦ2をシリコン基板１の全面に注入してＰ
ｃｈトランジスタのためのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）領域９を形成する。Hereinafter, the present invention will be described in more detail. 1 to 5 are sectional views showing a method of manufacturing a semiconductor device according to the present invention in the order of steps. First, as shown in FIG. 1, the surface of a p-type silicon (resistivity 13 Ω) substrate 1 is
It is separated by a 250 nm selective oxide film 2. Next, an implantation energy of 100 to 300 KeV and an implantation amount of 1
After ion implantation of boron (B) of × 10 12 to 1 × 10 13 cm −2 to form a p-well 3, an implantation energy 2
0 to 40 KeV, implantation amount 1 × 10 12 to 1 × 10 13 c
Boron (B) of m −2 is implanted for adjusting the threshold voltage. Next, the driving energy is 200 to 800 KeV,
After the N well 4 is formed by ion-implanting phosphorus (P) at a dose of 1 × 10 12 to 1 × 10 13 cm −2 , a driving energy of 70 to 120 KeV and a dose of 1 × 10 12 to 1 are used.
Arsenic (As) of × 10 13 cm -2 is implanted for adjusting the threshold voltage. Then, after forming a gate electrode 6 including a thin gate oxide film 5 of 3 to 5 nm and a gate electrode 8 including a thick gate oxide film 7 of 6 to 8 nm, an implantation energy of 3 to 10 KeV and an implantation amount of 1 × 10 13 to 1 × 10
14 cm -2 of BF 2 is implanted into the entire surface of the silicon substrate 1 and
LDD (Lightly D) for channel transistor
(Operated Drain) region 9 is formed.
【００１６】次いで、図２のようにフォトリソグラフィ
ーによって低電圧で動作するＰｃｈトランジスタとなる
領域にだけ、打ち込みエネルギー５０〜１００ＫｅＶ，
打ち込み量１×１０13〜１×１０14ｃｍ-2の砒素（Ａ
ｓ）を注入して、ドレイン近傍の基板不純物濃度を濃く
したポケット領域１０を形成する。更に、図３に示すよ
うにフォトリソグラフィーによって低電圧で動作するＮ
ｃｈトランジスタとなる領域にだけ、打ち込みエネルギ
ー５〜２０ＫｅＶ，打ち込み量１×１０14〜１×１０15
ｃｍ-2の砒素（Ａｓ）と、打ち込みエネルギー２０〜５
０ＫｅＶ，打ち込み量１×１０13〜１×１０14ｃｍ-2の
ＢＦ2 を注入してＬＤＤ領域１１とポケット領域１２を
形成する。ここでは砒素（Ａｓ）の注入量を多くして、
図２のＬＤＤ領域９の不純物型を逆転させることで低電
圧で動作するＮｃｈトランジスタのＬＤＤ領域１１を形
成している。Next, as shown in FIG. 2, the implantation energy is 50 to 100 KeV, only in the region where the Pch transistor operates at a low voltage by photolithography.
Arsenic with an implantation amount of 1 × 10 13 to 1 × 10 14 cm -2 (A
s) is implanted to form a pocket region 10 near the drain where the substrate impurity concentration is increased. Further, as shown in FIG. 3, N operates at a low voltage by photolithography.
The implantation energy is 5 to 20 KeV and the implantation amount is 1 × 10 14 to 1 × 10 15 , only in the region to be the channel transistor.
cm -2 arsenic (As) and implantation energy 20-5
The LDD region 11 and the pocket region 12 are formed by implanting BF 2 at 0 KeV and an implantation amount of 1 × 10 13 to 1 × 10 14 cm −2 . Here, the implantation amount of arsenic (As) is increased,
By inverting the impurity type of the LDD region 9 in FIG. 2, the LDD region 11 of the Nch transistor operating at a low voltage is formed.
【００１７】続いて、図４のように高電圧で動作するＮ
ｃｈトランジスタとなる領域にだけ、打ち込みエネルギ
ー３０〜５０ＫｅＶ，打ち込み量１×１０13〜１×１０
14ｃｍ-2の燐（Ｐ）を注入してＬＤＤ領域１３を形成す
る。最後に、図５に示すように公知の手法によってゲー
ト電極６、８に８０〜１５０ｎｍの側壁酸化膜１４を形
成した後、打ち込みエネルギー４〜６０ＫｅＶ，打ち込
み量１×１０15〜１×１０16ｃｍ-2の砒素（Ａｓ）をイ
オン注入してＮｃｈトランジスタの為のソース、ドレイ
ン領域１５を形成し、ついで、打ち込みエネルギー３〜
１０ＫｅＶ，打ち込み量１×１０15〜１×１０16ｃｍ-2
のボロン（Ｂ）をイオン注入してＰｃｈトランジスタの
為のソース、ドレイン領域１６を形成する。Subsequently, N operating at a high voltage as shown in FIG.
The implantation energy is 30 to 50 KeV and the implantation amount is 1 × 10 13 to 1 × 10 only in the region to be the channel transistor.
The LDD region 13 is formed by implanting 14 cm -2 of phosphorus (P). Finally, as shown in FIG. 5, after forming the sidewall oxide film 14 of 80 to 150 nm on the gate electrodes 6 and 8 by a known method, the implantation energy is 4 to 60 KeV, and the implantation amount is 1 × 10 15 to 1 × 10 16 cm. -2 arsenic (As) is ion-implanted to form source and drain regions 15 for the Nch transistor.
10 KeV, implantation amount 1 × 10 15 -1 × 10 16 cm -2
Of boron (B) is ion-implanted to form source / drain regions 16 for a Pch transistor.
【００１８】上記具体例において、図４のＬＤＤ領域１
３を先に形成した後に、温度８００〜９００℃の熱処理
を追加して不純物を拡散し、次いで、図１に示すＬＤＤ
領域９と，図２に示すポケット領域１０と，図３に示す
ＬＤＤ領域１１とポケット領域１２を形成すると、高電
圧で動作するＮｃｈトランジスタの内部電界をさらに緩
和したドレイン構造を構成することもできる。In the above example, the LDD region 1 shown in FIG.
3 is formed first, a heat treatment at a temperature of 800 to 900 ° C. is added to diffuse impurities, and then the LDD shown in FIG.
When the region 9, the pocket region 10 shown in FIG. 2, and the LDD region 11 and the pocket region 12 shown in FIG. 3 are formed, a drain structure in which the internal electric field of the Nch transistor operating at a high voltage is further reduced can be formed. .
【００１９】この場合、高電圧で動作するＮｃｈトラン
ジスタのホットキャリア耐性、オフリーク（リーク電
流）が一層改善されることとなり、本発明の目的が達成
されることは勿論のこと、高電圧で動作するＮｃｈトラ
ンジスタのＬＤＤ領域１３を先に形成した後に熱処理を
加えているので、低電圧で動作するトランジスタの不純
物プロファイルを変えることがなく、高電圧で動作する
Ｎｃｈトランジスタの特性を独立に制御できるという効
果もある。In this case, the hot carrier resistance and off-leakage (leakage current) of the Nch transistor operating at a high voltage are further improved, so that the object of the present invention is achieved, and the Nch transistor operates at a high voltage. Since the heat treatment is performed after the LDD region 13 of the Nch transistor is formed first, the characteristics of the Nch transistor operating at a high voltage can be controlled independently without changing the impurity profile of the transistor operating at a low voltage. There is also.
【００２０】なお、本発明は上記具体例に限定されず、
本発明の技術思想の範囲内において適宜変更され得るこ
とは明らかである。The present invention is not limited to the above specific examples,
It is apparent that the present invention can be appropriately modified within the scope of the technical idea of the present invention.
【００２１】[0021]
【発明の効果】本発明に係わる半導体装置とその製造方
法は、上述のように構成したので、低電圧で動作するト
ランジスタと高電圧で動作するトランジスタを形成する
際、高電圧で動作するＭＯＳトランジスタのホットキャ
リア耐性を向上せしめると共にリーク電流を小さくし、
信頼性・性能を損なわなずに低電圧で動作するトランジ
スタと高電圧で動作するトランジスタとを同一基板上に
形成可能にした。Since the semiconductor device and the method of manufacturing the same according to the present invention are constructed as described above, when forming a transistor operating at a low voltage and a transistor operating at a high voltage, a MOS transistor operating at a high voltage is formed. To improve hot carrier resistance and reduce leakage current,
A transistor that operates at a low voltage and a transistor that operates at a high voltage can be formed on the same substrate without impairing reliability and performance.
【図１】本発明に係る半導体装置の製造工程を示す断面
図である。FIG. 1 is a sectional view showing a manufacturing process of a semiconductor device according to the present invention.
【図２】図１に続く製造工程を示す断面図である。FIG. 2 is a cross-sectional view showing a manufacturing step following FIG. 1;
【図３】図２に続く製造工程を示す断面図である。FIG. 3 is a cross-sectional view showing a manufacturing step following FIG. 2;
【図４】図３に続く製造工程を示す断面図である。FIG. 4 is a cross-sectional view showing a manufacturing step following FIG. 3;
【図５】図４に続く製造工程を示す断面図である。FIG. 5 is a sectional view showing a manufacturing step following FIG. 4;
【符号の説明】 １ ｐ型シリコン基板 ２ 選択酸化膜 ３ ｐウェル ４ ｎウェル ５ 薄いゲート酸化膜 ６、８ ゲート電極 ７ 厚いゲート酸化膜 ９ ｐＭＯＳＴｒのＬＤＤ領域 １０ ｐＭＯＳＴｒのポケット領域 １１ ｎＭＯＳＴｒのＬＤＤ領域 １２ ｎＭＯＳＴｒのポケット領域 １３ Ｎｃｈ外部ＴｒのＬＤＤ領域 １４ 側壁酸化膜 １５ ＮｃｈＭＯＳＴｒのソース、ドレイン領域 １６ ＰｃｈＭＯＳＴｒのソース、ドレイン領域[Description of Signs] 1 p-type silicon substrate 2 selective oxide film 3 p-well 4 n-well 5 thin gate oxide film 6, 8 gate electrode 7 thick gate oxide film 9 pMOSTr LDD region 10 pMOSTr pocket region 11 nMOSTr LDD region 12 Pocket region of nMOSTr 13 LDD region of Nch external Tr 14 Side wall oxide film 15 Source / drain region of NchMOSTr 16 Source / drain region of PchMOSTr
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/8236 H01L 21/8238 H01L 27/08 H01L 27/088 H01L 27/092 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/8234 H01L 21/8236 H01L 21/8238 H01L 27/08 H01L 27/088 H01L 27/092
Claims (4)
る第１のＭＯＳトランジスタと、高い電圧で動作する第
２のＭＯＳトランジスタとを形成する半導体装置におい
て、前記第１のＭＯＳトランジスタのドレイン領域と前記第
２のＭＯＳトランジスタのドレイン領域とがそれぞれＬ
ＤＤ構造を有するように構成し、前記第１のＭＯＳトラ
ンジスタのＬＤＤ領域の下側にのみ、基板不純物濃度を
濃くした領域を設けるように構成したことを特徴とする
半導体装置。 1. A semiconductor device in which a first MOS transistor operating at a low voltage and a second MOS transistor operating at a high voltage are formed on the same semiconductor substrate, wherein a drain region of the first MOS transistor is provided. And the second
The drain regions of the two MOS transistors are L
The first MOS transistor is configured to have a DD structure.
Only below the transistor LDD region is the substrate impurity concentration
It is characterized in that it is configured to provide a darkened area
Semiconductor device.
絶縁膜は、前記第１のＭＯＳトランジスタのゲート絶縁
膜より厚く形成したことを特徴とする請求項１記載の半
導体装置。 2. The gate of the second MOS transistor
The insulation film is a gate insulation of the first MOS transistor.
2. A half according to claim 1, wherein said half is formed thicker than said film.
Conductor device.
る第１のＭＯＳトランジスタと、高い電圧で動作する第
２のＭＯＳトランジスタとを形成する半導体装置の製造
方法において、 前記第１のＭＯＳトランジスタに、ＬＤＤ領域及びこの
ＬＤＤ領域の下側に基板不純物濃度を濃くした領域を設
ける第１の工程と、 前記第２のＭＯＳトランジスタに、ＬＤＤ領域のみを形
成する第２の工程と、 を含むことを特徴とする半導体装置の製造方法。 (3)Operate at a low voltage on the same semiconductor substrate
And a first MOS transistor operating at a high voltage.
Of semiconductor device forming two MOS transistors
In the method, The first MOS transistor has an LDD region and an LDD region.
A region with a high substrate impurity concentration is provided below the LDD region.
A first step of Only the LDD region is formed in the second MOS transistor.
A second step to be performed; A method for manufacturing a semiconductor device, comprising:
の工程を実行することを特徴とする請求項３記載の半導
体装置の製造方法。 4. The method according to claim 1, further comprising the step of :
4. The semiconductor device according to claim 3, wherein:
Manufacturing method of body device.
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