JP3142416B2 - Semiconductor integrated circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に、ＬＳＩチップの出力段に設けられて外部の装
置等を駆動する、高速動作のための小振幅動作を行うの
に適合された出力回路の構成に関する。本発明に係る出
力回路は、例えば複数のＬＳＩチップを搭載したボード
上においてチップ間入出力インタフェースとして好適に
利用され得る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit and, more particularly, to a semiconductor integrated circuit which is provided at an output stage of an LSI chip and drives an external device or the like to perform a small amplitude operation for a high speed operation. The configuration of the output circuit. The output circuit according to the present invention can be suitably used as an inter-chip input / output interface on a board on which a plurality of LSI chips are mounted, for example.
【０００２】従来、ＬＳＩの入出力レベルはＴＴＬやＬ
ＶＴＴＬ（ＪＥＤＥＣで標準化された３．３Ｖ電源のイ
ンタフェース仕様）が一般的であったが、このレベルの
ままでは転送データ（入出力データ）の周波数が５０Ｍ
Ｈｚを越えるあたりから、信号の反射の影響が大きくな
り、リンギング等による波形歪みを生じて正常なデータ
転送を行えなくなる。そこで、転送データの振幅を±３
００〜±５００ｍＶ程度に微小化する技術が注目されて
いる。この技術によれば、５０ＭＨｚをはるかに越える
１００ＭＨｚ以上での高速データ転送が可能になる。Conventionally, the input / output level of an LSI is TTL or L
VTTL (interface specification of 3.3V power supply standardized by JEDEC) was common, but if this level is maintained, the frequency of transfer data (input / output data) is 50M
When the frequency exceeds Hz, the influence of signal reflection becomes large, causing waveform distortion due to ringing or the like, thereby preventing normal data transfer. Therefore, the transfer data amplitude is set to ± 3
Attention has been paid to a technique for miniaturizing the voltage to about 00 to ± 500 mV. According to this technique, high-speed data transfer at 100 MHz or more, far exceeding 50 MHz, becomes possible.
【０００３】[0003]
【従来の技術】図１３に従来形における出力回路の適用
例が示される。図示の例はＬＳＩチップ間の入出力イン
タフェースに適用した場合の構成を示すもので、出力回
路は一方のチップ上に設けられ、高電位の電源ラインＶ
CC（５Ｖ）と低電位の電源ラインＶSS（０Ｖ）の間に接
続されたＣＭＯＳ構成のトランジスタ（ｐチャネルトラ
ンジスタＱ１，ｎチャネルトランジスタＱ２）から成っ
ている。また、他方のチップ上には、チップ間を接続す
る伝送ラインＴＭＬを通して入力される信号ＶIN（定常
状態では出力回路の出力信号ＶOUT と同電位）を処理す
るための差動増幅器ＤＡ、終端抵抗器ＲＴ等が設けられ
ている。この終端抵抗器ＲＴは、出力回路を高速に動作
させ、且つ、信号の反射による波形歪みが生じないよう
に動作させるために必要なもので、伝送ラインＴＭＬの
固有インピーダンスと同じインピーダンスに設定されて
いる。受信側では差動増幅器ＤＡにより、終端電圧ＶTT
（＝ＶCC／２）に対して入力信号ＶINが高いか低いかを
検出する。2. Description of the Related Art FIG. 13 shows an application example of a conventional output circuit. The illustrated example shows a configuration in which the present invention is applied to an input / output interface between LSI chips. An output circuit is provided on one of the chips, and a high-potential power supply line V
It is composed of a CMOS transistor (p-channel transistor Q1, n-channel transistor Q2) connected between CC (5V) and a low potential power supply line V SS (0V). On the other chip, a differential amplifier DA for processing a signal V IN (the same potential as the output signal V OUT of the output circuit in a steady state) input through a transmission line TML connecting the chips, a termination A resistor RT and the like are provided. The terminating resistor RT is necessary to operate the output circuit at high speed and to prevent waveform distortion due to signal reflection. The terminating resistor RT is set to have the same impedance as the intrinsic impedance of the transmission line TML. I have. On the receiving side, the differential amplifier DA uses the termination voltage V TT
(= V CC / 2) to detect whether the input signal V IN is high or low.
【０００４】図示の構成において、出力回路（Ｑ１，Ｑ
２）に入力される信号（ノードＮ１の信号）が“Ｌ”レ
ベルの場合にはｐチャネルトランジスタＱ１がオンとな
り、ＶCC→Ｑ１→ＲＴ→ＶTTの経路で電流が流れ、入力
信号ＶINのレベルは終端電圧ＶTTより高くなる。一方、
出力回路の入力信号が“Ｈ”レベルの場合にはｎチャネ
ルトランジスタＱ２がオンとなり、逆にＶTT→ＲＴ→Ｑ
２→ＶSSの経路で電流が流れ、入力信号ＶINのレベルは
終端電圧ＶTTより低くなる。In the configuration shown in the figure, the output circuits (Q1, Q
When the signal (signal at the node N1) input to 2) is at "L" level, the p-channel transistor Q1 is turned on, a current flows through a path of Vcc → Q1 → RT → VTT , and the input signal V IN Becomes higher than the termination voltage VTT . on the other hand,
When the input signal of the output circuit is at "H" level, the n-channel transistor Q2 is turned on, and conversely, V TT → RT → Q
Current flows through a path of 2 → V SS, the level of the input signal V IN is lower than the terminal voltage V TT.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来の構成に
おいて高速動作を行うためには、入出力信号ＶOUT,ＶIN
（定常状態では同電位）の電圧は、ＶTT±４００ｍＶ程
度に抑える必要がある。ここで、終端抵抗器ＲＴは伝送
ラインＴＭＬのインピーダンスで決まる（通常は５０
Ω）ので、出力回路の各トランジスタＱ１，Ｑ２のオン
抵抗は自ずと決まってしまう。つまり、各トランジスタ
Ｑ１，Ｑ２は、その大きさが一義的に決まってしまうた
め、それに応じた駆動能力を持つことになる。In order to perform high-speed operation in the above-described conventional configuration, input / output signals V OUT and V IN are required.
The voltage (in the steady state, the same potential) needs to be suppressed to about V TT ± 400 mV. Here, the terminating resistor RT is determined by the impedance of the transmission line TML (typically 50
Ω), the on-resistance of each of the transistors Q1 and Q2 of the output circuit is naturally determined. That is, since the size of each of the transistors Q1 and Q2 is uniquely determined, the transistors Q1 and Q2 have a driving ability corresponding to the size.
【０００６】従って、例えば１つのチップ（出力回路）
で複数の他のチップを駆動したい場合でも、その出力回
路の駆動能力は限られているため、駆動対象となる全て
のチップを高速に駆動することが極めて困難になるとい
った不都合が生じる。このように従来形の出力回路で
は、高速化のための小振幅動作を実現しようとすると、
出力トランジスタを必要以上に大きくできなくなり、そ
のために各トランジスタの駆動能力も相対的に低下する
という課題があった。Therefore, for example, one chip (output circuit)
Therefore, even if it is desired to drive a plurality of other chips, the driving capability of the output circuit is limited, so that it becomes extremely difficult to drive all the chips to be driven at high speed. As described above, in the conventional output circuit, when trying to realize a small amplitude operation for speeding up,
There has been a problem that the output transistors cannot be made unnecessarily large, and the driving capability of each transistor is relatively reduced.
【０００７】本発明は、かかる従来技術における課題に
鑑み創作されたもので、高速動作を実現すると共に、出
力トランジスタの駆動能力を高めることができる出力回
路を備えた半導体集積回路を提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made in view of the problems in the prior art, and provides a semiconductor integrated circuit having an output circuit capable of realizing high-speed operation and increasing the driving capability of an output transistor. Aim.
【０００８】[0008]
【課題を解決するための手段】上記課題を解決するた
め、本発明による半導体集積回路は、所定の基準電圧に
対して“Ｈ”レベルを規定する第１の出力電圧と“Ｌ”
レベルを規定する第２の出力電圧を提供する出力回路
と、実質的に無負荷状態の時の前記第１および第２の出
力電圧を、それぞれ電源相当電圧の絶対値よりも小さい
絶対値を持つ所定の電圧レベルとなるように制御する手
段とを具備することを特徴とする。In order to solve the above problems, a semiconductor integrated circuit according to the present invention comprises a first output voltage defining an "H" level with respect to a predetermined reference voltage and an "L" level.
An output circuit for providing a second output voltage defining a level, and the first and second output voltages in a substantially no-load state each having an absolute value smaller than an absolute value of a power supply equivalent voltage Means for controlling the voltage to be at a predetermined voltage level.
【０００９】[0009]
【作用】上述した構成によれば、実質的に無負荷状態の
時の第１の出力電圧（“Ｈ”レベル）および第２の出力
電圧（“Ｌ”レベル）は、それぞれ電源相当電圧の絶対
値よりも小さい絶対値を持つように制御がなされてい
る。従って、例えば出力回路を典型的なＣＭＯＳ構成の
トランジスタで構成した場合、各トランジスタのソース
電位（この場合、電源相当電圧の絶対値よりも小さい絶
対値を持つ電圧レベル）を適宜選定することにより、出
力トランジスタのオン抵抗、ひいてはトランジスタの駆
動能力を自由に選択することができる。According to the above-described configuration, the first output voltage ("H" level) and the second output voltage ("L" level) in a substantially no-load state are each equal to the absolute value of the power supply equivalent voltage. The control is performed so as to have an absolute value smaller than the value. Therefore, for example, when the output circuit is composed of typical CMOS transistors, the source potential of each transistor (in this case, a voltage level having an absolute value smaller than the absolute value of the voltage corresponding to the power supply) is appropriately selected. The on-resistance of the output transistor, and thus the driving capability of the transistor, can be freely selected.
【００１０】これによって、高速化のための小振幅動作
を損なうことなく、出力トランジスタの駆動能力を高め
ることが可能となる。また、終端抵抗が無い場合（直流
電流を無くしたい場合）には、従来回路では小振幅動作
を行うことはできなかったが、本発明の回路構成によれ
ば、終端抵抗が無い場合でも小振幅動作すなわち高速動
作を実現することが可能となる。Thus, the driving capability of the output transistor can be increased without impairing the small-amplitude operation for increasing the speed. In the case where there is no terminating resistor (when it is desired to eliminate DC current), the conventional circuit cannot perform small-amplitude operation. However, according to the circuit configuration of the present invention, even if there is no terminating resistor, small-amplitude operation is not possible. Operation, that is, high-speed operation can be realized.
【００１１】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。The details of the other structural features and operations of the present invention will be described with reference to the accompanying drawings using embodiments described below.
【００１２】[0012]
【実施例】図１には本発明の第１実施例としての半導体
集積回路における要部、すなわち出力回路の構成が示さ
れる。図示の回路は、高電位の電源電圧ＶCC（５Ｖ）お
よび所定の基準電圧ＶTTの供給を受けて高電位の内部電
源電圧ＶCC1(＜ＶCC）を生成する電源回路Ｐ１と、低電
位の電源電圧ＶSS（０Ｖ）および基準電圧ＶTTの供給を
受けて低電位の内部電源電圧ＶSS1(＞ＶSS）を生成する
電源回路Ｐ２と、電源回路Ｐ１，Ｐ２の各出力ライン
（内部電源電圧ＶCC1,ＶSS1)間に接続されたＣＭＯＳ構
成のトランジスタ（ｐチャネルトランジスタＱ１および
ｎチャネルトランジスタＱ２）と、同じく電源ラインＶ
CC1,ＶSS1 間に接続されて当該電源電圧ＶCC1,ＶSS1 を
安定化させるためのキャパシタＣとを有している。出力
トランジスタＱ１，Ｑ２は駆動回路として機能し、出力
電圧ＶOUT を提供する。なお、基準電圧ＶTTは内部で生
成され、ＶCC／２に設定されている。FIG. 1 shows a main part of a semiconductor integrated circuit according to a first embodiment of the present invention, that is, a configuration of an output circuit. The illustrated circuit includes a power supply circuit P1 for generating supplied with the high-potential power supply voltage V CC (5V) and a predetermined reference voltage V TT high potential of the internal power supply voltage V CC1 (<V CC), a low potential Power supply circuit P2 that receives the supply of the power supply voltage V SS (0 V) and the reference voltage V TT to generate a low-potential internal power supply voltage V SS1 (> V SS ), and the output lines of the power supply circuits P1 and P2 (internal CMOS transistors (p-channel transistor Q1 and n-channel transistor Q2) connected between power supply voltages V CC1 and V SS1 ) and power supply line V
Connected between CC1, V SS1 to and a capacitor C for stabilizing the supply voltage V CC1, V SS1. The output transistors Q1 and Q2 function as a driving circuit and provide an output voltage V OUT . Note that the reference voltage V TT is generated internally and set to V CC / 2.
【００１３】ここで、本実施例の回路構成を図１３の構
成に適用すると、電源回路Ｐ１，Ｐ２から供給すべき内
部電源電圧ＶCC1,ＶSS1 は、終端抵抗器ＲＴの抵抗値
と、入出力信号ＶOUT,ＶINの電圧と、出力トランジスタ
Ｑ１，Ｑ２の駆動能力（オン抵抗）とから決定される。
例えば、低電位側の内部電源電圧ＶSS1 を以下の条件、
すなわち、終端抵抗器ＲＴの抵抗値が５０Ω、入出力信
号ＶOUT,ＶINの電圧がＶTT−４００ｍＶ、そして出力ト
ランジスタＱ１，Ｑ２のオン抵抗が２５Ωとすると、Ｖ
SS1 は（ＶTT−６００ｍＶ）に設定される。Here, when the circuit configuration of this embodiment is applied to the configuration of FIG. 13, the internal power supply voltages V CC1 and V SS1 to be supplied from the power supply circuits P1 and P2 are determined by the resistance value of the terminating resistor RT and the input voltage. It is determined from the voltages of the output signals V OUT, V IN and the driving capability (ON resistance) of the output transistors Q1, Q2.
For example, the internal power supply voltage V SS1 on the low potential side is
That is, if the resistance value of the terminating resistor RT is 50Ω, the voltages of the input / output signals V OUT and V IN are V TT −400 mV, and the ON resistances of the output transistors Q1 and Q2 are 25Ω,
SS1 is set to (V TT -600 mV).
【００１４】図２には電源回路の一構成例が示される。
図示の電源回路は、電源ラインＶCCと基準電圧ラインＶ
TTの間に直列に接続された抵抗器Ｒ１，Ｒ１’およびｎ
チャネルトランジスタＱ３（そのゲートはドレインに接
続されている）と、抵抗器Ｒ１およびＲ１’の接続点
（ノードＮ２）にゲートが接続され且つ電源ラインＶCC
にドレインが接続されたｎチャネルトランジスタＱ４と
を有している。そして、このトランジスタＱ４のソース
端より高電位の内部電源電圧ＶCC1 が取り出される。FIG. 2 shows an example of the configuration of a power supply circuit.
The illustrated power supply circuit includes a power supply line V CC and a reference voltage line V
Resistors R1, R1 'and n connected in series during TT
The gate is connected to the connection point (node N2) between the channel transistor Q3 (the gate is connected to the drain) and the resistors R1 and R1 ', and the power supply line V CC
And an n-channel transistor Q4 connected to the drain. Then, a high potential internal power supply voltage V CC1 is taken out from the source terminal of the transistor Q4.
【００１５】なお、図２の例示は高電位側の電源回路Ｐ
１の構成を示すものであるが、対応する電源ライン
ＶCC，ＶCC1 をそれぞれＶSS，ＶSS1 に置き換えること
により、低電位側の電源回路Ｐ２についても同様に構成
可能であることは当業者には明らかであろう。また、参
考として図３に図１の回路の動作波形が示される。FIG. 2 shows the power supply circuit P on the high potential side.
Although the configuration of FIG. 1 is shown, it is understood by those skilled in the art that the power supply circuit P2 on the low potential side can be similarly configured by replacing the corresponding power supply lines V CC and V CC1 with V SS and V SS1 respectively. It will be clear to you. FIG. 3 shows operation waveforms of the circuit of FIG. 1 for reference.
【００１６】第１実施例（図１）の構成によれば、無負
荷状態の時（すなわち図１３において無終端時に相
当）、“Ｈ”レベルの出力電圧ＶOHについては電源電圧
ＶCCよりも低い電圧レベルＶCC1 となるように、また
“Ｌ”レベルの出力電圧ＶOLについては電源電圧ＶSSよ
りも高い電圧レベルＶSS1 となるように制御が行なわれ
る。従って、出力トランジスタＱ１，Ｑ２のソース電位
すなわち内部電源電圧ＶCC1,ＶSS1 を適宜選定すること
により、各出力トランジスタのオン抵抗、つまり駆動能
力を自由に選択することができる。According to the configuration of the first embodiment (FIG. 1), when there is no load (that is, when there is no termination in FIG. 13), the output voltage V OH at the “H” level is higher than the power supply voltage V CC. as a low voltage level V CC1, also "L" controlled to be a higher voltage level V SS1 than the power supply voltage V SS is the output voltage V OL level is performed. Therefore, by appropriately selecting the source potentials of the output transistors Q1 and Q2, that is, the internal power supply voltages V CC1 and V SS1 , the on-resistance of each output transistor, that is, the driving capability can be freely selected.
【００１７】これによって、高速化のための小振幅動作
を損なうことなく、出力トランジスタＱ１，Ｑ２の駆動
能力を高めることが可能となる。図４には本発明の第２
実施例としての半導体集積回路における要部、すなわち
出力回路の構成が示される。前述した第１実施例（図
１）では、動作時に出力トランジスタＱ１，Ｑ２に比較
的大きな電流が流れるので、内部電源電圧ＶCC1,ＶSS1
のレベル変動を抑制するには、電源回路Ｐ１，Ｐ２の容
量を大きくする必要がある。この第２実施例では、使用
する電源回路の容量を小さくできるように改善してい
る。As a result, it is possible to enhance the driving capability of the output transistors Q1 and Q2 without impairing the small-amplitude operation for increasing the speed. FIG. 4 shows the second embodiment of the present invention.
The main part of a semiconductor integrated circuit as an embodiment, that is, the configuration of an output circuit is shown. In the above-described first embodiment (FIG. 1), since a relatively large current flows through the output transistors Q1 and Q2 during operation, the internal power supply voltages V CC1 and V SS1 are set.
It is necessary to increase the capacity of the power supply circuits P1 and P2 to suppress the level fluctuation of the power supply circuit. In the second embodiment, an improvement is made so that the capacity of the power supply circuit used can be reduced.
【００１８】すなわち図４に示すように、本実施例にお
ける出力回路は、電源電圧ＶCCおよび基準電圧ＶTTの供
給を受けて高電位の内部電源電圧ＶCC2(＜ＶCC）を生成
する電源回路Ｐ３と、電源電圧ＶSSおよび基準電圧ＶTT
の供給を受けて低電位の内部電源電圧ＶSS2(＞ＶSS）を
生成する電源回路Ｐ４と、電源回路Ｐ３，Ｐ４の各出力
ライン（内部電源電圧ＶCC2,ＶSS2)間に接続されたＣＭ
ＯＳ構成のトランジスタ（ｐチャネルトランジスタＱ５
およびｎチャネルトランジスタＱ６）と、該トランジス
タの出力（ノードＮ３の信号）に応答し且つ電源ライン
ＶCC，ＶSS間に接続されたＣＭＯＳ構成のトランジスタ
（ｎチャネルトランジスタＱ７およびｐチャネルトラン
ジスタＱ８）とを有している。そして、この最終段のＣ
ＭＯＳゲート（Ｑ７，Ｑ８）から出力電圧ＶOUT が取り
出される。That is, as shown in FIG. 4, the output circuit in this embodiment receives a power supply voltage V CC and a reference voltage V TT and generates a high potential internal power supply voltage V CC2 (<V CC ). The circuit P3, the power supply voltage V SS and the reference voltage V TT
And a power supply circuit P4 for generating a low-potential internal power supply voltage Vss2 (> Vss ) in response to the supply of the power supply voltage, and each output line (internal power supply voltage Vcc2 , Vss2 ) of the power supply circuits P3 and P4. CM
OS configuration transistor (p-channel transistor Q5
And n-channel transistor Q6) and a CMOS transistor (n-channel transistor Q7 and p-channel transistor Q8) responsive to the output of the transistor (signal at node N3) and connected between power supply lines V CC and V SS. have. And this last stage C
An output voltage V OUT is extracted from the MOS gates (Q7, Q8).
【００１９】本実施例の特徴としては、最終段のＣＭＯ
Ｓゲートに関して、通常とは逆の接続形態、つまり、ｎ
チャネルトランジスタＱ７を高電位（ＶCC）側に接続
し、ｐチャネルトランジスタＱ８を低電位（ＶSS）側に
接続している。この構成によれば、トランジスタＱ７の
ソース電位、すなわち出力電圧ＶOUTは、前段のＣＭＯ
Ｓゲート（Ｑ５，Ｑ６）の出力電圧（ノードＮ３の信
号）よりもトランジスタＱ７のスレッショルド電圧だけ
低い電圧値によって決まる。従って、出力を駆動する電
流はＶCC→Ｑ７→ＯＵＴの経路で流れるので、前述した
第１実施例（図１）の問題は回避できる。The feature of this embodiment is that the last stage CMO
With respect to the S gate, the connection configuration is the reverse of the normal one, that is, n
The channel transistor Q7 is connected to the high potential (V CC ) side, and the p-channel transistor Q8 is connected to the low potential (V SS ) side. According to this configuration, the source potential of the transistor Q7, that is, the output voltage V OUT is set to
It is determined by a voltage value lower than the output voltage of the S gates (Q5, Q6) (the signal at the node N3) by the threshold voltage of the transistor Q7. Therefore, current for driving the output flows through the path of V CC → Q7 → OUT, can be avoided a problem of the first embodiment described above (FIG. 1).
【００２０】図５には電源回路の一構成例が示される。
図示の電源回路は、電源ラインＶCCと基準電圧ラインＶ
TTの間に直列に接続された抵抗器Ｒ２，Ｒ２’およびｎ
チャネルトランジスタＱ９，Ｑ１０（各ゲートは対応す
るドレインに接続されている）と、抵抗器Ｒ２，Ｒ２’
の接続点（ノードＮ２’）にゲートが接続され且つ電源
ラインＶCCにドレインが接続されたｎチャネルトランジ
スタＱ１１とを有している。そして、このトランジスタ
Ｑ１１のソース端より高電位の内部電源電圧ＶCC2 が取
り出される。FIG. 5 shows a configuration example of a power supply circuit.
The illustrated power supply circuit includes a power supply line V CC and a reference voltage line V
Resistors R2, R2 'and n connected in series during TT
Channel transistors Q9 and Q10 (each gate is connected to a corresponding drain) and resistors R2 and R2 '
And an n-channel transistor Q11 whose gate is connected to the connection point (node N2 ') and whose drain is connected to the power supply line V CC . Then, a high-potential internal power supply voltage V CC2 is extracted from the source terminal of the transistor Q11.
【００２１】なお、図５の例示は、図２の場合と同様
に、高電位側の電源回路Ｐ３の構成を示すものである
が、対応する電源ラインＶCC，ＶCC2 をそれぞれＶSS，
ＶSS2 に置き換えることにより、低電位側の電源回路Ｐ
４についても同様に構成可能であることは当業者には明
らかであろう。また、参考として図６に図４の回路の動
作波形が示される。The example of FIG. 5 shows the configuration of the power supply circuit P3 on the high potential side, as in the case of FIG. 2, but the corresponding power supply lines V CC and V CC2 are connected to V SS and V SS , respectively.
By replacing with VSS2 , the power supply circuit P on the lower potential side
It will be apparent to those skilled in the art that the same can be applied to the device 4. FIG. 6 shows operation waveforms of the circuit of FIG. 4 for reference.
【００２２】図７には本発明の第３実施例としての半導
体集積回路における要部、すなわち出力回路の構成が示
される。上述した第２実施例（図４）では、ＣＭＯＳゲ
ート（Ｑ５，Ｑ６）の出力（ノードＮ３の信号）は電圧
レベルＶCC2 とＶSS2 の間で振幅する（図６参照）。し
かし、最終段のＣＭＯＳゲート（トランジスタＱ７，Ｑ
８）の動作を考えると、ノードＮ３の電位をＶSS2 のレ
ベルまで下げなくてもｎチャネルトランジスタＱ７は十
分にカットオフが可能であり、またノードＮ３の電位を
ＶCC2 のレベルまで上げなくてもｐチャネルトランジス
タＱ８は十分にカットオフが可能である。よって、一層
の高速動作のためには、出力トランジスタＱ７，Ｑ８の
ゲート電位の振幅は小さくした方が好ましい。この第３
実施例では、この不都合を改善している。FIG. 7 shows a main part of a semiconductor integrated circuit according to a third embodiment of the present invention, that is, a configuration of an output circuit. In the above-described second embodiment (FIG. 4), the output of the CMOS gate (Q5, Q6) (the signal at the node N3) swings between the voltage levels V CC2 and V SS2 (see FIG. 6). However, the final stage CMOS gate (transistors Q7, Q7)
Considering the operation 8), the n-channel transistor Q7 can be cut off sufficiently without lowering the potential of the node N3 to the level of V SS2 , and the potential of the node N3 does not need to be raised to the level of V CC2. Also, the p-channel transistor Q8 can be sufficiently cut off. Therefore, for further high-speed operation, it is preferable that the amplitude of the gate potential of the output transistors Q7 and Q8 is reduced. This third
In the embodiment, this disadvantage is improved.
【００２３】すなわち図７に示すように、本実施例の特
徴として、出力トランジスタＱ７，Ｑ８のゲート電圧を
別個に供給するようにしている。このために、前段のＣ
ＭＯＳ回路部に関して、２組のＣＭＯＳゲート（ｐチャ
ネルトランジスタＱ１２およびｎチャネルトランジスタ
Ｑ１３と、ｐチャネルトランジスタＱ１４およびｎチャ
ネルトランジスタＱ１５）を設け、さらに、トランジス
タＱ１３，Ｑ１４のソースに基準電圧ＶTTを供給するた
めの基準電圧用電源回路Ｐ５を設けている。That is, as shown in FIG. 7, as a feature of this embodiment, the gate voltages of the output transistors Q7 and Q8 are separately supplied. For this reason, C
In the MOS circuit section, two sets of CMOS gates (p-channel transistor Q12 and n-channel transistor Q13, p-channel transistor Q14 and n-channel transistor Q15) are provided, and reference voltage V TT is supplied to the sources of transistors Q13 and Q14. And a reference voltage power supply circuit P5.
【００２４】図８には基準電圧用電源回路Ｐ５の一構成
例が示される。図示の基準電圧用電源回路は、電源ライ
ンＶCCとＶSSの間にそれぞれ直列に接続された抵抗器Ｒ
３、ｐチャネルトランジスタＱ１６（そのゲートはソー
スに接続されている）、ｎチャネルトランジスタＱ１７
（そのゲートはソースに接続されている）、および抵抗
器Ｒ４と、トランジスタＱ１６のソース（ノードＮ６）
にゲートが接続され且つ電源ラインＶCCにソースが接続
されたｐチャネルトランジスタＱ１８と、トランジスタ
Ｑ１７のソース（ノードＮ７）にゲートが接続され且つ
電源ラインＶSSにソースが接続されたｎチャネルトラン
ジスタＱ１９とを有している。そして、トランジスタＱ
１６，Ｑ１７の各ドレインに基準電圧ＶTTが入力され、
トランジスタＱ１８，Ｑ１９の各ドレインより基準電圧
ＶTTが取り出される。FIG. 8 shows a configuration example of the reference voltage power supply circuit P5. The illustrated reference voltage power supply circuit includes a resistor R connected in series between a power supply line V CC and a power supply line V SS.
3. p-channel transistor Q16 (the gate of which is connected to the source), n-channel transistor Q17
(The gate is connected to the source), the resistor R4, and the source of the transistor Q16 (node N6).
-Channel transistor Q18 having a gate connected to power supply line V CC and a source connected thereto, and an n-channel transistor Q19 having a gate connected to the source (node N7) of transistor Q17 and a source connected to power supply line V SS. And And the transistor Q
The reference voltage V TT is input to each drain of Q16 and Q17,
A reference voltage VTT is taken out from each drain of the transistors Q18 and Q19.
【００２５】また、参考として図９に図７の回路の動作
波形が示される。図１０には本発明の第４実施例として
の半導体集積回路における要部、すなわち電源回路の構
成が示される。前述した各実施例では、終端抵抗が常に
一定値（例えば５０Ω）であるものとして説明したが、
終端抵抗は常に一定値とは限らない。直流電流を無くし
たい場合は、終端抵抗が無い場合もあり得る。このよう
な場合、例えば第２実施例（図４，図５参照）では、内
部電源電圧ＶCC2,ＶSS2 の電位が終端抵抗の有無に応じ
て変動する。この第４実施例では、この不都合を改善し
ている。FIG. 9 shows operation waveforms of the circuit of FIG. 7 for reference. FIG. 10 shows a main part of a semiconductor integrated circuit according to a fourth embodiment of the present invention, that is, a configuration of a power supply circuit. In each of the above-described embodiments, the terminating resistance has been described as always having a constant value (for example, 50Ω).
The terminating resistance is not always constant. When it is desired to eliminate DC current, there may be no termination resistor. In such a case, for example, in the second embodiment (see FIGS. 4 and 5), the potentials of the internal power supply voltages V CC2 and V SS2 vary depending on the presence or absence of the terminating resistor. In the fourth embodiment, this inconvenience is improved.
【００２６】すなわち図１０に示すように、本実施例の
特徴として、外部から任意に設定可能な情報に基づいて
内部電源電圧ＶCC2 の電圧レベルを制御可能にしてい
る。このために、図５における抵抗器Ｒ２，Ｒ２’の代
わりに、複数の抵抗器（図示の例では簡単化のために３
つの抵抗器Ｒ５〜Ｒ７のみ示される）と、各抵抗器の接
続点とトランジスタＱ１１のゲートの間にそれぞれ接続
された複数のｎチャネルトランジスタＱ２０〜Ｑ２２
と、外部からの制御情報（ロウアドレスストローブ信号
ＲＡＳＸ、コラムアドレスストローブ信号ＣＡＳＸ、ラ
イトイネーブル信号ＷＥＸ、基準電圧ＶREF （これにつ
いては内部で生成してもよい）、クロック信号ＣＬＫ、
アドレス信号ＡＤＤ）に基づいて各トランジスタＱ２０
〜Ｑ２２を選択的にオンオフする出力レベル制御回路Ｏ
ＬＣとを設けている。That is, as shown in FIG. 10, as a feature of this embodiment, the voltage level of the internal power supply voltage V CC2 can be controlled based on information that can be arbitrarily set from the outside. For this reason, instead of the resistors R2 and R2 'in FIG. 5, a plurality of resistors (in the example shown, 3
(Only one resistor R5 to R7 is shown), and a plurality of n-channel transistors Q20 to Q22 respectively connected between the connection point of each resistor and the gate of the transistor Q11.
External control information (row address strobe signal RASX, column address strobe signal CASX, write enable signal WEX, reference voltage V REF (this may be generated internally), clock signal CLK,
Each transistor Q20 based on the address signal ADD)
To an output level control circuit O for selectively turning on / off
LC is provided.
【００２７】図１１には出力レベル制御回路ＯＬＣの一
構成例が示され、図１２にはその動作波形が示される。
図１２の例示は、外部よりデータ（Ｄ）を書き込む場合
の動作波形を示しており、この例ではシンクロナスＤＲ
ＡＭを想定して図示されている。シンクロナスＤＲＡＭ
は、クロック信号ＣＬＫの立ち上がりエッジに同期して
動作する。電源投入直後に、クロック０の時点で、ロウ
アドレスストローブ信号ＲＡＳＸ、コラムアドレススト
ローブ信号ＣＡＳＸおよびライトイネーブル信号ＷＥＸ
を全て“Ｌ”レベルとすると、出力条件設定のモードに
なり、この時、各アドレス入力端にアドレス信号ＡＤＤ
を与え、設定する。出力条件が設定されると、基本的に
は、クロック信号に同期する点を除いて、通常のＤＲＡ
Ｍと同様の動作を行い、コラム選択および書き込み／読
み出しを行う。FIG. 11 shows a configuration example of the output level control circuit OLC, and FIG. 12 shows its operation waveform.
FIG. 12 shows an operation waveform when data (D) is externally written. In this example, the synchronous DR is used.
It is illustrated assuming AM. Synchronous DRAM
Operate in synchronization with the rising edge of the clock signal CLK. Immediately after power-on, at the time of clock 0, a row address strobe signal RASX, a column address strobe signal CASX, and a write enable signal WEX
Are set to the “L” level, a mode for output condition setting is set. At this time, the address signal ADD is applied to each address input terminal.
And set. When the output conditions are set, basically, the normal DRA
The same operation as in M is performed to perform column selection and write / read.
【００２８】図１１に示す回路はこれを実現するための
もので、図中、ＤＡ0 〜ＤＡ6 は差動増幅器を示し、基
準電圧ＶREF （＝１．５Ｖ）に対して各入力信号ＣＬ
Ｋ，ＲＡＳＸ，ＣＡＳＸ，ＷＥＸ，Ａ0 〜Ａn が高いか
低いかを検出する。差動増幅器ＤＡ0 の出力φ0 は各ゲ
ートＧ0 〜Ｇ5 に入力され、差動増幅器ＤＡ1 〜ＤＡ6
の各出力φ1 〜φ6 をラッチする。次いで、ゲートＧ6
で、ＲＡＳＸ, ＣＡＳＸおよびＷＥＸに対応する信号φ
1,φ2 およびφ3 が全て“Ｌ”レベルであることを検出
し、その出力ＮＧでゲートＧ7 〜Ｇ9 を開く。これによ
って、アドレス入力端の情報Ａ0 〜Ａn が、それぞれス
イッチＳＷ0 〜ＳＷn を介して対応するフリップフロッ
プＦＦ0 〜ＦＦn にラッチされる。このラッチされたデ
ータはノードＮ８〜Ｎ１０に出力され、トランジスタＱ
２０〜Ｑ２２の各ゲート（図１０参照）に供給される。The circuit shown in FIG. 11 is for realizing this. In FIG. 11, DA 0 to DA 6 indicate differential amplifiers, and each input signal CL corresponds to a reference voltage V REF (= 1.5 V).
K, RASX, CASX, WEX, detects whether A 0 .about.An is high or low. Output phi 0 of the differential amplifier DA 0 is input to each gate G 0 ~G 5, the differential amplifier DA 1 to DA 6
It latches each output phi 1 to [phi] 6 of. Next, the gate G 6
And signals φ corresponding to RASX , CASX and WEX
1, phi 2 and phi 3 detects that all "L" level, opening the gate G 7 ~G 9 at its output NG. Thus, the information A 0 .about.An the address inputs are latched in the flip-flop FF 0 ~FFn corresponding respectively through switches SW 0 ~SWn. The latched data is output to nodes N8 to N10,
It is supplied to each of the gates 20 to Q22 (see FIG. 10).
【００２９】一方、これとは別に、ヒューズによって固
定的に記憶する機能も準備する。このために、ヒューズ
Ｆ0 〜Ｆn とＦx を設け、ヒューズＦ0 〜Ｆn にはノー
ドＮ８〜Ｎ１０に送るべき情報を記憶させ、ヒューズＦ
x には各スイッチＳＷ0 〜ＳＷn をヒューズ側に切り換
えるための情報を記憶させる。なお、各ヒューズＦ0〜
Ｆn およびＦx は、外部から紫外線を照射することによ
って任意に切断することができる。On the other hand, a function for fixedly storing data by a fuse is prepared separately. For this, the fuse F 0 to Fn and Fx provided, the fuse F 0 to Fn stores the information to be sent to node N8～N10, fuse F
The x stores the information for switching the respective switches SW 0 ~SWn the fuse side. Each of the fuses F 0 to
Fn and Fx can be arbitrarily cut by externally irradiating ultraviolet rays.
【００３０】このように、図１１に示す回路構成によれ
ば、外部から任意に出力条件を設定でき、また、ヒュー
ズを用いて固定的に記憶させることも可能である。従っ
て、この第４実施例（図１０〜図１２参照）によれば、
終端抵抗の有無もしくは変動に応じて適宜、内部電源電
圧ＶCC2,ＶSS2 の電位を最適値に選択することが可能と
なる。As described above, according to the circuit configuration shown in FIG. 11, it is possible to arbitrarily set the output conditions from the outside, and it is also possible to store the data in a fixed manner using a fuse. Therefore, according to the fourth embodiment (see FIGS. 10 to 12),
The potentials of the internal power supply voltages V cc2 and V ss2 can be appropriately selected according to the presence or the variation of the terminating resistor.
【００３１】なお、第４実施例では電源回路の構成を第
２実施例（図４，図５参照）と対比させる形で説明した
が、第４実施例で用いた電源回路は第１実施例（図１，
図２参照）にも同様に適用可能であることは当業者には
明らかであろう。In the fourth embodiment, the configuration of the power supply circuit has been described in comparison with the second embodiment (see FIGS. 4 and 5). However, the power supply circuit used in the fourth embodiment is the same as that of the first embodiment. (Figure 1,
It will be clear to a person skilled in the art that the same is applicable to FIG.
【００３２】[0032]
【発明の効果】以上説明したように本発明によれば、高
速化のための小振幅動作を実現する一方で、出力トラン
ジスタの駆動能力を高めることができる。また、終端抵
抗が無い場合でも、小振幅動作を実現することが可能と
なる。As described above, according to the present invention, the driving capability of the output transistor can be increased while realizing a small amplitude operation for speeding up. Further, even when there is no terminating resistor, it is possible to realize a small amplitude operation.
【図１】本発明の第１実施例としての半導体集積回路に
おける要部の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a main part in a semiconductor integrated circuit as a first embodiment of the present invention.
【図２】図１における電源回路の一構成例を示す回路図
である。FIG. 2 is a circuit diagram illustrating a configuration example of a power supply circuit in FIG. 1;
【図３】図１の回路の動作波形図である。FIG. 3 is an operation waveform diagram of the circuit of FIG. 1;
【図４】本発明の第２実施例としての半導体集積回路に
おける要部の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a main part in a semiconductor integrated circuit as a second embodiment of the present invention.
【図５】図４における電源回路の一構成例を示す回路図
である。FIG. 5 is a circuit diagram showing one configuration example of a power supply circuit in FIG. 4;
【図６】図４の回路の動作波形図である。FIG. 6 is an operation waveform diagram of the circuit of FIG. 4;
【図７】本発明の第３実施例としての半導体集積回路に
おける要部の構成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a main part in a semiconductor integrated circuit as a third embodiment of the present invention.
【図８】図７における基準電圧用電源回路の一構成例を
示す回路図である。8 is a circuit diagram showing a configuration example of a reference voltage power supply circuit in FIG. 7;
【図９】図７の回路の動作波形図である。FIG. 9 is an operation waveform diagram of the circuit of FIG. 7;
【図１０】本発明の第４実施例としての半導体集積回路
における要部の構成を示す回路図である。FIG. 10 is a circuit diagram showing a configuration of a main part in a semiconductor integrated circuit according to a fourth embodiment of the present invention.
【図１１】図１０における出力レベル制御回路の一構成
例を示す回路図である。11 is a circuit diagram showing a configuration example of an output level control circuit in FIG.
【図１２】図１１の回路の動作波形図である。FIG. 12 is an operation waveform diagram of the circuit of FIG. 11;
【図１３】従来形における出力回路の適用例を示す図で
ある。FIG. 13 is a diagram showing an application example of an output circuit in a conventional type.
ＯＬＣ…出力レベル制御回路 Ｐ１〜Ｐ５…電源回路 Ｑ１，Ｑ５，Ｑ８，Ｑ１２，Ｑ１４…ｐチャネルトラン
ジスタ Ｑ２，Ｑ６，Ｑ７，Ｑ１３，Ｑ１５，Ｑ２０，Ｑ２１，
Ｑ２２…ｎチャネルトランジスタ ＶCC，ＶSS…電源相当電圧（外部電源電圧） ＶCC2,ＶSS2 …電源相当電圧 ＶOH…“Ｈ”レベルを規定する第１の出力電圧
（ＶOUT ） ＶOL…“Ｌ”レベルを規定する第２の出力電圧
（ＶOUT ） ＶTT…所定の基準電圧（＝ＶCC／２）OLC output level control circuits P1 to P5 power supply circuits Q1, Q5, Q8, Q12, Q14 p-channel transistors Q2, Q6, Q7, Q13, Q15, Q20, Q21,
Q22 ... n-channel transistor V CC, V SS ... supply equivalent voltage (external power supply voltage) V CC2, V SS2 ... supply equivalent voltage V OH ... "H" first output voltage defining a level (V OUT) V OL ... Second output voltage (V OUT ) defining the “L” level V TT ... Predetermined reference voltage (= V CC / 2)
Claims (8)
レベルを規定する第１の出力電圧（ＶOH）と“Ｌ”レベ
ルを規定する第２の出力電圧（ＶOL）を提供する出力回
路と、 実質的に無負荷状態の時の前記第１および第２の出力電
圧を、それぞれ電源相当電圧（ＶCC，ＶSS；ＶCC2,Ｖ
SS2)の絶対値よりも小さい絶対値を持つ所定の電圧レベ
ルとなるように制御する手段とを具備することを特徴と
する半導体集積回路。1. An "H" level for a predetermined reference voltage (V TT )
An output circuit for providing a first output voltage (V OH ) for defining a level and a second output voltage (V OL ) for defining an “L” level; The second output voltages are respectively converted to power supply equivalent voltages (V CC , V SS ; V CC2, V CC
Means for controlling the voltage to a predetermined voltage level having an absolute value smaller than the absolute value of SS2 ).
ＶSS）および前記所定の基準電圧の供給を受けて、該外
部電源電圧より小さい内部電源電圧を生成する電源回路
（Ｐ１，Ｐ２；Ｐ３，Ｐ４）と、該内部電源電圧の供給
を受けて前記第１および第２の出力電圧を提供する駆動
回路とを具備することを特徴とする請求項１に記載の半
導体集積回路。2. An output circuit comprising: an external power supply voltage (V CC ,
Vss ) and the predetermined reference voltage, and a power supply circuit (P1, P2; P3, P4) for generating an internal power supply voltage smaller than the external power supply voltage. 2. The semiconductor integrated circuit according to claim 1, further comprising: a driving circuit for providing first and second output voltages.
給を受けて作動するＣＭＯＳ構成の回路部（Ｑ５，Ｑ
６；Ｑ１２〜Ｑ１５）と、該回路部の出力に応答して前
記第１の出力電圧を提供するｎチャネルトランジスタ
（Ｑ７）と、前記回路部の出力に応答して前記第２の出
力電圧を提供するｐチャネルトランジスタ（Ｑ８）とを
具備することを特徴とする請求項２に記載の半導体集積
回路。3. The driving circuit according to claim 1, wherein the driving circuit operates in response to the supply of the internal power supply voltage.
6; Q12 to Q15), an n-channel transistor (Q7) for providing the first output voltage in response to the output of the circuit unit, and the second output voltage in response to the output of the circuit unit. 3. The semiconductor integrated circuit according to claim 2, further comprising a provided p-channel transistor (Q8).
電源電圧の供給を受けて作動する１組のＣＭＯＳ構成の
トランジスタ（Ｑ５，Ｑ６）を有し、該ＣＭＯＳ構成の
トランジスタの出力により前記ｎチャネルトランジスタ
およびｐチャネルトランジスタの各ゲート電位が共通に
制御されることを特徴とする請求項３に記載の半導体集
積回路。4. The CMOS-structured circuit section includes a pair of CMOS-structured transistors (Q5, Q6) that operate in response to the supply of the internal power supply voltage, and the output of the CMOS-structured transistor causes the n-type transistor to operate. 4. The semiconductor integrated circuit according to claim 3, wherein the gate potentials of the channel transistor and the p-channel transistor are commonly controlled.
電源電圧の供給を受けて作動する２組の直列接続された
ＣＭＯＳ構成のトランジスタ（Ｑ１２〜Ｑ１５）を有
し、一方のＣＭＯＳ構成のトランジスタの出力により前
記ｎチャネルトランジスタのゲート電位が制御され、他
方のＣＭＯＳ構成のトランジスタの出力により前記ｐチ
ャネルトランジスタのゲート電位が制御されることを特
徴とする請求項３に記載の半導体集積回路。5. The CMOS-structured circuit section includes two series-connected CMOS-structured transistors (Q12 to Q15) that operate in response to the supply of the internal power supply voltage, and one of the CMOS-structured transistors. 4. The semiconductor integrated circuit according to claim 3, wherein a gate potential of said n-channel transistor is controlled by an output of said n-channel transistor, and a gate potential of said p-channel transistor is controlled by an output of said other CMOS transistor.
と前記他方のＣＭＯＳ構成のトランジスタの接続点に前
記基準電圧を供給する電源回路（Ｐ５）を更に具備する
ことを特徴とする請求項５に記載の半導体集積回路。6. The power supply circuit according to claim 5, further comprising a power supply circuit (P5) for supplying said reference voltage to a connection point between said one CMOS transistor and said other CMOS transistor. Semiconductor integrated circuit.
準電圧のライン間に接続された複数の抵抗器（Ｒ５〜Ｒ
７）と、各抵抗器により分圧された複数の電圧レベルを
択一的に選択するスイッチ手段（Ｑ２０〜Ｑ２２）と、
外部からの制御情報に基づいて該スイッチ手段のオンオ
フを制御する回路（ＯＬＣ）とを具備し、前記外部から
の制御情報に基づいて前記内部電源電圧の電圧レベルを
可変に制御することを特徴とする請求項２から６のいず
れか一項に記載の半導体集積回路。7. The power supply circuit includes a plurality of resistors (R5 to R5) connected between an external power supply voltage and a line of the reference voltage.
7) and switch means (Q20 to Q22) for selectively selecting a plurality of voltage levels divided by each resistor;
A circuit (OLC) for controlling on / off of the switch means based on external control information, wherein the voltage level of the internal power supply voltage is variably controlled based on the external control information. The semiconductor integrated circuit according to claim 2.
生成され、外部電源電圧（ＶCC，ＶSS）の中間電位に設
定されることを特徴とする請求項１から７のいずれか一
項に記載の半導体集積回路。8. The method according to claim 1, wherein the predetermined reference voltage (V TT ) is internally generated and set to an intermediate potential of external power supply voltages (V CC , V SS ). 9. The semiconductor integrated circuit according to claim 1.
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