JP3141832B2 - A / D converter and A / D converter using the same - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はＡ／Ｄ変換器及びそ
れを用いたＡ／Ｄ変換装置に関し、特に高分解能で高速
で、かつ回路の簡単化を図ったＡ／Ｄ変換器及びそれを
用いたＡ／Ｄ変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D converter and an A / D converter using the same, and more particularly , to an A / D converter with high resolution, high speed , and simplified circuit, and an A / D converter. The present invention relates to an A / D converter used.

【０００２】[0002]

【従来の技術】一般にＡ／Ｄ変換器は、入力されたアナ
ログ信号をディジタルデータに変換するものである。従
来のＡ／Ｄ変換器について図８，図９，図１０を参照し
て説明する。従来、この種のＡ／Ｄ変換器は、例えば、
Ｂｒｙａｎ Ａｃｋｌａｎｄらの「Ｃａｍｅｒａ ｏｎ
Ｃｈｉｐ」（ＩＳＳＣＣ９６ ＤＩＧＥＳＴ ＯＦＴ
ＥＣＮＩＣＡＬ ＰＡＰＥＲＳ ＴＡ１．２ １９９６
年）に示されているように、一般のアナログ信号をディ
ジタル信号に変換するＡ／Ｄ変換器において、高分解
能、高速、回路の簡単化を目的として用いられている。2. Description of the Related Art Generally, an A / D converter converts an input analog signal into digital data. A conventional A / D converter will be described with reference to FIGS. 8, 9, and 10. FIG. Conventionally, this type of A / D converter is, for example,
"Camera on" by Bryan Ackland et al.
Chip "(ISSCC96 DIGEST OFT
ECNICAL PAPERS TA1.2 1996
As shown in FIG. 1, an A / D converter for converting a general analog signal into a digital signal is used for the purpose of high resolution, high speed, and simplification of a circuit.

【０００３】図８は、従来のシングルスロープ型と呼ば
れるＡ／Ｄ変換器の構成図である。同図では２次元に配
置された画素２３１を有するセンサ部２３０から１行ご
との画素信号が同時に出力される場合に適用したＡ／Ｄ
変換器を示している。破線で示されている領域２０１
ａ，２０１ｂ、…は全て同じ構成であり、各画素列ごと
に形成されている。FIG. 8 is a block diagram of a conventional single slope type A / D converter. In the figure, A / D applied when pixel signals for each row are simultaneously output from the sensor unit 230 having the pixels 231 arranged two-dimensionally.
4 shows a converter. Area 201 indicated by broken line
a, 201b,... have the same configuration, and are formed for each pixel column.

【０００４】Ａ／Ｄ変換器の基本回路は、クロック回路
からのクロック数をカウントするカウンタ回路２０５
と、その出力ディジタルデータを入力として負極性の振
幅が単調に増加するアナログデータを出力するＤ／Ａ変
換器２０６と、破線で示されている領域２０１ａとから
構成されている。そして、領域２０１ａは、アナログ入
力信号をサンプリングしてホールドするサンプル＆ホー
ルド回路（以後、“Ｓ／Ｈ回路”と略称する）２０７ａ
と、このＳ／Ｈ回路の出力とＤ／Ａ変換器２０６からの
出力との大きさを比較する比較器２０８ａと、この比較
器の出力をラッチ制御信号としカウンタ回路２０５から
の出力ディジタルデータを入力データとするラッチ回路
２０９ａとを含んで構成されている。The basic circuit of the A / D converter is a counter circuit 205 for counting the number of clocks from the clock circuit.
, A D / A converter 206 that receives the output digital data as input, and outputs analog data of which the amplitude of the negative polarity monotonically increases, and an area 201a indicated by a broken line. A region 201a is a sample-and-hold circuit (hereinafter abbreviated as "S / H circuit") 207a for sampling and holding an analog input signal.
And a comparator 208a for comparing the magnitude of the output of this S / H circuit with the output of the D / A converter 206, and using the output of this comparator as a latch control signal to output digital data from the counter circuit 205. And a latch circuit 209a for input data.

【０００５】次に、かかる構成からなるＡ／Ｄ変換器の
動作について説明する。なお、破線で示した領域２０１
ａ，２０１ｂ…は同じ動作であるため、以下は、領域２
０１ａの動作についてのみ説明する。Next, the operation of the A / D converter having the above configuration will be described. Note that the area 201 indicated by a broken line
a, 201b... perform the same operation, so that
Only the operation of 01a will be described.

【０００６】センサ部２３０に形成された画素２３１か
ら出力される負極性信号は、領域２０１ａのＡ／Ｄ変換
器のアナログ入力信号となる。このアナログ入力信号
は、所定の周期で発生するφＳ／Ｈパルスにより、Ｓ／
Ｈ回路２０７ａにおいてサンプル＆ホールドされる。サ
ンプル＆ホールドされた後に、カウンタ回路２０５にお
いてディジタルデータを出力し始める。The negative signal output from the pixel 231 formed in the sensor section 230 becomes an analog input signal of the A / D converter in the area 201a. This analog input signal is generated by the S / H pulse generated in a predetermined cycle,
Sampled and held in the H circuit 207a. After being sampled and held, the counter circuit 205 starts outputting digital data.

【０００７】このディジタルデータを入力とするＤ／Ａ
変換器２０６の出力とＳ／Ｈ回路２０７ａの出力との大
きさを比較器２０８ａにより比較する。そして、Ｄ／Ａ
変換器２０６の出力の振幅がＳ／Ｈ回路２０７ａの出力
に比べて大きくなった時に比較器２０８ａの出力信号は
ＨレベルからＬレベルに変化する（以後、“Ｈ→Ｌ”と
略称する）。この比較器の出力をラッチ制御信号として
いるラッチ回路２０９ａは、比較器出力がＬレベルにな
ったときに、カウンタ回路２０５の出力であるディジタ
ルデータをラッチして保持する。D / A using this digital data as input
The magnitude of the output of the converter 206 and the output of the S / H circuit 207a are compared by a comparator 208a. And D / A
When the amplitude of the output of converter 206 becomes larger than the output of S / H circuit 207a, the output signal of comparator 208a changes from H level to L level (hereinafter abbreviated as “H → L”). A latch circuit 209a using the output of the comparator as a latch control signal latches and holds digital data output from the counter circuit 205 when the output of the comparator becomes L level.

【０００８】以上の動作により、ラッチ回路２０９ａか
らラッチして出力されるディジタルデータが、画素２３
１から出力されるアナログ入力信号のＡ／Ｄ変換後のデ
ィジタルデータとなる。By the above operation, the digital data latched and output from the latch circuit 209a is output to the pixel 23
It becomes digital data after A / D conversion of the analog input signal output from 1.

【０００９】図９は、従来のＡ／Ｄ変換器の動作を示す
模式図である。ここでは説明を簡単にするために、３ビ
ットＡ／Ｄ変換器の例を示す。同図には、Ａ／Ｄ変換器
に入力されたアナログ入力信号が、サンプルされてホー
ルドされＳ／Ｈ回路２０７ａの出力として振幅がＶ0 の
場合が示されている。FIG. 9 is a schematic diagram showing the operation of a conventional A / D converter. Here, for the sake of simplicity, an example of a 3-bit A / D converter will be described. FIG. 7 shows a case where an analog input signal input to the A / D converter is sampled and held, and the output of the S / H circuit 207a has an amplitude of V0.

【００１０】カウンタ回路２０５のディジタルデータが
１００の時に、Ｓ／Ｈ回路２０７ａの出力Ｖ0 よりＤ／
Ａ変換器２０６の出力の振幅が大きくなり（電圧として
は小さくなり）、比較器２０８ａの出力がＨ→Ｌとなり
（図示せず）、ラッチ回路２０９ａはラッチ動作を行
い、Ａ／Ｄ変換の結果としてディジタルデータ１００が
得られる。このとき、Ａ／Ｄ変換された結果は、アナロ
グデータとしては振幅Ｖ3 である。電圧ΔＶ＝Ｖ3 −Ｖ
0 は、Ａ／Ｄ変換による量子化誤差である。When the digital data of the counter circuit 205 is 100, D / D is output from the output V0 of the S / H circuit 207a.
The amplitude of the output of the A converter 206 increases (decreases as a voltage), the output of the comparator 208a changes from H to L (not shown), the latch circuit 209a performs a latch operation, and the result of the A / D conversion is performed. As a result, digital data 100 is obtained. At this time, the result of the A / D conversion has the amplitude V3 as analog data. Voltage ΔV = V3−V
0 is a quantization error due to A / D conversion.

【００１１】図１０はＡ／Ｄ変換器を高分解能にするた
めの構成図である。この種のＡ／Ｄ変換器は、例えば特
開平１−２５３３１９号公報に示されている。FIG. 10 is a configuration diagram for making the A / D converter have a high resolution. An A / D converter of this type is disclosed in, for example, Japanese Patent Application Laid-Open No. 1-253319.

【００１２】同図に示されている回路は、アナログ入力
を粗くＡ／Ｄ変換するＡ／Ｄ変換器３０１と、この変換
結果をＤ／Ａ変換するＤ／Ａ変換器３０２と、入力アナ
ログデータとの差分を求めるための減算器３０３と、求
めた差分を増幅するアンプ３０４と、そして差分データ
をＡ／Ｄ変換するためのＡ／Ｄ変換器３０５と、このＡ
／Ｄ変換の結果を細かいＡ／Ｄ変換の結果にするために
ビットずらしを行う乗算器３０６と、Ａ／Ｄ変換器３０
１の粗いＡ／Ｄ変換結果と細かいＡ／Ｄ変換結果とを合
成する加算器３０７とを含んで構成されている。The circuit shown in FIG. 1 includes an A / D converter 301 for roughly A / D converting an analog input, a D / A converter 302 for D / A converting the conversion result, and input analog data. , An A / D converter 305 for A / D converting the difference data, and an A / D converter 305 for amplifying the obtained difference.
A multiplier 306 that performs bit shifting to make the result of the / D conversion into a fine A / D conversion result, and an A / D converter 30
1 and an adder 307 that combines the coarse A / D conversion result and the fine A / D conversion result.

【００１３】かかる構成とされた回路の動作は、以下の
ようになる。すなわち、Ａ／Ｄ変換器３０１で粗いＡ／
Ｄ変換を行い、この粗いＡ／Ｄ変換結果をＤ／Ａ変換器
３０２でＤ／Ａ変換する。そして、このＤ／Ａ変換結果
とアナログ入力との差分を減算器３０３で求め、この差
分結果をアンプ３０４で増幅する。この増幅後、Ａ／Ｄ
変換器３０５で細かいＡ／Ｄ変換を行い、乗算器３０６
でビットずらしを行う。最後に、加算器３０７でビット
合成を行う。こうすることによって、高分解能のＡ／Ｄ
変換を実現することができる。The operation of the circuit having such a configuration is as follows. That is, the A / D converter 301
D / A conversion is performed, and the coarse A / D conversion result is D / A converted by the D / A converter 302. Then, the difference between the D / A conversion result and the analog input is obtained by the subtractor 303, and the difference result is amplified by the amplifier 304. After this amplification, A / D
The converter 305 performs a fine A / D conversion, and a multiplier 306
To shift the bit. Finally, the adder 307 performs bit synthesis. By doing so, high resolution A / D
Conversion can be realized.

【００１４】[0014]

【発明が解決しようとする課題】上述した従来技術にお
いては、例えば、Ｎ（Ｎは２以上の整数、以下同じ）ビ
ットのＡ／Ｄ変換を行う場合に、Ｎビットを全て同じ方
式でＡ／Ｄ変換を行うために、２^N 個のカウント数を要
する。このため、シングルスロープ型Ａ／Ｄ変換器では
高分解能にするほど変換時間が長くなる。したがって、
高分解能で変換時間が短い用途には適用できないという
欠点がある。In the prior art described above, for example, when performing A / D conversion of N (N is an integer of 2 or more, the same applies hereinafter) bits, all N bits are A / D converted in the same manner. To perform D conversion, 2 ^N counts are required. For this reason, in a single-slope A / D converter, the higher the resolution, the longer the conversion time. Therefore,
There is a drawback that it cannot be applied to applications with high resolution and short conversion time.

【００１５】また従来、例えばＮビットのＡ／Ｄ変換を
行う場合に２^N 個のカウント数を短時間で発生させるた
めには、クロック周波数を高める必要がある。このた
め、シングルスロープ型Ａ／Ｄ変換器において変換時間
を短くするには、クロック周波数を高くする必要があ
り、アナログ回路等では、回路のクロック周波数の制限
等により、適用できない場合があるという欠点がある。Conventionally, for example, when performing N-bit A / D conversion, it is necessary to increase the clock frequency in order to generate 2 ^N counts in a short time. For this reason, in order to shorten the conversion time in the single-slope A / D converter, it is necessary to increase the clock frequency, and in an analog circuit or the like, it may not be applicable due to the limitation of the clock frequency of the circuit. There is.

【００１６】さらにまた、従来、細かいＡ／Ｄ変換を行
うためには、差分データを求める必要があり、粗いＡ／
Ｄ変換と同時に、Ｄ／Ａ変換を行い差分データを求める
ことができない。このため、高分解能にしようとする
と、はじめに粗いＡ／Ｄ変換を行った後に、ビット数が
同等以上のＤ／Ａ変換を行い差分データを求めた後、さ
らに細かいＡ／Ｄ変換を行う必要がある。このため、Ｄ
／Ａ変換を行うための時間が必要であり、高分解能のＡ
／Ｄ変換を行うための変換時間が長くなるという欠点が
ある。Furthermore, conventionally, in order to perform fine A / D conversion, it is necessary to obtain difference data, and coarse A / D conversion is required.
At the same time as D conversion, D / A conversion cannot be performed to obtain difference data. For this reason, in order to increase the resolution, it is necessary to perform coarse A / D conversion first, then perform D / A conversion with the same number of bits or more to obtain difference data, and then perform finer A / D conversion. is there. For this reason, D
/ A conversion requires time, and high resolution A
There is a disadvantage that the conversion time for performing the / D conversion becomes long.

【００１７】さらに、複数のデータについてのＡ／Ｄ変
換を行う際、各列ごとに形成したＡ／Ｄ変換器ごとに、
高分解能化のために粗いＡ／Ｄ変換器、Ｄ／Ａ変換器、
細かいＡ／Ｄ変換器等を設ける必要があり、回路の共有
化ができない等、回路規模を小さくすることができな
い。このため、センサ等の同時に複数のデータが出力さ
れる場合に、各列ごとに高分解能なＡ／Ｄ変換器を形成
すると、回路規模が大きくなるという欠点がある。した
がって、オンチップ化等、面積が制限される場合には、
回路規模を小さくするために分解能を低くしなければな
らないか、分解能を維持するために時系列で順次にＡ／
Ｄ変換を行うために変換時間が長くなるという欠点があ
った。Further, when performing A / D conversion on a plurality of data, each A / D converter formed for each column has:
Coarse A / D converter, D / A converter for higher resolution,
It is necessary to provide a fine A / D converter and the like, and the circuit scale cannot be reduced, for example, the circuit cannot be shared. For this reason, when a plurality of data are simultaneously output from a sensor or the like, forming a high-resolution A / D converter for each column has a disadvantage in that the circuit scale becomes large. Therefore, when the area is limited, such as on-chip,
Either the resolution must be lowered to reduce the circuit scale, or A /
There is a drawback that the conversion time becomes longer due to the D conversion.

【００１８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は低クロック周
波数で高速に動作し、かつ、高分解能なＡ／Ｄ変換器及
びそれを用いたＡ／Ｄ変換装置を提供することである。
また、本発明の他の目的は、回路規模が小さく、オンチ
ップ化に適したＡ／Ｄ変換器及びそれを用いたＡ／Ｄ変
換装置を提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned drawbacks of the prior art, and an object of the present invention is to provide an A / D converter which operates at a high speed at a low clock frequency and has a high resolution, and uses the A / D converter. An object of the present invention is to provide an A / D converter.
It is another object of the present invention to provide an A / D converter which has a small circuit scale and is suitable for on-chip implementation, and an A / D converter using the same.

【００１９】[0019]

【課題を解決するための手段】本発明によるＡ／Ｄ変換
器は、ディジタルデータに変換すべき入力アナログ信号
と値が順次変化する基準ディジタルデータに相当するア
ナログ信号とを順次比較する第１の比較手段と、前記第
１の比較手段の比較結果の内容が変化した変化時点にお
ける前記基準ディジタルデータをラッチする第１のラッ
チ手段とを有し、このラッチされているデータを変換結
果として出力する第１のＡ／Ｄ変換部と、前記入力アナ
ログ信号と前記基準ディジタルデータに相当するアナロ
グ信号との差を常時出力する差分検出手段を有し、前記
変化時点における前記差分検出手段の出力をディジタル
データに変換して出力する第２のＡ／Ｄ変換部と、前記
第１のＡ／Ｄ変換部の出力と前記第２のＡ／Ｄ変換部の
出力とを合成し前記入力アナログ信号を変換した変換後
のディジタルデータとして出力する合成手段とを含み、
前記第２のＡ／Ｄ変換部は、前記変化時点における前記
差分検出手段の出力を保持する保持手段と、前記基準デ
ィジタルデータに相当するアナログ信号を、自変換手段
の出力の最大値が前記第１のＡ／Ｄ変換部の最小分解能
の大きさに等しくなるように減衰させて出力する減衰手
段と、前記保持手段の保持内容と前記減衰手段の出力と
を順次比較する第２の比較手段と、前記第２の比較手段
の比較結果の内容が変化した変化時点における前記基準
ディジタルデータをラッチする第２のラッチ手段とを有
し、このラッチされているデータを変換結果として出力
することを特徴とする。 An A / D converter according to the present invention first compares an input analog signal to be converted into digital data with an analog signal corresponding to reference digital data whose value sequentially changes. Comparing means, and first latch means for latching the reference digital data at the time when the content of the comparison result of the first comparing means changes, and outputs the latched data as a conversion result A first A / D converter, and a difference detecting means for constantly outputting a difference between the input analog signal and an analog signal corresponding to the reference digital data, wherein an output of the difference detecting means at the time of the change is digitally output. A second A / D converter that converts the data into data and outputs the data, and combines the output of the first A / D converter and the output of the second A / D converter before combining them. And a synthesizing means for outputting as the digital data after conversion obtained by converting the input analog signal,
The second A / D converter is configured to perform the conversion at the time of the change.
Holding means for holding the output of the difference detecting means;
An analog signal equivalent to digital data
Is the minimum resolution of the first A / D converter.
Attenuator that attenuates the output to equal the size of
A step, a holding content of the holding means, and an output of the damping means.
Second comparing means for sequentially comparing
The reference at the time when the content of the comparison result changes
Second latch means for latching digital data.
And outputs the latched data as a conversion result.
It is characterized by doing.

【００２０】[0020]

【００２１】また、本発明による他のＡ／Ｄ変換器は、
前記入力アナログ信号と前記保持手段の保持内容とを択
一的に出力する第１のスイッチ手段と、前記基準ディジ
タルデータに相当するアナログ信号と前記減衰手段の出
力とを択一的に出力する第２のスイッチ手段と、前記第
１及び第２のスイッチ手段からの出力に応じて前記入力
アナログ信号と前記基準ディジタルデータに相当するア
ナログ信号とを比較する第１の比較動作並びに前記保持
手段の保持内容と前記減衰手段の出力とを比較する第２
の比較動作のいずれか一方の動作を行う共用比較回路
と、前記共用比較回路の比較結果の内容が変化した変化
時点における前記基準ディジタルデータをラッチする共
用ラッチ回路とを含み、前記共用比較回路を前記第１の
比較手段及び前記第２の比較手段として用い、前記共用
ラッチ回路を前記第１のラッチ手段及び前記第２のラッ
チ手段として用いるようにしたことを特徴とする。Further, another A / D converter according to the present invention includes:
A first switch for selectively outputting the input analog signal and the content held by the holding unit; and a second switch for selectively outputting an analog signal corresponding to the reference digital data and an output of the attenuating unit. 2 switch means, a first comparing operation for comparing the input analog signal with an analog signal corresponding to the reference digital data according to an output from the first and second switch means, and holding of the holding means. A second comparing the content with the output of said damping means;
And a shared latch circuit that latches the reference digital data at the time when the content of the comparison result of the shared comparison circuit changes, the shared comparison circuit comprising: The shared latch circuit is used as the first latch means and the second latch means, and the shared latch circuit is used as the first latch means and the second latch means.

【００２２】本発明によるＡ／Ｄ変換装置は、Ｎ行（Ｎ
は正の整数、以下同じ）及びＭ列（Ｍは２以上の整数、
以下同じ）に配置され配置されたセンサ素子群からなる
二次元センサの出力信号をディジタルデータに変換する
Ａ／Ｄ変換装置であって、上記Ａ／Ｄ変換器を、前記Ｍ
列のセンサ素子群に対し１対１に対応させて設けたこと
を特徴とする。The A / D converter according to the present invention has N rows (N
Is a positive integer, the same applies hereinafter) and M columns (M is an integer of 2 or more,
An A / D converter for converting an output signal of a two-dimensional sensor comprising a group of sensor elements arranged and arranged in the same manner into digital data.
The sensor elements are provided in a one-to-one correspondence with the sensor element groups in a row.

【００２３】また、本発明による他のＡ／Ｄ変換装置
は、Ｎ行及びＭ列に配置され配置されたセンサ素子群か
らなる二次元センサの出力信号をディジタルデータに変
換するＡ／Ｄ変換装置であって、請求項１〜６のいずれ
かに記載のＡ／Ｄ変換器を、前記Ｍ列のセンサ素子群の
うち複数列に対して共通に設け、この共通に設けたＡ／
Ｄ変換器を前記複数列のセンサ素子群に対して時分割に
接続するようにしたことを特徴とする。Another A / D converter according to the present invention is an A / D converter for converting an output signal of a two-dimensional sensor comprising sensor elements arranged in N rows and M columns into digital data. Wherein the A / D converter according to any one of claims 1 to 6 is provided in common for a plurality of rows of the M rows of sensor element groups, and the commonly provided A / D converter is provided.
The D converter is connected to the plurality of rows of sensor element groups in a time-division manner.

【００２４】[0024]

【００２５】[0025]

【００２６】要するに本変換器は、Ｎビットのシングル
スロープ型Ａ／Ｄ変換器であり、粗くＡ／Ｄ変換する上
位ビット用Ａ／Ｄ変換（ビット数Ｐ）と、細かくＡ／Ｄ
変換する下位ビット用Ａ／Ｄ変換（ビット数Ｑ）とを行
う。このため、従来Ａ／Ｄ変換に２^N 個必要だったカウ
ント数を、（２^P ＋２^Q ）個に減少させることができ
る。このため、高速で高分解能なＡ／Ｄ変換器を実現で
きる。なお、Ｐ及びＱは共に正の整数であり、Ｐ＋Ｑ＝
Ｎであるものとする。In short, the present converter is an N-bit single-slope A / D converter, in which A / D conversion for upper bits (bit number P) for coarse A / D conversion and fine A / D conversion are performed.
A / D conversion (bit number Q) for lower bits to be converted is performed. For this reason, the number of counts conventionally required for A / D conversion, which is 2 ^N, can be reduced to (2 ^P +2 ^Q ). Therefore, a high-speed and high-resolution A / D converter can be realized. Note that P and Q are both positive integers, and P + Q =
N.

【００２７】また、同じ変換時間で同じ分解能を実現す
る場合に、クロック周波数を低くすることができる。When the same resolution is realized in the same conversion time, the clock frequency can be reduced.

【００２８】さらにまた、本発明では、上位ビットのＡ
／Ｄ変換の動作と同時に下位ビット用Ａ／Ｄ変換の差分
データを検出している。すなわち、この検出した差分デ
ータを直接、下位ビットのＡ／Ｄ変換対象としているた
め、上位ビット用Ａ／Ｄ変換処理の終了後に、上位ビッ
ト用Ａ／Ｄ変換データをＤ／Ａ変換して、アナログ入力
信号と上位ビット用Ａ／Ｄ変換データとの差分検出を行
うことがない。このため、上位ビット用Ａ／Ｄ変換処理
終了後の所定の時間後に、下位ビット用Ａ／Ｄ変換処理
を行うことができ、Ａ／Ｄ変換に要する処理時間を短縮
することができるのである。Further, in the present invention, the upper bits A
At the same time as the / D conversion operation, difference data of the A / D conversion for lower bits is detected. That is, since the detected difference data is directly subjected to the A / D conversion of the lower bits, the A / D conversion data for the upper bits is D / A-converted after the A / D conversion processing for the upper bits is completed. There is no need to detect the difference between the analog input signal and the A / D conversion data for upper bits. Therefore, the A / D conversion processing for the lower bits can be performed a predetermined time after the A / D conversion processing for the upper bits is completed, and the processing time required for the A / D conversion can be reduced.

【００２９】[0029]

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。Next, an embodiment of the present invention will be described with reference to the drawings.

【００３０】図１は、本発明の第１の実施形態によるＡ
／Ｄ変換器の構成例を示すブロック図である。同図にお
いて、本発明の第１の実施形態によるＡ／Ｄ変換器は、
Ｎビットのシングルスロープ型Ａ／Ｄ変換器である。そ
して、本変換器は、アナログ入力信号をサンプリングし
てホールドするＳ／Ｈ回路７と、クロック回路からのク
ロック数をカウントするカウンタ回路５と、カウンタ回
路５の出力ディジタルデータを入力としその値の変化に
応じて負極性の信号振幅が単調に増加するアナログデー
タを出力するＤ／Ａ変換器６と、Ｓ／Ｈ回路７の出力と
Ｄ／Ａ変換器６の出力との大きさを比較することにより
ディジタルデータの上位ビットを得るために粗いＡ／Ｄ
変換を行う上位ビット用Ａ／Ｄ変換部２（ビット数Ｐ）
と、この変換結果と入力信号との差分をＡ／Ｄ変換して
ディジタルデータの下位ビットを得るために細かいＡ／
Ｄ変換を行う下位ビット用Ａ／Ｄ変換部３（ビット数
Ｑ）と、変換後の上位ビットと下位ビットとを合成して
Ｎビットのディジタルデータを生成するビット合成回路
４とを含んで構成されている。FIG. 1 is a block diagram of a first embodiment of the present invention.
It is a block diagram which shows the example of a structure of a / D converter. Referring to FIG. 1, an A / D converter according to a first embodiment of the present invention includes:
This is an N-bit single-slope A / D converter. The converter includes an S / H circuit 7 for sampling and holding the analog input signal, a counter circuit 5 for counting the number of clocks from the clock circuit, and an output digital data of the counter circuit 5 which receives the digital data as an input. The magnitude of the output of the S / H circuit 7 and the magnitude of the output of the D / A converter 6 are compared with the D / A converter 6 that outputs analog data whose signal amplitude of the negative polarity monotonically increases according to the change. In order to obtain the upper bits of digital data, a coarse A / D
A / D converter 2 for upper bits for conversion (number of bits P)
And A / D conversion of the difference between the conversion result and the input signal to obtain a small A / D
A / D converter 3 for lower bits for performing D conversion (number of bits Q) and a bit combining circuit 4 for combining upper bits and lower bits after conversion to generate N-bit digital data Have been.

【００３１】上位ビット用Ａ／Ｄ変換部２（ビット数
Ｐ）は、Ｓ／Ｈ回路７の出力とＤ／Ａ変換器６の出力と
の大きさを比較してその比較結果をＬレベル又はＨレベ
ルで出力する比較器８と、この比較器８の出力を反転す
るインバータ１５と、この反転出力を入力の１つとする
ＯＲゲート１６と、このゲート１６から出力される制御
信号Ｓ７に応じてラッチ動作をし、カウンタ５からのデ
ィジタルデータを入力データとする上位ビット用ラッチ
回路９から構成されている。The upper bit A / D converter 2 (number of bits P) compares the magnitude of the output of the S / H circuit 7 with the magnitude of the output of the D / A converter 6, and compares the comparison result with the L level or The comparator 8 outputs at the H level, the inverter 15 inverts the output of the comparator 8, an OR gate 16 having the inverted output as one of its inputs, and a control signal S7 output from the gate 16. It comprises a latch circuit 9 for upper bits that performs a latch operation and uses digital data from the counter 5 as input data.

【００３２】一方、下位ビット用Ａ／Ｄ変換部３（ビッ
ト数Ｑ）は、Ｄ／Ａ変換器６の出力信号とＳ／Ｈ回路７
の出力信号との差分を出力する差分検出回路１０と、そ
の差分出力をサンプリングしてホールドするＳ／Ｈ回路
１１と、自回路の出力の最大値がＤ／Ａ変換器６の最小
分解能（ＬＳＢ；Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ
Ｂｉｔ）の大きさに等しくなるように所定のゲインＫ
をかけてＤ／Ａ変換器６の出力を減衰させるアンプ回路
１２と、このアンプ回路１２の出力とＳ／Ｈ回路１１の
出力との大きさを比較してその比較結果をＬレベル又は
Ｈレベルで出力する比較器１３と、この比較器１３の出
力を反転するインバータ１７と、この反転出力を入力の
１つとするＯＲゲート１８と、このゲート１８から出力
される制御信号Ｓ１２に応じてラッチ動作をし、カウン
タ５からのディジタルデータを入力データとする下位ビ
ット用ラッチ回路１４とを含んで構成されている。On the other hand, the lower bit A / D converter 3 (the number of bits Q) outputs the output signal of the D / A converter 6 and the S / H circuit 7
, An S / H circuit 11 that samples and holds the difference output, and that the maximum value of the output of its own circuit is the minimum resolution (LSB) of the D / A converter 6. ; Least Significant
Predetermined gain K such that it is equal to the magnitude of
And an amplifier circuit 12 that attenuates the output of the D / A converter 6, compares the magnitude of the output of the amplifier circuit 12 with the output of the S / H circuit 11, and compares the comparison result with the L level or the H level. , An inverter 17 for inverting the output of the comparator 13, an OR gate 18 having the inverted output as one of its inputs, and a latch operation in response to a control signal S12 output from the gate 18. And a lower-bit latch circuit 14 that receives digital data from the counter 5 as input data.

【００３３】なお比較器８及び１３は、周知のコンパレ
ータ等を用いて構成することができる。また、差分検出
回路１０は、周知の演算増幅器等を用いて構成すること
ができる。The comparators 8 and 13 can be configured using a well-known comparator or the like. Further, the difference detection circuit 10 can be configured using a known operational amplifier or the like.

【００３４】ビット合成回路４は、ラッチ回路９、ラッ
チ回路１４のディジタルデータを夫々上位ビット、下位
ビットとしてラッチすることにより、Ｎビットのディジ
タルデータとして合成する２つのラッチ回路によって構
成されている。The bit synthesizing circuit 4 is composed of two latch circuits that synthesize digital data of N bits by latching digital data of the latch circuits 9 and 14 as upper bits and lower bits, respectively.

【００３５】また本変換器では、ラッチ回路９及び４へ
のラッチ制御信号Ｓ７及びＳ１２並びにビット合成回路
４内のラッチ回路へのラッチ制御信号を生成するため
に、インバータ２１及び２２並びにＯＲゲート２０及び
２１を用いている。In this converter, the inverters 21 and 22 and the OR gate 20 are used to generate the latch control signals S7 and S12 to the latch circuits 9 and 4 and the latch control signal to the latch circuit in the bit synthesizing circuit 4. And 21 are used.

【００３６】なお、後述するが、センサ等、複数のアナ
ログ信号が同時に出力され、センサ各列ごとにＡ／Ｄ変
換部を有する場合には、破線で示されている領域１内の
Ｓ／Ｈ回路７、上位ビット用Ａ／Ｄ変換部２、下位ビッ
ト用Ａ／Ｄ変換部３及びビット合成回路４が各列ごとに
形成される。一方、カウンタ回路５とＤ／Ａ変換器６は
チップ全体で１組だけ形成すれば良い。As will be described later, when a plurality of analog signals such as sensors are output simultaneously and an A / D converter is provided for each sensor column, the S / H in the area 1 indicated by the broken line is provided. A circuit 7, an upper bit A / D converter 2, a lower bit A / D converter 3, and a bit synthesizing circuit 4 are formed for each column. On the other hand, only one set of the counter circuit 5 and the D / A converter 6 is required for the entire chip.

【００３７】かかる構成において、上位ビット用Ａ／Ｄ
変換部２の動作と同時に下位ビット用Ａ／Ｄ変換部３用
の差分データを検出し、上位ビット用Ａ／Ｄ変換終了後
の一定の時間後に下位ビット用Ａ／Ｄ変換部の処理を行
う。このとき、上位ビット用Ａ／Ｄ変換処理後に、上位
ビット用Ａ／Ｄ変換ディジタルデータをＤ／Ａ変換して
入力アナログ信号との差分検出を行わない。In such a configuration, the A / D for the upper bit
Simultaneously with the operation of the converter 2, the differential data for the lower bit A / D converter 3 is detected, and the lower bit A / D converter is processed after a fixed time after the completion of the upper bit A / D conversion. . At this time, after the upper-bit A / D conversion processing, the upper-bit A / D-converted digital data is D / A-converted and the difference from the input analog signal is not detected.

【００３８】つまり本変換器によるＡ／Ｄ変換方法は、
粗くＡ／Ｄ変換する第１のＡ／Ｄ変換ステップと、細か
くＡ／Ｄ変換する第２のＡ／Ｄ変換ステップとを行い、
入力アナログ信号をディジタルデータに変換するＡ／Ｄ
変換方法であり、第１のＡ／Ｄ変換ステップにおける変
換終了時点における変換結果と入力アナログ信号との差
分信号を第２のＡ／Ｄ変換ステップにおける変換対象と
しているのである。つまり、検出した差分データを直
接、下位ビットのＡ／Ｄ変換対象としているため、上位
ビット用Ａ／Ｄ変換処理の終了後に、上位ビット用Ａ／
Ｄ変換データをＤ／Ａ変換して、アナログ入力信号と上
位ビット用Ａ／Ｄ変換データとの差分検出を行うことが
ない。このため、上位ビット用Ａ／Ｄ変換処理終了後の
所定の時間後に、下位ビット用Ａ／Ｄ変換処理を行うこ
とができ、Ａ／Ｄ変換に要する処理時間を短縮すること
ができるのである。That is, the A / D conversion method by this converter is as follows.
Performing a first A / D conversion step for coarsely A / D conversion and a second A / D conversion step for fine A / D conversion;
A / D for converting input analog signal to digital data
This is a conversion method in which a difference signal between a conversion result at the end of conversion in the first A / D conversion step and an input analog signal is set as a conversion target in the second A / D conversion step. That is, since the detected difference data is directly subjected to A / D conversion of the lower bits, the A / D conversion for the upper bits is completed after the A / D conversion processing for the upper bits is completed.
The D / A conversion is performed on the D conversion data, and the difference between the analog input signal and the A / D conversion data for upper bits is not detected. Therefore, the A / D conversion processing for the lower bits can be performed a predetermined time after the A / D conversion processing for the upper bits is completed, and the processing time required for the A / D conversion can be reduced.

【００３９】より具体的なＡ／Ｄ変換方法は、以下の通
りである。すなわち、ディジタルデータに変換すべき入
力アナログ信号と値が順次変化する基準ディジタルデー
タに相当するアナログ信号とを順次比較する比較し、入
力アナログ信号と基準ディジタルデータに相当するアナ
ログ信号との差分データを出力し、上記比較結果の内容
が変化した変化時点における差分データをディジタルデ
ータに変換し、上記変化時点における基準ディジタルデ
ータと上記変換の結果とを合成しているのである。A more specific A / D conversion method is as follows. That is, an input analog signal to be converted to digital data is sequentially compared with an analog signal corresponding to reference digital data whose value sequentially changes, and the difference data between the input analog signal and the analog signal corresponding to the reference digital data is calculated. Then, the difference data at the time when the content of the comparison result changes is converted into digital data, and the reference digital data at the time of the change and the result of the conversion are combined.

【００４０】また、本Ａ／Ｄ変換器は、上位ビット用Ａ
／Ｄ変換器２、及び下位ビット用Ａ／Ｄ変換部３で少な
くとも、カウンタ及びＤ／Ａ変換器を共用する回路構成
になっている。以上により高速、高分解、小型化が可能
なＡ／Ｄ変換器を実現することができる。なお、後述す
るように、Ａ／Ｄ変換用の比較器、ラッチ制御回路、及
びディジタルデータ用ラッチ回路を共用することも可能
である。The present A / D converter has an A
The / D converter 2 and the A / D converter 3 for lower bits have a circuit configuration that shares at least a counter and a D / A converter. As described above, an A / D converter capable of high speed, high resolution, and downsizing can be realized. As will be described later, a comparator for A / D conversion, a latch control circuit, and a latch circuit for digital data can be shared.

【００４１】かかる構成からなるＡ／Ｄ変換器の動作に
ついて図２及び図３を参照して説明する。図２は、Ａ／
Ｄ変換器の動作を示す波形図である。また、図３はＡ／
Ｄ変換器の動作を示す模式図である。これら図２及び図
３において、Ａ／Ｄ変換のビット数について制限はない
が、ここでは説明を簡単にするため、上位ビット用Ａ／
Ｄ変換部２、下位ビット用Ａ／Ｄ変換部３ともに、ビッ
ト数を３ビットとし、合計６ビットの場合が示されてい
る。また、アナログ入力信号がＳ／Ｈ回路１１によりＳ
／Ｈされた信号が負極性の振幅Ｖ0 として示されてい
る。The operation of the A / D converter having such a configuration will be described with reference to FIGS. FIG.
FIG. 6 is a waveform chart showing the operation of the D converter. FIG. 3 shows A /
It is a schematic diagram which shows operation | movement of a D converter. 2 and 3, there is no limitation on the number of bits for A / D conversion, but for simplicity of description here, A / D
Each of the D conversion unit 2 and the A / D conversion unit 3 for lower bits has a bit number of 3 bits and a total of 6 bits is shown. Further, the analog input signal is sent to the S / H circuit 11
The / H signal is shown as the amplitude V0 of the negative polarity.

【００４２】信号Ｓ１は、上位ビット用Ａ／Ｄ変換部２
と下位ビット用Ａ／Ｄ変換部３の動作切替えのため信号
である。カウンタ５のカウント数が８（２進数「１１
１」）になったときに、ＨレベルとＬレベルとが切替わ
り、上位ビット用Ａ／Ｄ変換部２の動作時にはＨレベ
ル、下位ビット用Ａ／Ｄ変換部３の動作時にはＬレベル
である。The signal S1 is supplied to the A / D converter 2 for the upper bit.
And a signal for switching the operation of the A / D converter 3 for lower bits. If the count number of the counter 5 is 8 (binary "11
1 "), the level is switched between the H level and the L level, and is at the H level when the A / D converter 2 for the upper bit operates and at the L level when the A / D converter 3 for the lower bit operates. .

【００４３】信号Ｓ２は、アナログ入力信号をサンプル
＆ホールドするための制御信号φＳ／Ｈである。この制
御信号φＳ／ＨがＬレベルの時にアナログ入力信号をサ
ンプル＆ホールドし、Ｈレベルに変化した後にカウンタ
５がカウントを開始する。The signal S2 is a control signal φS / H for sampling and holding the analog input signal. When the control signal φS / H is at the L level, the analog input signal is sampled and held, and after changing to the H level, the counter 5 starts counting.

【００４４】信号Ｓ３は、図１中のクロック信号ＣＬＫ
である。The signal S3 is the clock signal CLK in FIG.
It is.

【００４５】信号Ｓ４は、カウンタ回路５の出力ディジ
タルデータである。カウンタ回路５では、「０００」か
ら「１１１」までの８クロックをアップカウント、この
カウント結果がディジタルデータとして出力される。ま
た、本例では「１１１」の後、３クロック期間だけカウ
ント動作を停止し、その後、再び「０００」から「１１
１」までの８クロックをアップカウントする。以後、同
様の動作を繰返す。なお、ここでは「０００」から「１
１１」までの８クロックをアップカウントした後に、カ
ウンタ回路５は３クロック期間だけカウント動作を停止
している。もっとも、この停止期間については、３クロ
ックに限定されるものではなく、任意なクロック数で良
い。The signal S4 is digital data output from the counter circuit 5. The counter circuit 5 counts up eight clocks from "000" to "111", and outputs the count result as digital data. Further, in this example, after “111”, the counting operation is stopped for three clock periods, and thereafter, from “000” to “11” again.
The 8 clocks up to "1" are counted up. Thereafter, the same operation is repeated. Here, “000” to “1”
After up-counting eight clocks up to "11", the counter circuit 5 stops counting for three clock periods. However, this suspension period is not limited to three clocks, but may be any number of clocks.

【００４６】信号Ｓ５は、Ｓ／Ｈ回路７から出力される
アナログ信号であり、信号Ｓ２のタイミングでサンプル
＆ホールドされたものである。ここで、Ｓ／Ｈ回路７か
ら出力されるアナログ信号は負極性で振幅はＶ0 であ
る。The signal S5 is an analog signal output from the S / H circuit 7, and is sampled and held at the timing of the signal S2. Here, the analog signal output from the S / H circuit 7 has a negative polarity and an amplitude of V0.

【００４７】信号Ｓ６は、比較器８の出力である。図３
に示されているように、カウンタ５からの信号Ｓ４が
「１００」になった時刻ｔ５（図２参照）においてＤ／
Ａ変換器６の出力振幅が信号Ｓ５よりも大きくなり、比
較器８の出力信号Ｓ６はＨレベルからＬレベルに変化す
る（以後、“Ｈ→Ｌ”と略称する）。なお、制御信号Ｔ
Ｇ１がＬレベルの期間は、動作に影響はないため無視し
て良い。The signal S6 is the output of the comparator 8. FIG.
At time t5 (see FIG. 2) when the signal S4 from the counter 5 becomes "100",
The output amplitude of the A converter 6 becomes larger than the signal S5, and the output signal S6 of the comparator 8 changes from the H level to the L level (hereinafter, abbreviated as “H → L”). The control signal T
The period when G1 is at the L level has no effect on the operation and can be ignored.

【００４８】信号Ｓ７は、上位ビット用ラッチ回路９の
ラッチ制御信号である。信号Ｓ７がＬレベルの時に、上
位ビット用ラッチ回路９がラッチ動作を行い、Ｈ→Ｌに
変化した時の入力データを保持し出力する。一方、Ｈレ
ベルに固定されている状態では、データは変化しない。
この信号Ｓ７は、制御信号ＴＧ１，クロックＣＬＫ（信
号Ｓ３）及び信号Ｓ６をインバータ１５，２１やゲート
１６，１９によって処理することにより、信号Ｓ６がＬ
レベルになる（信号Ｓ５よりＤ／Ａ変換器出力の振幅が
大きくなる）時には、Ｌレベルとならない。したがっ
て、その１クロック前のディジタルデータ「０１１」が
上位ビット用ラッチ回路９にラッチされることになる。The signal S7 is a latch control signal for the upper-bit latch circuit 9. When the signal S7 is at the L level, the upper bit latch circuit 9 performs a latch operation, and holds and outputs the input data when the signal changes from H to L. On the other hand, in the state where the data is fixed at the H level, the data does not change.
The signal S7 is processed by the control signals TG1, the clock CLK (signal S3) and the signal S6 by the inverters 15, 21 and the gates 16, 19, so that the signal S6 becomes low.
When the level becomes (the amplitude of the D / A converter output becomes larger than the signal S5), the level does not become L level. Therefore, the digital data “011” one clock before that is latched by the upper-bit latch circuit 9.

【００４９】信号Ｓ８は、上位ビット用ラッチ回路９の
出力ディジタルデータである。信号Ｓ７により、信号Ｓ
６がＬレベルになる１クロック前のディジタルデータ
「０１１」が、このラッチ回路９ラッチされている。こ
のディジタルデータ「０１１」が本Ａ／Ｄ変換器の上位
ビットのデータであり、図３中に示されているアナログ
電圧Ｖ1 に相当する。The signal S8 is digital data output from the upper-bit latch circuit 9. By the signal S7, the signal S
Digital data “011” one clock before the signal 6 becomes L level is latched by the latch circuit 9. The digital data "011" is the data of the upper bits of the A / D converter, and corresponds to the analog voltage V1 shown in FIG.

【００５０】信号Ｓ９は、差分検出器１０の出力アナロ
グデータである。この信号Ｓ９は、Ｓ／Ｈ回路７の出力
信号Ｓ５とＤ／Ａ変換器６の出力信号との差分を示して
いる。なお、差分検出器１０の動作は、上位ビット用Ａ
／Ｄ変換部２の動作中に同時に行われている。The signal S9 is analog data output from the difference detector 10. This signal S9 indicates the difference between the output signal S5 of the S / H circuit 7 and the output signal of the D / A converter 6. Note that the operation of the difference detector 10 is based on A
This is performed simultaneously during the operation of the / D conversion unit 2.

【００５１】信号Ｓ１０は、Ｓ／Ｈ回路１１の出力信号
である。Ｓ／Ｈ回路１１の制御信号は信号Ｓ７であるた
め、時刻ｔ５（図２参照）以後は、入力アナログ電圧Ｖ
0 と上位ビット用Ａ／Ｄ変換の結果であるアナログ電圧
Ｖ1 との差分であるアナログ電圧Ｖ2 を出力し続ける。The signal S10 is an output signal of the S / H circuit 11. Since the control signal of the S / H circuit 11 is the signal S7, after the time t5 (see FIG. 2), the input analog voltage V
An analog voltage V2 which is a difference between 0 and an analog voltage V1 which is a result of the A / D conversion for the upper bits is continuously output.

【００５２】信号Ｓ１１は、比較器１３の出力である。
図３に示されているように、カウンタ５からの信号Ｓ４
が「０１１」になった時刻ｔ１５（図２参照）におい
て、アンプ回路１２により減衰されたＤ／Ａ変換器６の
出力振幅が信号Ｓ１０よりも大きくなり、比較器１３の
出力信号Ｓ１１はＨ→Ｌに変化する。なお、制御信号Ｔ
Ｇ１がＨレベルの期間は、動作に影響はないため無視し
て良い。The signal S11 is the output of the comparator 13.
As shown in FIG. 3, the signal S4 from the counter 5
At time t15 (see FIG. 2) at which the signal becomes "011", the output amplitude of the D / A converter 6 attenuated by the amplifier circuit 12 becomes larger than the signal S10, and the output signal S11 of the comparator 13 becomes H → Changes to L. The control signal T
The period when G1 is at the H level has no effect on the operation and can be ignored.

【００５３】信号Ｓ１２は、下位ビット用ラッチ回路１
４のラッチ制御信号である。信号Ｓ１２がＬレベルの時
に、下位ビット用ラッチ回路１４がラッチ動作を行い、
Ｈ→Ｌに変化した時の入力データを保持し出力する。一
方、Ｈレベルに固定されている状態では、データは変化
しない。この信号Ｓ１２は、制御信号ＴＧ１，クロック
ＣＬＫ（信号Ｓ３）及び信号Ｓ１０をインバータ１７や
ゲート１８，２０によって処理することにより、信号Ｓ
１１がＬレベルになる時にはＬレベルとならない。した
がって、その１クロック前のディジタルデータ「０１
０」が下位ビット用ラッチ回路１４にラッチされること
になる。The signal S12 is the low-order bit latch circuit 1
4 is a latch control signal. When the signal S12 is at L level, the lower bit latch circuit 14 performs a latch operation,
Holds and outputs input data when H → L changes. On the other hand, in the state where the data is fixed at the H level, the data does not change. The signal S12 is obtained by processing the control signal TG1, the clock CLK (signal S3) and the signal S10 by the inverter 17 and the gates 18 and 20, thereby obtaining the signal S12.
When 11 goes low, it does not go low. Therefore, the digital data “01” one clock before that,
"0" is latched by the lower bit latch circuit 14.

【００５４】信号Ｓ１３は、下位ビット用ラッチ回路１
４の出力ディジタルデータである。信号Ｓ１２により、
信号Ｓ１１がＬレベルになる１クロック前のディジタル
データ「０１０」が、このラッチ回路１４にラッチされ
ている。このディジタルデータ「０１０」が本Ａ／Ｄ変
換器の下位ビットのデータであり、図３中に示されてい
るアナログ電圧Ｖ2 に相当する。The signal S13 is the lower bit latch circuit 1
4 is the output digital data. By the signal S12,
Digital data “010” one clock before the signal S 11 becomes L level is latched by the latch circuit 14. This digital data "010" is the lower bit data of the A / D converter, and corresponds to the analog voltage V2 shown in FIG.

【００５５】ディジタル出力信号Ｓ１４は、ビット合成
回路４から出力されるディジタルデータである。The digital output signal S14 is digital data output from the bit synthesizing circuit 4.

【００５６】かかる構成において、制御信号ＴＧ１をイ
ンバータ２２により反転したラッチ制御データがＬレベ
ルとなる時刻ｔ２０に、上位ビット用ラッチ回路９の出
力データである信号Ｓ８と下位ビット用ラッチ回路１４
の出力データである信号Ｓ１３とが、ビット合成回路４
にラッチされる。なお、ビット合成回路４を用いずに、
上位ビット用ラッチ９回路及び下位ビット用ラッチ回路
１４の出力データを、時刻ｔ１５から時刻ｔ２０までの
期間に使用すれば、ビット合成回路４の出力データと同
じ結果を得ることができる。また、インバータ１５，１
７，２１及び２２やゲート１６，１８，１９，２０を用
いた各論理回路は、図１に示されている構成に限定され
ることはなく、図２に示されている信号Ｓ７及び信号Ｓ
１２が得られれば他の構成の論理回路を用いても良い。In this configuration, at time t20 when the latch control data obtained by inverting the control signal TG1 by the inverter 22 becomes L level, the signal S8, which is the output data of the upper bit latch circuit 9, and the lower bit latch circuit 14
The signal S13 which is the output data of the bit synthesizing circuit 4
Latched. In addition, without using the bit synthesis circuit 4,
If the output data of the upper bit latch circuit 9 and the lower bit latch circuit 14 are used during the period from time t15 to time t20, the same result as the output data of the bit synthesis circuit 4 can be obtained. In addition, inverters 15 and 1
Each of the logic circuits using the gates 7, 21, and 22 and the gates 16, 18, 19, and 20 is not limited to the configuration shown in FIG. 1, but the signal S7 and the signal S7 shown in FIG.
As long as 12 is obtained, a logic circuit having another configuration may be used.

【００５７】図３に示されているように、「０１１」が
上位ビット、「０１０」が下位ビットとして夫々ラッチ
される間、「０００」から「１１１」までのクロック数
に相当する時間と、回路のリセット等に要する時間と、
再び「０００」から「１１１」までのクロック数に相当
する時間とを合計した時間がＡ／Ｄ変換１回に要する時
間となる。具体的には、時間Ｔ1 ，時間Ｔ2 ，時間Ｔ3
を全て合計した時間となる。したがって、クロック数２
³ ＋３＋２³ に相当する時間を要することになる。As shown in FIG. 3, while "011" is latched as an upper bit and "010" is latched as a lower bit, a time corresponding to the number of clocks from "000" to "111" is obtained. The time required for resetting the circuit, etc.
Again, the time obtained by adding the time corresponding to the number of clocks from “000” to “111” is the time required for one A / D conversion. Specifically, time T1, time T2, time T3
Is the total time. Therefore, the number of clocks 2
It takes ³ + 3 + 2 ³ time corresponding to.

【００５８】ここで、図１中のビット合成回路４からデ
ータが出力されるタイミングについて図４を参照して説
明する。図４には、図２中の信号ＴＧ１，Ｓ７，Ｓ８，
Ｓ１２，Ｓ１３，Ｓ１４の他、図１中のビット合成回路
４の内容（上位ビット及び下位ビット）が示されてい
る。同図において、信号ＴＧ１がＨレベルの期間Ａにお
いては、上位ビットデータが上位ビット用ラッチ回路９
にラッチ可能である。また、信号ＴＧ１がＬレベルの期
間Ｂにおいては、下位ビットデータが下位ビット用ラッ
チ回路１４にラッチ可能である。Here, the timing at which data is output from the bit synthesizing circuit 4 in FIG. 1 will be described with reference to FIG. FIG. 4 shows the signals TG1, S7, S8,
In addition to S12, S13, and S14, the contents (upper bits and lower bits) of the bit combining circuit 4 in FIG. 1 are shown. In the figure, during a period A in which the signal TG1 is at the H level, the upper bit data is
Can be latched. In the period B in which the signal TG1 is at the L level, the lower bit data can be latched by the lower bit latch circuit 14.

【００５９】信号Ｓ８は当初過渡状態であり、時刻ｔ４
の立下りタイミングにおいて、上位ビット用ラッチ回路
９に「０１１」がラッチされる。また、信号Ｓ１３も当
初過渡状態であるが、時刻ｔ１４の立下りタイミングに
おいて、下位ビット用ラッチ回路１４に「０１０」がラ
ッチされる。したがって、期間Ｃにおいては、上位ビッ
トデータが信号Ｓ８として出力され、下位ビットデータ
が信号Ｓ１３として出力されていることになる。The signal S8 is in a transient state at the beginning, and at time t4
"011" is latched in the upper-bit latch circuit 9 at the falling timing of. The signal S13 is also in a transient state at first, but “010” is latched by the lower-bit latch circuit 14 at the falling timing at the time t14. Therefore, in the period C, the upper bit data is output as the signal S8 and the lower bit data is output as the signal S13.

【００６０】そして、時刻ｔ２０においては、ビット合
成回路４に、上位ビット用ラッチ回路９の「０１１」と
下位ビット用ラッチ回路１４の「０１０」とがラッチさ
れる。よって、ビット合成回路４から「０１１０１０」
が出力されることになる。At time t20, "011" of the upper-bit latch circuit 9 and "010" of the lower-bit latch circuit 14 are latched by the bit synthesizing circuit 4. Therefore, the bit synthesizing circuit 4 outputs “011010”
Is output.

【００６１】なお、信号ＴＧ１は、以後もＨレベルの期
間ＡとＬレベルの期間Ｂとを交互に繰返すので、以上と
同様の動作によってＡ／Ｄ変換が引続き行われる。Since the signal TG1 repeats the H-level period A and the L-level period B alternately thereafter, A / D conversion is continuously performed by the same operation as described above.

【００６２】図１に戻り、本Ａ／Ｄ変換器では、上位ビ
ット用Ａ／Ｄ変換及び下位ビット用Ａ／Ｄ変換において
少なくとも、カウンタ及びＤ／Ａ変換器を共用している
ので、回路規模を小さくでき、オンチップ化が容易にな
るのである。Returning to FIG. 1, the present A / D converter shares at least the counter and the D / A converter in the A / D conversion for the upper bits and the A / D conversion for the lower bits, so that the circuit scale is large. Can be reduced, and the on-chip implementation becomes easy.

【００６３】次に、本発明の第２の実施の形態について
図面を参照して説明する。図５は本発明の第２の実施形
態によるＡ／Ｄ変換器の構成を示すブロック図である。
同図において、図１と同等部分は同一符号により示され
ており、その部分の詳細な説明は省略する。Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a block diagram showing a configuration of the A / D converter according to the second embodiment of the present invention.
In the figure, the same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description of those parts will be omitted.

【００６４】同図において、本実施形態によるＡ／Ｄ変
換器は、アナログ入力信号をサンプリングしてホールド
するＳ／Ｈ回路７と、クロック回路からのクロック数を
カウントするカウンタ回路５と、このカウンタ回路５の
出力ディジタルデータを入力としその値の変化に応じて
負極性の信号振幅が単調に増加するアナログデータを出
力するＤ／Ａ変換器６と、制御信号ＴＧ１により接続状
態が切替わるスイッチ１２４と、目的とするディジタル
データの上位ビット及び下位ビットを順次変換するため
のＡ／Ｄ変換部１０２と、差分検出回路１０と、Ｓ／Ｈ
回路１１と、上位ビットと下位ビットを合成してＮビッ
トのディジタルデータを生成するビット合成回路４とを
含んで構成されている。In the figure, the A / D converter according to the present embodiment includes an S / H circuit 7 for sampling and holding an analog input signal, a counter circuit 5 for counting the number of clocks from a clock circuit, A digital-to-analog (D / A) converter 6 that receives digital data output from the circuit 5 and outputs analog data whose signal amplitude monotonically increases in accordance with a change in the value, and a switch 124 whose connection state is switched by a control signal TG1. An A / D converter 102 for sequentially converting upper bits and lower bits of target digital data, a difference detection circuit 10, an S / H
The circuit includes a circuit 11 and a bit combining circuit 4 that combines upper bits and lower bits to generate N-bit digital data.

【００６５】Ａ／Ｄ変換部１０２は、比較器８と、この
比較器８の出力を入力とするインバータ１５と、この出
力及び制御信号ＴＧ１を入力とするＯＲゲート１６と、
この出力に応答してラッチ動作を行いカウンタ５からの
ディジタルデータを入力データとするラッチ回路１０９
から構成される。なお後述するが、同様に、センサ等の
複数のアナログ信号が同時に出力され、センサ各列ごと
にＡ／Ｄ変換器を有する場合には、破線で示されている
領域１０１が各列ごとに形成されるものとする。一方、
カウンタ回路５及びＤ／Ａ変換器６は、チップ全体で１
組だけ形成すれば良い。The A / D converter 102 includes a comparator 8, an inverter 15 receiving the output of the comparator 8, and an OR gate 16 receiving the output and the control signal TG1.
In response to this output, a latch operation is performed, and latch circuit 109 using digital data from counter 5 as input data.
Consists of As will be described later, similarly, when a plurality of analog signals from the sensors and the like are simultaneously output and an A / D converter is provided for each column of the sensor, an area 101 indicated by a broken line is formed for each column. Shall be performed. on the other hand,
The counter circuit 5 and the D / A converter 6 have 1
Only a pair need be formed.

【００６６】かかる構成において、はじめに、スイッチ
１２４が端子Ａと接続して、Ｓ／Ｈ回路７の出力とＤ／
Ａ変換器６の出力との大きさを比較することで、Ａ／Ｄ
変換部１０２は図１の上位ビット用Ａ／Ｄ変換部として
動作し、粗いＡ／Ｄ変換を行う。これと同時に、差分検
出回路１０及びＳ／Ｈ回路１１により差分検出を行う。
次に、スイッチ１２４が端子Ｂとの接続して、差分検出
回路１０の出力とＤ／Ａ変換器６の出力を減衰させたア
ンプ回路１２の出力との大きさを比較することで、図１
の下位ビット用Ａ／Ｄ変換部として動作する。最後にビ
ット合成回路４では制御信号ＴＧ１により、上位ビット
用Ａ／Ｄ変換の終了時に上位ビット用ラッチにＡ／Ｄ変
換結果をラッチし、同様に下位ビット用Ａ／Ｄ変換の終
了時にＡ／Ｄ変換結果をラッチする。以上の動作によ
り、Ｎビットのディジタルデータが生成され保持され
る。In such a configuration, first, the switch 124 is connected to the terminal A, and the output of the S / H circuit 7 and the D /
By comparing the magnitude with the output of the A converter 6, the A / D
The conversion unit 102 operates as an A / D conversion unit for upper bits in FIG. 1 and performs coarse A / D conversion. At the same time, difference detection is performed by the difference detection circuit 10 and the S / H circuit 11.
Next, the switch 124 is connected to the terminal B, and compares the magnitude of the output of the difference detection circuit 10 with the magnitude of the output of the amplifier circuit 12 in which the output of the D / A converter 6 is attenuated.
Operate as an A / D conversion unit for lower bits of. Finally, the bit synthesizing circuit 4 latches the A / D conversion result in the upper bit latch at the end of the upper bit A / D conversion by the control signal TG1. Similarly, at the end of the lower bit A / D conversion, the A / D conversion is performed. Latch the D conversion result. With the above operation, N-bit digital data is generated and held.

【００６７】本Ａ／Ｄ変換器の特徴は、図１の下位ビッ
ト用Ａ／Ｄ変換部３の比較器１３、インバータ１７、Ｏ
Ｒゲート１８、下位ビット用ラッチ１４を、スイッチ１
２４を用いることで上位ビット用Ａ／Ｄ変換部２と共用
したことである。このため、Ａ／Ｄ変換器の回路規模を
小さくすることができるのである。This A / D converter is characterized in that the comparator 13, the inverter 17, and the O / D converter of the A / D converter 3 for lower bits in FIG.
The R gate 18 and the lower bit latch 14 are connected to the switch 1
24 is shared with the A / D converter 2 for the upper bits. For this reason, the circuit scale of the A / D converter can be reduced.

【００６８】ここで、図５中のビット合成回路４からデ
ータが出力されるタイミングについて図６を参照して説
明する。図６には、図５中の信号ＴＧ１の他、ラッチ回
路１０９の出力、図５中のビット合成回路４の内容（上
位ビット及び下位ビット）、ビット合成回路４の出力が
示されている。同図において、信号ＴＧ１がＨレベルの
期間Ａにおいては、上位ビットデータがラッチ回路１０
９にラッチ可能である。また、信号ＴＧ１がＬレベルの
期間Ｂにおいては、下位ビットデータがラッチ回路１０
９にラッチ可能である。Here, the timing at which data is output from bit combination circuit 4 in FIG. 5 will be described with reference to FIG. FIG. 6 shows, in addition to the signal TG1 in FIG. 5, the output of the latch circuit 109, the contents (upper bits and lower bits) of the bit synthesizing circuit 4 in FIG. In the figure, during the period A in which the signal TG1 is at the H level, the upper bit data
9 can be latched. In the period B in which the signal TG1 is at the L level, the lower bit data is
9 can be latched.

【００６９】ラッチ回路１０９の出力は当初過渡状態で
あり、図４の場合と同様に「０１１」がラッチされた
後、信号ＴＧ１の立下りタイミングで上位ビットとして
ビット合成回路４にラッチされる。その後、ラッチ回路
１０９の出力は再び過渡状態となり、図４の場合と同様
に「０１０」がラッチされた後、信号ＴＧ１の立上りタ
イミングで下位ビットとしてビット合成回路４にラッチ
される。The output of the latch circuit 109 is initially in a transient state, and after "011" is latched as in the case of FIG. 4, it is latched by the bit synthesizing circuit 4 as an upper bit at the falling timing of the signal TG1. Thereafter, the output of the latch circuit 109 is again in a transient state, and "010" is latched in the same manner as in FIG. 4, and then latched by the bit synthesizing circuit 4 as a lower bit at the rising timing of the signal TG1.

【００７０】したがって、「０１０」がラッチされる信
号ＴＧ１の立上りタイミングから次の立下りタイミング
までの間においては、ビット合成回路４からは正しいデ
ータ「０１１０１０」が出力されることになる。Therefore, during the period from the rising timing of signal TG1 at which "010" is latched to the next falling timing, correct data "011010" is output from bit synthesizing circuit 4.

【００７１】本実施の形態においては、比較器、ラッチ
制御回路、及びディジタルデータ用ラッチ回路をも共用
しているので、図１の場合よりも回路を小型化でき、よ
りオンチップ化に適したＡ／Ｄ変換器を実現できるので
ある。In this embodiment, since the comparator, the latch control circuit and the latch circuit for digital data are also used in common, the circuit can be made smaller than in the case of FIG. 1 and more suitable for on-chip implementation. An A / D converter can be realized.

【００７２】次に、本発明の第３の実施の形態について
図面を参照して説明する。図７は本発明の第３の実施形
態によるＡ／Ｄ変換装置の構成を示すブロック図であ
る。同図において、図１及び図２と同等部分は同一符号
により示されており、その部分の詳細な説明は省略す
る。Next, a third embodiment of the present invention will be described with reference to the drawings. FIG. 7 is a block diagram showing a configuration of an A / D converter according to the third embodiment of the present invention. In the figure, the same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and detailed description of those parts will be omitted.

【００７３】同図には、二次元（Ｎ行×Ｍ列）に配置さ
れた画素３１―１１〜３１―ＮＭを有するセンサ部３０
から１行ごとの画素信号が同時に出力されるセンサ部に
接続されるＡ／Ｄ変換器の構成例が示されている。同図
中の破線で示されている領域１ａ，１ｂ…，１ｎは、上
述した第１の実施形態である図１中のＡ／Ｄ変換器の領
域１に相当する。これらの各領域は、上位ビット用Ａ／
Ｄ変換部２ａ，２ｂ…と、下位ビット用Ａ／Ｄ変換部３
ａ，３ｂ…と、ビット合成回路４ａ，４ｂ…とを夫々内
蔵し、各画素の列（３１―１１〜３１―Ｎ１，…，３１
―１Ｍ〜３１―ＮＭ）ごとに形成されている。なお、カ
ウンタ回路５及びＤ／Ａ変換器６は１組のみ形成されて
いる。FIG. 7 shows a sensor unit 30 having pixels 31-11 to 31 -NM arranged two-dimensionally (N rows × M columns).
1 shows a configuration example of an A / D converter connected to a sensor unit from which pixel signals for each row are simultaneously output. The areas 1a, 1b,..., 1n indicated by broken lines in the figure correspond to the area 1 of the A / D converter in FIG. 1 according to the first embodiment described above. Each of these areas has A / A
.. And a lower bit A / D converter 3
, and bit combination circuits 4a, 4b,..., respectively, and each pixel column (31-11-31-N1,.
-1M to 31-NM). Note that only one set of the counter circuit 5 and the D / A converter 6 is formed.

【００７４】同図に示されているように、カウンタ回路
５及びＤ／Ａ変換器６を１組のみ形成し、各画素列ごと
に上位ビット用Ａ／Ｄ変換部、下位ビット用Ａ／Ｄ変換
部、ビット合成回路のみを内蔵した回路を形成すること
で、従来例のようにカウンタ回路及びＤ／Ａ変換器を多
数内蔵する必要はなく、回路規模を小さくすることがで
きる。このため、高分解能なＡ／Ｄ変換器を、回路規模
を大きくすることなく実現でき、オンチップ化が可能で
ある。さらに、同図には示されていないが、領域１ａ，
１ｂ…において、上述した第２の実施形態である図５に
示されているＡ／Ｄ変換器を用いれば、さらに回路規模
を小さくすることができ、オンチップ化により好適であ
る。As shown in the figure, only one set of the counter circuit 5 and the D / A converter 6 is formed, and the A / D converter for the upper bit and the A / D for the lower bit are provided for each pixel column. By forming a circuit including only the conversion unit and the bit synthesizing circuit, it is not necessary to incorporate many counter circuits and D / A converters as in the conventional example, and the circuit scale can be reduced. Therefore, a high-resolution A / D converter can be realized without increasing the circuit scale, and it can be implemented on-chip. Further, although not shown in FIG.
In 1b, if the A / D converter shown in FIG. 5 of the second embodiment described above is used, the circuit scale can be further reduced, which is more suitable for on-chip implementation.

【００７５】ここで、センサ等の信号出力が１行分同時
に出力され、夫々の信号に対しＡ／Ｄ変換が必要な場合
には、Ａ／Ｄ変換器が各列毎に形成されるのが一般的で
ある。このような場合においても、本実施形態では、全
Ａ／Ｄ変換器に対して、１組のカウンタ及びＤ／Ａ変換
器のみを設けるだけで良いのである。したがって、回路
規模を小さくでき、センサ部３０と領域１ａ，１ｂ…と
を１チップにしたオンチップ化が容易になる。さらに、
比較器、ラッチ制御回路及びディジタルデータ用ラッチ
回路をも共用することができ、回路規模を小さくできオ
ンチップ化が容易になる。Here, when the signal outputs of the sensors and the like are output simultaneously for one row and A / D conversion is required for each signal, an A / D converter is formed for each column. General. Even in such a case, in this embodiment, it is only necessary to provide only one set of counters and D / A converters for all A / D converters. Therefore, the circuit scale can be reduced, and the on-chip integration of the sensor unit 30 and the regions 1a, 1b,. further,
The comparator, the latch control circuit, and the latch circuit for digital data can be shared, and the circuit scale can be reduced and the on-chip implementation can be facilitated.

【００７６】以上はＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌ
ｅｄ Ｄｅｖｉｃｅ）等、複数の画素を有するセンサの
場合について説明したが、これに限らずＮ行及びＭ列に
配置され配置されたセンサ素子群からなる他の二次元セ
ンサについて本発明が広く適用できることは明らかであ
る。The above is a description of a CCD (Charge Couple).
ed Device) and the like, the case of a sensor having a plurality of pixels has been described. However, the present invention is not limited to this, and the present invention can be widely applied to other two-dimensional sensors including sensor elements arranged and arranged in N rows and M columns. Is clear.

【００７７】そして、二次元センサの場合に、任意の複
数のセンサ素子列に対して１つの割合でＡ／Ｄ変換器を
共通に設け、各センサ素子からの出力信号をスイッチ等
によって時分割に切替えてＡ／Ｄ変換器に接続して、夫
々Ａ／Ｄ変換を行っても良い。このような構成にするこ
とで、Ａ／Ｄ変換器の回路数を少なくすることができる
ため、回路規模の小型化及び低消費電力化が可能とな
る。なお、１つのセンサ素子列に対して１つのＡ／Ｄ変
換器が接続されている状態においては、そのセンサ素子
列に含まれている各センサ素子の出力が順にＡ／Ｄ変換
器に接続されて順にＡ／Ｄ変換される。このＡ／Ｄ変換
の順序は、ランダムでも良いし、１行おき（複数行につ
いて奇数番目の行と偶数番目の行とを交互に行う等）で
も良い。In the case of a two-dimensional sensor, one A / D converter is provided in common for a plurality of arbitrary sensor element rows, and output signals from each sensor element are time-divided by a switch or the like. A / D conversion may be performed by switching and connecting to the A / D converter. With such a configuration, the number of circuits of the A / D converter can be reduced, so that the circuit size can be reduced and the power consumption can be reduced. When one A / D converter is connected to one sensor element row, the outputs of the sensor elements included in the sensor element row are sequentially connected to the A / D converter. Are sequentially A / D converted. The order of the A / D conversion may be random or every other row (for example, odd-numbered rows and even-numbered rows are alternately performed for a plurality of rows).

【００７８】さらに、上述した画素信号を直接Ａ／Ｄ変
換するのとは異なり、画素信号を入力とする各画素列又
は所定の複数の画素列に対して１個の割合で形成された
読出し回路（例えば、バイアス成分除去回路、フィルタ
回路、積分回路、増幅回路等の機能を有する回路）の出
力信号に対して上述のＡ／Ｄ変換を行うこともできる。
このような構成にすることで、画素信号に含まれる不要
な成分（バイアス成分、ノイズ等）を除去し、有効な成
分のみをＡ／Ｄ変換することができる。例えば、ＣＣＤ
センサの出力信号からリセットレベルの電圧を差し引い
て有効なレベルのみを抽出することができるのである。
また、Ａ／Ｄ変換器以後の処理が容易になる。Further, different from the above-described direct A / D conversion of a pixel signal, a readout circuit formed at a rate of one for each pixel column or a plurality of predetermined pixel columns to which a pixel signal is input. The above-described A / D conversion can be performed on an output signal of a circuit having a function such as a bias component removal circuit, a filter circuit, an integration circuit, or an amplification circuit.
With such a configuration, unnecessary components (bias components, noise, and the like) included in the pixel signal can be removed, and only effective components can be A / D converted. For example, CCD
By subtracting the reset level voltage from the output signal of the sensor, only the effective level can be extracted.
Further, processing after the A / D converter becomes easy.

【００７９】以上のように、粗くＡ／Ｄ変換する上位ビ
ット用Ａ／Ｄ変換（ビット数Ｐ）と、細かくＡ／Ｄ変換
する下位ビット用Ａ／Ｄ変換（ビット数Ｑ）とを行うこ
とにより、Ａ／Ｄ変換に要するカウント数を減少させる
ことができるのである。具体的には、従来では２^N 個だ
ったものを、（２^P ＋２^Q ）個に減少させることができ
る。As described above, A / D conversion for upper bits (bit number P) for coarse A / D conversion and A / D conversion for lower bits (bit number Q) for fine A / D conversion are performed. As a result, the number of counts required for A / D conversion can be reduced. More specifically, what was conventionally 2 ^N pieces can be reduced to (2 ^P +2 ^Q ) pieces.

【００８０】また、上位ビット用Ａ／Ｄ変換部の動作と
同時に下位ビット用Ａ／Ｄ変換部用の差分データを検出
しているため、上位ビット用Ａ／Ｄ変換部処理の終了後
に、従来の上位ビット用Ａ／Ｄ変換データをＤ／Ａ変換
することなしに、下位ビット用Ａ／Ｄ変換部処理を行っ
ている。さらに、上位ビット用Ａ／Ｄ変換と、下位ビッ
ト用Ａ／Ｄ変換のビット数を、Ａ／Ｄ変換に要するカウ
ント数が最小になるように決定しているため、Ａ／Ｄ変
換に要する変換時間が最小となる。以上のことから、低
クロック周波数で、高速かつ高分解能なＡ／Ｄ変換器を
実現できるのである。Further, since the differential data for the lower bit A / D converter is detected simultaneously with the operation of the upper bit A / D converter, the conventional data is processed after the upper bit A / D converter processing is completed. Without performing D / A conversion on the A / D conversion data for the upper bits of the data. Further, since the number of bits of the A / D conversion for the upper bit and the A / D conversion for the lower bit is determined so that the count number required for the A / D conversion is minimized, the conversion required for the A / D conversion is performed. Time is minimized. From the above, a high-speed and high-resolution A / D converter with a low clock frequency can be realized.

【００８１】さらにまた、上位ビット用Ａ／Ｄ変換部及
び下位ビット用Ａ／Ｄ変換部において、少なくともカウ
ンタ及びＤ／Ａ変換器を共用しているので、画素が各列
毎に並列に形成されているセンサ等の信号出力後のＡ／
Ｄ変換を行う場合にも回路規模の小型化、オンチップ化
に適したＡ／Ｄ変換器を実現できる。さらに、比較器、
ラッチ制御回路、及びディジタルデータ用ラッチ回路を
共用することもでき、回路規模のより小型化及びオンチ
ップ化に適したＡ／Ｄ変換器を実現できる。Furthermore, since the A / D converter for the upper bits and the A / D converter for the lower bits share at least a counter and a D / A converter, pixels are formed in parallel for each column. A /
Even when performing D conversion, it is possible to realize an A / D converter suitable for downsizing the circuit scale and on-chip. In addition, a comparator,
The latch control circuit and the digital data latch circuit can be shared, and an A / D converter suitable for further downsizing of the circuit scale and on-chip implementation can be realized.

【００８２】請求項の記載に関連して本発明は更に次の
態様をとりうる。The present invention can take the following aspects in connection with the description of the claims.

【００８３】（１）前記保持手段は、前記変化時点にお
いて前記差分検出手段の出力をサンプリングしてホール
ドするサンプルホールド回路であることを特徴とする請
求項２記載のＡ／Ｄ変換器。(1) The A / D converter according to claim 2, wherein said holding means is a sample and hold circuit which samples and holds the output of said difference detecting means at the time of said change.

【００８４】（２）前記カウンタは、外部から入力され
るクロックに応じてカウント動作を行い、このカウント
値を前記基準ディジタルデータとして出力することを特
徴とする請求項５記載のＡ／Ｄ変換器。(2) The A / D converter according to claim 5, wherein the counter performs a counting operation in accordance with an externally input clock and outputs the count value as the reference digital data. .

【００８５】[0085]

【発明の効果】以上のように本発明は、粗くＡ／Ｄ変換
する上位ビット用Ａ／Ｄ変換と、細かくＡ／Ｄ変換する
下位ビット用Ａ／Ｄ変換とを行い、これらのＡ／Ｄ変換
結果を合成することにより、Ａ／Ｄ変換に要するカウン
ト数を減少させることができ、Ａ／Ｄ変換に要する変換
時間が最小となり、低クロック周波数で、高速かつ高分
解能なＡ／Ｄ変換器を実現できるという効果がある。ま
た、上位ビット用Ａ／Ｄ変換部及び下位ビット用Ａ／Ｄ
変換部において、少なくともカウンタ及びＤ／Ａ変換器
を共用しているので、画素が各列毎に並列に形成されて
いるセンサ等の信号出力後のＡ／Ｄ変換を行う場合等に
おいても回路規模の小型化、オンチップ化に適したＡ／
Ｄ変換器を実現できるという効果がある。As described above, the present invention performs A / D conversion for upper bits for coarse A / D conversion and A / D conversion for lower bits for fine A / D conversion. By synthesizing the conversion results, the number of counts required for A / D conversion can be reduced, the conversion time required for A / D conversion is minimized, and a low clock frequency, high speed and high resolution A / D converter is used. There is an effect that can be realized. Also, an A / D converter for upper bits and an A / D converter for lower bits
Since the conversion unit shares at least the counter and the D / A converter, the circuit scale is also used when performing A / D conversion after signal output from a sensor or the like in which pixels are formed in parallel for each column. A / suitable for miniaturization and on-chip
There is an effect that a D converter can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態によるＡ／Ｄ変換器
の構成を示す図である。FIG. 1 is a diagram showing a configuration of an A / D converter according to a first embodiment of the present invention.

【図２】図１のＡ／Ｄ変換器の各部の動作を示す波形図
である。FIG. 2 is a waveform chart showing the operation of each part of the A / D converter of FIG.

【図３】図１のＡ／Ｄ変換器の動作を示す模式図であ
る。FIG. 3 is a schematic diagram showing an operation of the A / D converter of FIG. 1;

【図４】図１中のビット合成回路からデータが出力され
るタイミングを示す図である。FIG. 4 is a diagram showing a timing at which data is output from the bit synthesizing circuit in FIG. 1;

【図５】本発明の第２の実施の形態によるＡ／Ｄ変換器
の構成を示す図である。FIG. 5 is a diagram illustrating a configuration of an A / D converter according to a second embodiment of the present invention.

【図６】図５中のビット合成回路からデータが出力され
るタイミングを示す図である。6 is a diagram showing a timing at which data is output from the bit synthesizing circuit in FIG. 5;

【図７】本発明の第３の実施の形態によるＡ／Ｄ変換器
の構成を示す図である。FIG. 7 is a diagram illustrating a configuration of an A / D converter according to a third embodiment of the present invention.

【図８】シングルスロープ型Ａ／Ｄ変換器の従来例の構
成を示す図である。FIG. 8 is a diagram showing a configuration of a conventional example of a single slope type A / D converter.

【図９】従来例の動作を示す模式図である。FIG. 9 is a schematic diagram showing an operation of a conventional example.

【図１０】従来例の高分解能なＡ／Ｄ変換器の構成図で
ある。FIG. 10 is a configuration diagram of a conventional high-resolution A / D converter.

【符号の説明】[Explanation of symbols]

２，２ａ，２ｂ… 上位ビット用Ａ／Ｄ変換部 ３，３ａ，３ｂ… 下位ビット用Ａ／Ｄ変換部 ４，４ａ，４ｂ… ビット合成回路 ５ カウンタ回路 ６ Ｄ／Ａ変換器 ７，１１ Ｓ／Ｈ回路 ８，１３ 比較器 ９ 上位ビット用ラッチ回路 １０ 差分検出回路 １２ アンプ回路 １４ 下位ビット用ラッチ回路 2, 2a, 2b ... A / D converters for upper bits 3, 3a, 3b ... A / D converters for lower bits 4, 4a, 4b ... Bit synthesis circuit 5 Counter circuit 6 D / A converter 7, 11 S / H circuit 8, 13 Comparator 9 Upper bit latch circuit 10 Difference detection circuit 12 Amplifier circuit 14 Lower bit latch circuit

Claims (9)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ディジタルデータに変換すべき入力アナ
ログ信号と値が順次変化する基準ディジタルデータに相
当するアナログ信号とを順次比較する第１の比較手段
と、前記第１の比較手段の比較結果の内容が変化した変
化時点における前記基準ディジタルデータをラッチする
第１のラッチ手段とを有し、このラッチされているデー
タを変換結果として出力する第１のＡ／Ｄ変換部と、 前記入力アナログ信号と前記基準ディジタルデータに相
当するアナログ信号との差を常時出力する差分検出手段
を有し、前記変化時点における前記差分検出手段の出力
をディジタルデータに変換して出力する第２のＡ／Ｄ変
換部と、 前記第１のＡ／Ｄ変換部の出力と前記第２のＡ／Ｄ変換
部の出力とを合成し前記入力アナログ信号を変換した変
換後のディジタルデータとして出力する合成手段とを含
み、 前記第２のＡ／Ｄ変換部は、前記変化時点における前記
差分検出手段の出力を保持する保持手段と、前記基準デ
ィジタルデータに相当するアナログ信号を、自変換手段
の出力の最大値が前記第１のＡ／Ｄ変換部の最小分解能
の大きさに等しくなるように減衰させて出力する減衰手
段と、前記保持手段の保持内容と前記減衰手段の出力と
を順次比較する第２の比較手段と、前記第２の比較手段
の比較結果の内容が変化した変化時点における前記基準
ディジタルデータをラッチする第２のラッチ手段とを有
し、このラッチされているデータを変換結果として出力
する ことを特徴とするＡ／Ｄ変換器。A first comparing means for sequentially comparing an input analog signal to be converted into digital data with an analog signal corresponding to reference digital data whose value sequentially changes, and a comparison result of the first comparing means. A first A / D converter for latching the reference digital data at the time when the content has changed, a first A / D converter for outputting the latched data as a conversion result, and the input analog signal A second analog-to-digital (A / D) converter for constantly outputting a difference between the analog signal corresponding to the reference digital data and an analog signal corresponding to the reference digital data. And a converted digital signal obtained by combining the output of the first A / D converter and the output of the second A / D converter and converting the input analog signal. Including a combining means for outputting as Rudeta
Only, the second A / D conversion unit performs the conversion at the time of the change.
Holding means for holding the output of the difference detecting means;
An analog signal equivalent to digital data
Is the minimum resolution of the first A / D converter.
Attenuator that attenuates the output to equal the size of
A step, a holding content of the holding means, and an output of the damping means.
Second comparing means for sequentially comparing
The reference at the time when the content of the comparison result changes
Second latch means for latching digital data.
And outputs the latched data as a conversion result.
An A / D converter. 【請求項２】 前記第１のＡ／Ｄ変換部は前記入力アナ
ログ信号をＰビット（Ｐは正の整数）のディジタルデー
タに変換し、前記第２のＡ／Ｄ変換部は前記保持手段の
保持内容をＱビット（Ｑは正の整数）のディジタルデー
タに変換し、前記合成手段はＮビット（Ｎ＝Ｐ＋Ｑ）の
ディジタルデータを出力することを特徴とする請求項１
記載のＡ／Ｄ変換器。2. The input / output converter according to claim 1, wherein
The log signal is converted to P-bit (P is a positive integer) digital data.
And the second A / D converter is connected to the holding unit.
The held contents are Q-bit (Q is a positive integer) digital data.
And the synthesizing means converts the data into N bits (N = P + Q).
2. The digital data output device according to claim 1, wherein the digital data is output.
The A / D converter according to claim. 【請求項３】 前記合成手段は、前記第１のＡ／Ｄ変換
部の出力を上位ビットとし前記第２のＡ／Ｄ変換部の出
力を下位ビットとして合成することを特徴とする請求項
１〜２のいずれかに記載のＡ／Ｄ変換器。3. The first A / D converter according to claim 1 , wherein
The output of the second A / D converter is set as the upper bit of the output of the second A / D converter.
The power is combined as lower bits.
The A / D converter according to any one of claims 1 to 2 . 【請求項４】 前記基準ディジタルデータを生成するカ
ウンタと、このカウ ンタの出力である基準ディジタルデ
ータをアナログ信号に変換するＤ／Ａ変換手段とを更に
含み、前記入力アナログ信号とＤ／Ａ変換手段による変
換後のアナログ信号との差を前記差分検出手段から常時
出力することを特徴とする請求項１〜３のいずれかに記
載のＡ／Ｄ変換器。 4. A power supply for generating the reference digital data.
And counter, the reference digital de which is the output of the counter
D / A conversion means for converting the data into an analog signal.
And conversion by the input analog signal and D / A conversion means.
The difference from the converted analog signal is always determined from the difference detection means.
The A / D converter according to claim 1, wherein the A / D converter outputs the signal. 【請求項５】 前記入力アナログ信号と前記保持手段の
保持内容とを択一的に出力する第１のスイッチ手段と、
前記基準ディジタルデータに相当するアナログ信号と前
記減衰手段の出力とを択一的に出力する第２のスイッチ
手段と、前記第１及び第２のスイッチ手段からの出力に
応じて前記入力アナログ信号と前記基準ディジタルデー
タに相当するアナログ信号とを比較する第１の比較動作
並びに前記保持手段の保持内容と前記減衰手段の出力と
を比較する第２の比較動作のいずれか一方の動作を行う
共用比較回路と、前記共用比較回路の比較結果の内容が
変化した変化時点における前記基準ディジタルデータを
ラッチする共用ラッチ回路とを含み、前記共用比較回路
を前記第１の比較手段及び前記第２の比較手段として用
い、前記共用ラッチ回路を前記第１のラッチ手段及び前
記第２のラッチ手段として用いるようにしたことを特徴
とする請求項２〜４のいずれかに記載のＡ／Ｄ変換器。 5. An apparatus according to claim 1, wherein said input analog signal and said holding means are connected to each other.
First switch means for selectively outputting the held content;
An analog signal corresponding to the reference digital data and
A second switch for selectively outputting the output of the attenuation means
Means and an output from said first and second switch means.
Corresponding to the input analog signal and the reference digital data.
Comparison operation for comparing an analog signal corresponding to the
And the holding content of the holding means and the output of the damping means
Perform one of the second comparison operations for comparing
The content of the comparison result of the shared comparison circuit and the shared comparison circuit is
The reference digital data at the time of the change
A shared latch circuit for latching, and the shared comparison circuit
Are used as the first comparing means and the second comparing means.
The shared latch circuit is connected to the first latch means and the first latch means.
5. The A / D converter according to claim 2 , wherein the A / D converter is used as a second latch means . 【請求項６】 Ｎ行（Ｎは正の整数、以下同じ）及びＭ
列（Ｍは２以上の整数、以下同じ）に配置され配置され
たセンサ素子群からなる二次元センサの出力信号をディ
ジタルデータに変換するＡ／Ｄ変換装置であって、請求
項１〜５のいずれかに記載のＡ／Ｄ変換器を、前記Ｍ列
のセンサ素子群に対し１対１に対応させて設けたことを
特徴とするＡ／Ｄ変換装置。6. N rows (N is a positive integer, the same applies hereinafter) and M rows
Arranged and arranged in columns (M is an integer of 2 or more, the same applies hereinafter)
The output signal of the two-dimensional sensor consisting of
A / D converter for converting digital data into digital data
Item 6. The A / D converter according to any one of Items 1 to 5,
To the sensor element group is one-to-one correspondence with A / D converter, characterized in that provided. 【請求項７】 Ｎ行及びＭ列に配置され配置されたセン
サ素子群からなる二次元センサの出力信号をディジタル
データに変換するＡ／Ｄ変換装置であって、請求項１〜
５のいずれかに記載のＡ／Ｄ変換器を、前記Ｍ列のセン
サ素子群のうち複数列に対して共通に設け、この共通に
設けたＡ／Ｄ変換器を前記複数列のセンサ素子群に対し
て時分割に接続するようにしたことを特徴とするＡ／Ｄ
変換装置。7. Sensors arranged and arranged in N rows and M columns.
Digital output signal of a two-dimensional sensor consisting of
An A / D converter for converting data into data, wherein:
5. The A / D converter according to claim 5,
Provided in common for a plurality of columns in the
A / D converter provided for the plurality of rows of sensor element groups
A / D characterized by connecting in a time-sharing manner
Conversion device. 【請求項８】 前記Ａ／Ｄ変換器に対して設けた１列の
センサ素子群を構成するＮ個のセンサ素子を、前記Ａ／
Ｄ変換器に対して時分割に接続するようにし たことを特
徴とする請求項６又は７記載のＡ／Ｄ変換装置。 8. A one-line converter provided for the A / D converter.
The N sensor elements constituting the sensor element group are referred to as A /
JP that it has to be connected to the time division with respect to D converter
The A / D converter according to claim 6 or 7, wherein 【請求項９】 請求項１〜５のいずれかに記載のＡ／Ｄ
変換器が前記二次元センサと共に１チップ化されている
ことを特徴とするＡ／Ｄ変換装置。9. The A / D according to claim 1,
The converter is integrated into one chip together with the two-dimensional sensor.
A / D converter characterized by the above-mentioned .