JP3141667B2 - Data conversion circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は映像信号を伝送する際
に、映像のメイン輝度信号Ｙの周波数と色差信号Ｒ−Ｙ
の周波数と色差信号Ｂ−Ｙの周波数とサブ輝度信号ＹＳ
の周波数が１８ＭＨｚサンプリングの４：２：２：４で
ある信号を１３．５ＭＨｚサンプリングの４：２：２：
４に変換して、有効データを１８ＭＨｚタイムスロット
に割り当てるデータ変換回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for transmitting a video signal and the frequency of a main luminance signal Y of a video and a color difference signal RY.
, The frequency of the color difference signal BY, and the sub-luminance signal YS
Is a 4: 2: 2: 4 signal of 18 MHz sampling and a 4: 2: 2:
4 and assigns valid data to an 18 MHz time slot.
【０００２】[0002]
【従来の技術】従来のデータ変換回路の構成の一例を図
２に示す。2. Description of the Related Art FIG. 2 shows an example of the configuration of a conventional data conversion circuit.
【０００３】図２において、１は映像信号の１８ＭＨｚ
サンプリングデータ２系統（メイン輝度信号Ｙとサブ輝
度信号ＹＳ）を入力して１３．５ＭＨｚサンプリングデ
ータに変換するためにフィルタリング処理をして各々１
８ＭＨｚレートで出力する第１のディジタルフィルタ回
路、２は映像信号の９ＭＨｚサンプリングデータ２系統
（色差信号Ｂ−Ｙ，Ｒ−Ｙ）を入力して６．７５ＭＨｚ
サンプリングデータに変換するためにフィルタリング処
理をして得られる２系統のデータを時間多重した１系統
のデータ（時間多重色差信号Ｃ）にして１８ＭＨｚレー
トで出力する第２のディジタルフィルタ回路、３は第１
のディジタルフィルタ回路１と第２のディジタルフィル
タ回路２の出力をフィルタリングの際に生じたダミーデ
ータを読み飛ばしながら１８ＭＨｚレートで書き込み、
有効データのみを１３．５ＭＨｚレートで読み出す第１
のメモリ回路（ＦＩＦＯ）、６は第１のメモリ回路３の
出力データを１３．５ＭＨｚレートで書き込み１８ＭＨ
ｚレートで読み出して有効データを１８ＭＨｚタイムス
ロットに割り当てる第２のメモリ回路（ＲＡＭ）、４は
第１のメモリ回路３の書き込み動作を制御する第１のラ
イトコントロール回路、５は第１のメモリ回路３の読み
出し動作を制御する第１のリードコントロール回路、７
は第２のメモリ回路６の書き込み動作を制御する第２の
ライトコントロール回路、８は第２のメモリ回路６の読
み出し動作を制御する第２のリードコントロール回路、
９は１８ＭＨｚクロックと１３．５ＭＨｚクロックの同
期をとる位相同期回路（ＰＬＬ）である。In FIG. 2, 1 is 18 MHz of a video signal.
Each, a filtering process to convert 13.5MHz sampling data by inputting sampling data two lines (main luminance signal Y and the sub luminance signal YS) 1
The first digital filter circuit 2 outputs at an 8 MHz rate, and inputs two systems of 9 MHz sampling data (color difference signals BY, RY) of a video signal to 6.75 MHz.
A second digital filter circuit that outputs at a rate of 18 MHz into one system data (time multiplexed color difference signal C) obtained by time-multiplexing two systems of data obtained by performing a filtering process to convert the data into sampling data. 1
The output of the digital filter circuit 1 and the output of the second digital filter circuit 2 are written at an 18 MHz rate while skipping dummy data generated at the time of filtering .
First to read out only valid data at 13.5 MHz rate
A memory circuit (FIFO), 6 writes the output data of the first memory circuit 3 at a rate of 13.5 MHz and 18 MHz
a second memory circuit (RAM) for reading at the z rate and allocating valid data to an 18 MHz time slot; 4 a first write control circuit for controlling a write operation of the first memory circuit 3; 5 a first memory circuit A first read control circuit for controlling the read operation of 3;
Is a second write control circuit for controlling the write operation of the second memory circuit 6, 8 is a second read control circuit for controlling the read operation of the second memory circuit 6,
Reference numeral 9 denotes a phase locked loop (PLL) for synchronizing the 18 MHz clock and the 13.5 MHz clock.
【０００４】以下、図２を用いて従来のデータ変換回路
の動作を説明する。図２において、第１のディジタルフ
ィルタ回路１に入力された映像信号の２系統の１８ＭＨ
ｚサンプリングデータはサンプリングレートを４：３す
なわち１３．５ＭＨｚサンプリングにするためにフィル
タリング処理されて各々１８ＭＨｚレートで出力され
る。サンプリングレートが１８ＭＨｚの場合と１３．５
ＭＨｚの場合を比較すると、サンプリング周波数が４：
３であることから同じ期間、例えば１８ＭＨｚの４周期
の間のデータの個数は１８ＭＨｚサンプリングの場合は
４個、１３．５ＭＨｚサンプリングの場合は３個とな
る。このことから考えると第１のディジタルフィルタ回
路１に入力されたデータは４個ごとに３個の有効データ
と１個の無効データすなわちダミーデータを含んだ形と
なって出力されるようにフィルタリング処理されればよ
い。同様に、第２のディジタルフィルタ回路２に入力さ
れた映像信号の２系統の９ＭＨｚサンプリングデータは
サンプリングレートを４：３すなわち６．７５ＭＨｚサ
ンプリングにするためにフィルタリング処理されて４個
ごとに１個のダミーデータを含んだ２系統のデータとな
り、その２系統のデータが時間多重されるために８個ご
とに６個の有効データと２個のダミーデータを含んだ形
で１８ＭＨｚレートで出力される。このようにフィルタ
リング処理された後、第１のディジタルフィルタ回路１
と第２のディジタルフィルタ回路２より出力されたデー
タはそれぞれ４個ごとに１個または８個ごとに２個だけ
含まれたダミーデータを間引くように第１のライトコン
トロール回路４により制御されて有効データのみを１８
ＭＨｚレートで第１のメモリ回路３に書き込まれる。そ
して、第１のメモリ回路３に蓄積されたデータは第１の
リードコントロール回路５により制御されて１３．５Ｍ
Ｈｚレートで読み出され、第２のライトコントロール回
路７により制御されて１３．５ＭＨｚレートで第２のメ
モリ回路６に書き込まれる。そして、第２のメモリ回路
６に蓄積されたデータは第２のリードコントロール回路
８により制御されて１８ＭＨｚレートで読み出され、図
３に示すように２系統の１８ＭＨｚタイムスロット中
に、まずメイン輝度信号Ｙと色差信号の時間多重された
信号Ｃ（Ｂ−Ｙ，Ｒ−Ｙ）が割り当てられ、それぞれの
後ろの残りのタイムスロットの一部にサブ輝度信号ＹＳ
が交互に割り当てられる。即ち、図３に示すように３６
０Ｍｂｐｓ（１８ＭＨｚ×１０ビット×２チャンネル）
の１８ＭＨｚタイムスロットにマッピング処理が行われ
る。 The operation of the conventional data conversion circuit will be described below with reference to FIG. In FIG. 2, two systems of 18 MHz of the video signal input to the first digital filter circuit 1 are shown.
z sampling data 4 sampling rate: output at each 18MHz rate is filtering processing to the 3 ie 13.5MHz sampling. When the sampling rate is 18 MHz and 13.5
Comparing the case of MHz, the sampling frequency is 4:
Since it is 3, the number of data during the same period, for example, 4 cycles of 18 MHz, is 4 for 18 MHz sampling and 3 for 13.5 MHz sampling. Considering this, the filtering processing is performed so that the data input to the first digital filter circuit 1 is output in a form including three valid data and one invalid data, that is, dummy data for every four data. It should be done. Similarly, the two- system 9-MHz sampling data of the video signal input to the second digital filter circuit 2 is subjected to a filtering process in order to set the sampling rate to 4: 3, that is, 6.75 MHz sampling, and one for every four. The data becomes two-system data including dummy data. Since the two-system data is time-multiplexed, the data is output at an 18 MHz rate in a form including six effective data and two dummy data for every eight data. After the filtering process, the first digital filter circuit 1
And the data output from the second digital filter circuit 2 are controlled by the first write control circuit 4 so as to thin out dummy data contained only once in every four or two out of every eight. 18 data only
The data is written to the first memory circuit 3 at the MHz rate. Then, the data stored in the first memory circuit 3 is controlled by the first read control circuit 5 to obtain 13.5M data.
The data is read out at the Hz rate, and is controlled by the second write control circuit 7 and written into the second memory circuit 6 at the 13.5 MHz rate. The data stored in the second memory circuit 6 is controlled by the second read control circuit 8 and read at an 18 MHz rate. As shown in FIG. A signal C (BY, RY) obtained by time-multiplexing the signal Y and the color difference signal is assigned, and a sub-luminance signal YS is assigned to a part of the remaining time slot after each.
Are assigned alternately. That is, as shown in FIG.
0 Mbps (18 MHz x 10 bits x 2 channels)
Mapping processing is performed on the 18 MHz time slot of
You.
【０００５】以上の動作は位相同期回路９により互いに
位相同期をとられた１８ＭＨｚクロックと１３．５ＭＨ
ｚクロックにより行われる。[0005] The above operation is performed by synchronizing the 18 MHz clock and the 13.5 MHz clock phase-locked to each other by the phase lock circuit 9.
This is performed by the z clock.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、図２の
従来のデータ変換回路の構成では、実際に一度１８ＭＨ
ｚまたは９ＭＨｚサンプリングデータから１３．５ＭＨ
ｚまたは６．７５ＭＨｚサンプリングデータへとサンプ
リングレートの変換を行うため、１８ＭＨｚクロックと
１３．５ＭＨｚクロックの２種類のクロックの位相同期
をとるための位相同期回路、サンプリングレートの変換
と１８ＭＨｚタイムスロットへの有効データの割り当て
のための２種類のメモリ回路およびそのライトコントロ
ール回路とリードコントロール回路などを必要とするた
め、回路規模が大きくなるという問題点を有している。However, in the configuration of the conventional data conversion circuit shown in FIG.
13.5 MH from z or 9 MHz sampling data
a phase synchronization circuit for synchronizing the phases of two types of clocks of 18 MHz clock and 13.5 MHz clock in order to convert the sampling rate into z or 6.75 MHz sampling data, conversion of sampling rate and conversion to 18 MHz time slot Since two types of memory circuits for allocating valid data and its write control circuit and read control circuit are required, there is a problem that the circuit scale becomes large.
【０００７】本発明は上記従来の問題点を解決し、より
小規模な回路構成でサンプリングレート変換とマッピン
グを行うことが可能なデータ変換回路を提供することを
目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-mentioned conventional problems and to provide a data conversion circuit capable of performing sampling rate conversion and mapping with a smaller circuit configuration.
【０００８】[0008]
【課題を解決するための手段】このような目的を達成す
るために本発明のデータ変換回路は、サンプリング周波
数ｆＨｚ（ｆは実数）の２系統のディジタル映像信号の
サンプリングレートを（３／４）ｆＨｚに変換するため
にフィルタリング処理を行い、各々ｆＨｚレートで出力
する第１のディジタルフィルタ回路と、サンプリング周
波数（１／２）ｆＨｚの２系統のディジタル映像信号の
サンプリングレートを（３／８）ｆＨｚに変換するため
にフィルタリング処理を行って得られる２系統のデータ
を時間多重することによって１系統のデータにしてｆＨ
ｚレートで出力する第２のディジタルフィルタ回路と、
第１のディジタルフィルタ回路と第２のディジタルフィ
ルタ回路の出力データをフィルタリングの際に生じたダ
ミーデータを読み飛ばしながらｆＨｚレートで書き込み
蓄積し、２系統のデータとして読み出しを行うメモリ回
路と、メモリ回路の書き込み動作を制御するライトコン
トロール回路と、メモリ回路の読み出し動作を制御する
リードコントロール回路とを備え、各ｆＨｚタイムスロ
ットに所定のビット配置を得られるようにメモリ回路の
書き込みおよび読み出しを制御する構成とする。In order to achieve the above object, a data conversion circuit according to the present invention provides a digital video signal having a sampling frequency of fHz (f is a real number) at a sampling rate of (3/4). A first digital filter circuit that performs a filtering process for conversion to fHz and outputs each at a fHz rate, and a sampling rate of a digital video signal of two systems of a sampling frequency (１ ／) fHz is set to (3/8) fHz The data of two systems obtained by performing a filtering process in order to convert the data into one system is converted into one system data by fH.
a second digital filter circuit that outputs at a z-rate;
Writing the output data of the first digital filter circuit and the second digital filter circuit at an fHz rate while skipping dummy data generated during filtering.
Accumulated, a memory circuit for reading the data of the two systems, and the write control circuit for controlling the write operation of the memory circuit, and a read control circuit for controlling the read operation of the memory circuit, a predetermined in each fHz timeslot The writing and reading of the memory circuit are controlled so that a bit arrangement can be obtained.
【０００９】[0009]
【作用】この構成によって、本発明のデータ変換回路で
は、第１のディジタルフィルタ回路に入力された映像信
号の２系統のｆＨｚ（ｆは実数）サンプリングデータは
サンプリングレートを４：３すなわち（３／４）ｆＨｚ
サンプリングにするためのフィルタリング処理によりデ
ータ４個ごとに１個のダミーデータを含んだデータとな
って各々ｆＨｚレートで出力される。同様に、第２のデ
ィジタルフィルタ回路に入力された映像信号の２系統の
（１／２）ｆＨｚサンプリングデータはサンプリングレ
ートを４：３すなわち（３／８）ｆＨｚサンプリングに
するためのフィルタリング処理によりデータ４個ごとに
１個のダミーデータを含んだ２系統のデータとなり、そ
の２系統のデータが時間多重されて８個ごとに６個の有
効データと２個のダミーデータを含んだ形でｆＨｚレー
トで出力される。その後、第１のディジタルフィルタ回
路と第２のディジタルフィルタ回路より出力されたデー
タはライトコントロール回路によりそれぞれ４個ごとに
１個または８個ごとに２個だけ含まれたダミーデータを
間引くように制御されて有効データのみがｆＨｚレート
でメモリ回路に書き込まれる。そして、メモリ回路に蓄
積されたデータはリードコントロール回路により制御さ
れて２系統のデータとしてｆＨｚレートで読み出され、
各ｆＨｚタイムスロットに所定のビット配置で割り当て
られる。With this configuration, in the data conversion circuit of the present invention, the sampling rate of the two fHz (f is a real number) sampling data of the video signal input to the first digital filter circuit is 4: 3, that is, (3/3). 4) fHz
By filtering processing for sampling, data including one dummy data for every four data is output at an fHz rate. Similarly, two systems of (1/2) fHz sampling data of the video signal input to the second digital filter circuit are subjected to filtering processing for setting the sampling rate to 4: 3, that is, (3/8) fHz sampling. It becomes two systems of data including one dummy data for every four data, and the two systems of data are time-multiplexed, and the fHz rate includes six effective data and two dummy data for every eight data. Is output. Thereafter, the data output from the first digital filter circuit and the second digital filter circuit are controlled by the write control circuit so as to thin out one dummy data every four or two dummy data included every eight. Then, only valid data is written into the memory circuit at the fHz rate. Then, the data stored in the memory circuit is controlled by a read control circuit and is read out as two-system data at an fHz rate.
Each fHz time slot is allocated in a predetermined bit arrangement.
【００１０】以上の動作は全てｆＨｚクロックのみによ
り処理されるため、（３／４）ｆＨｚクロックを必要と
せず、したがって２種類のクロックの位相同期をとる位
相同期回路も不要である。Since all of the above operations are processed only by the fHz clock, no (3/4) fHz clock is required, and therefore, a phase synchronization circuit for synchronizing the phases of the two types of clocks is not required.
【００１１】また、サンプリングレートの変換のために
生じるダミーデータを間引く処理とｆＨｚタイムスロッ
トへの有効データの割り当てを同一のメモリ回路により
行うことができるため、先に述べた従来のデータ変換回
路に比べてメモリ回路の一部およびそのライトコントロ
ール回路とリードコントロール回路を省くことができ
る。Further, the process of thinning out dummy data generated for the conversion of the sampling rate and the allocation of valid data to the fHz time slot can be performed by the same memory circuit. In comparison, a part of the memory circuit and its write control circuit and read control circuit can be omitted.
【００１２】すなわち、本発明のデータ変換回路は従来
のデータ変換回路に比べて小規模の回路で構成できるも
のである。That is, the data conversion circuit of the present invention can be constituted by a smaller circuit than a conventional data conversion circuit.
【００１３】[0013]
【実施例】図１は本発明のデータ変換回路の実施例を示
すブロック図である。FIG. 1 is a block diagram showing an embodiment of a data conversion circuit according to the present invention.
【００１４】図１において、１および２は図２の従来例
のデータ変換回路に示す第１のディジタルフィルタ回路
１および第２のディジタルフィルタ回路２と同じもので
ある。１７は第１のディジタルフィルタ回路１と第２の
ディジタルフィルタ回路２の出力を書き込んで蓄積およ
び読み出しを行うメモリ回路（ＲＡＭ）、１８および１
９は所定のビット配置が得られるようにメモリ回路１７
の書き込み動作を制御するライトコントロール回路およ
びメモリ回路１７の読み出し動作を制御するリードコン
トロール回路である。In FIG. 1, reference numerals 1 and 2 are the same as the first digital filter circuit 1 and the second digital filter circuit 2 shown in the conventional data conversion circuit of FIG. Reference numeral 17 denotes a memory circuit (RAM) for writing the output of the first digital filter circuit 1 and the second digital filter circuit 2 to store and read out, and 18 and 1
9 is a memory circuit 17 for obtaining a predetermined bit arrangement.
And a read control circuit for controlling a read operation of the memory circuit 17.
【００１５】以下、図１を用いて本実施例のデータ変換
回路の動作を説明する。本実施例のデータ変換回路は、
上記のように構成したので、第１のディジタルフィルタ
回路１に入力された映像信号の２系統の１８ＭＨｚサン
プリングデータ（メイン輝度信号Ｙとサブ輝度信号Ｙ
Ｓ）はサンプリングレートを４：３すなわち１３．５Ｍ
Ｈｚサンプリングにするためにフィルタリング処理され
てデータ４個ごとに３個の有効データと１個のダミーデ
ータを含んだ形となって１８ＭＨｚレートで出力され
る。同様に、第２のディジタルフィルタ回路２に入力さ
れた映像信号の２系統の９ＭＨｚサンプリングデータ
（色差信号Ｂ−Ｙ，Ｒ−Ｙ）はサンプリングレートを
４：３すなわち６．７５ＭＨｚサンプリングにするため
にフィルタリング処理されてデータ４個ごとに１個のダ
ミーデータを含んだ２系統のデータとなり、その２系統
のデータが時間多重されて８個ごとに６個の有効データ
と２個のダミーデータを含んだ形で１８ＭＨｚレートで
出力される。このようにフィルタリング処理された後、
第１のディジタルフィルタ回路１と第２のディジタルフ
ィルタ回路２より出力されたデータはライトコントロー
ル回路１８によりそれぞれ４個ごとに１個または８個ご
とに２個だけ含まれたダミーデータを間引くように制御
されて有効データのみが１８ＭＨｚレートでメモリ回路
１７に書き込まれる。そして、メモリ回路１７に蓄積さ
れたデータはリードコントロール回路１９により制御さ
れて１８ＭＨｚレートで読み出され、従来例のデータ変
換回路と同様に図３に示すようなビット配置で１８ＭＨ
ｚタイムスロットに割り当てられる。The operation of the data conversion circuit according to the present embodiment will be described below with reference to FIG. The data conversion circuit of the present embodiment includes:
With the configuration described above, two systems of 18 MHz sampling data of the video signal input to the first digital filter circuit 1 (the main luminance signal Y and the sub luminance signal Y
S) sets the sampling rate to 4: 3 or 13.5M
The data is filtered in order to obtain the Hz sampling, and is output at a rate of 18 MHz in a form including three pieces of valid data and one piece of dummy data for every four data. Similarly, the two-system 9-MHz sampling data (color difference signals BY, RY) of the video signal input to the second digital filter circuit 2 is used to set the sampling rate to 4: 3, that is, 6.75 MHz sampling. The data is filtered to be two-system data including one dummy data for every four data, and the two systems of data are time-multiplexed so that every eight data include six valid data and two dummy data. It is output at an 18 MHz rate in the form of a hand. After being filtered in this way,
The data outputted from the first digital filter circuit 1 and the second digital filter circuit 2 are thinned out by the write control circuit 18 so as to thin out one dummy data included in every four or two dummy data included in every eight. Under control, only valid data is written to the memory circuit 17 at an 18 MHz rate. The data stored in the memory circuit 17 is read out at the rate of 18 MHz under the control of the read control circuit 19, and is stored in the bit arrangement as shown in FIG.
Assigned to z time slots.
【００１６】以上の動作は全て１８ＭＨｚクロックによ
り処理されるため、１３．５ＭＨｚクロックを必要とせ
ず、したがって２種類のクロックの位相同期をとる位相
同期回路も不要である。Since the above operations are all processed by the 18 MHz clock, no 13.5 MHz clock is required, and therefore, a phase synchronization circuit for synchronizing the phases of the two clocks is not required.
【００１７】また、サンプリングレートの変換のために
生じるダミーデータを間引く処理と１８ＭＨｚタイムス
ロットへの有効データの割り当てを同一のメモリ回路に
より行うことができるため、先に述べた従来のデータ変
換回路に比べてメモリ回路の一部およびそのライトコン
トロール回路とリードコントロール回路を省くことがで
きる。Further, the process of thinning out dummy data generated for conversion of the sampling rate and the allocation of valid data to the 18 MHz time slot can be performed by the same memory circuit. In comparison, a part of the memory circuit and its write control circuit and read control circuit can be omitted.
【００１８】すなわち、本発明のデータ変換回路は従来
のデータ変換回路に比べて小規模の回路で構成できるも
のである。That is, the data conversion circuit of the present invention can be constituted by a smaller circuit than a conventional data conversion circuit.
【００１９】なお、図１のデータ変換回路では、サンプ
リングレートが１８ＭＨｚサンプリングから１３．５Ｍ
Ｈｚサンプリングへの変換の場合について説明したが、
他のサンプリングレートの変換の場合にも同様にして行
うことができる。In the data conversion circuit shown in FIG. 1, the sampling rate is changed from 18 MHz sampling to 13.5M.
Although the case of conversion to Hz sampling has been described,
In the case of conversion of another sampling rate, the conversion can be similarly performed.
【００２０】また、図１のデータ変換回路では、第２の
ディジタルフイルタ回路によりフィルタリング処理され
て生じた２系統のデータを時間多重して１系統のデータ
として出力しているが、時間多重せずに２系統のまま出
力しても構わない。In the data conversion circuit shown in FIG. 1, two systems of data generated by filtering processing by the second digital filter circuit are time-multiplexed and output as one system of data. However, it is also possible to output the two signals as they are.
【００２１】[0021]
【発明の効果】以上のように本発明のデータ変換回路
は、従来の回路構成から１３．５ＭＨｚのクロック発生
回路、２種類のクロック間の位相同期をとる位相同期回
路、メモリ回路の一部およびそのライトコントロール回
路とリードコントロール回路を省くことができるので、
小規模な回路構成により１８ＭＨｚサンプリングから１
３．５ＭＨｚサンプリングへのサンプリングレートの変
換および１８ＭＨｚタイムスロットへの有効データの割
り当てを行うことができる。As described above, the data conversion circuit of the present invention is different from the conventional circuit configuration in that a 13.5 MHz clock generation circuit, a phase synchronization circuit for achieving phase synchronization between two kinds of clocks, a part of a memory circuit, and Since the write control circuit and read control circuit can be omitted,
It is 1 from 18MHz sampling by small circuit configuration.
The conversion of the sampling rate to 3.5 MHz sampling and the allocation of valid data to 18 MHz time slots can be performed.
【図１】本発明の実施例におけるデータ変換回路の構成
を示すブロック図FIG. 1 is a block diagram illustrating a configuration of a data conversion circuit according to an embodiment of the present invention.
【図２】従来のデータ変換回路の構成を示すブロック図FIG. 2 is a block diagram showing a configuration of a conventional data conversion circuit.
【図３】データ変換回路により割り当てられたデータの
ビット配置を示す説明図FIG. 3 is an explanatory diagram showing a bit arrangement of data allocated by a data conversion circuit;
１，２ ディジタルフィルタ回路 １７ メモリ回路 １８ ライトコントロール回路 １９ リードコントロール回路 １０ １８ＭＨｚクロック入力端子 １２，１３ １８ＭＨｚサンプリングデータ入力端子 １４，１５ ９ＭＨｚサンプリングデータ入力端子 １６ データ出力端子 1, 2 Digital filter circuit 17 Memory circuit 18 Write control circuit 19 Read control circuit 10 18 MHz clock input terminal 12, 13 18 MHz sampling data input terminal 14, 159 MHz sampling data input terminal 16 Data output terminal
Claims (1)
の２系統のディジタル映像信号のサンプリングレートを
（３／４）ｆＨｚに変換するためにフィルタリング処理
を行い、各々ｆＨｚレートで出力する第１のディジタル
フィルタ回路と、 サンプリング周波数（１／２）ｆＨｚの２系統のディジ
タル映像信号のサンプリングレートを（３／８）ｆＨｚ
に変換するためにフィルタリング処理を行って得られる
２系統のデータを時間多重してｆＨｚレートで出力する
第２のディジタルフィルタ回路と、ｆＨｚレートで、 前記第１のディジタルフィルタ回路と
前記第２のディジタルフィルタ回路の出力データを書き
込み蓄積し、２系統のデータとして読み出すメモリ回路
と、 有効データとダミーデータとからなる前記第１のディジ
タルフィルタ回路および第２のディジタルフィルタ回路
の出力から、有効データのみを書き込むように前記メモ
リ回路への書き込み動作を制御するライトコントロール
回路と、２系統の ｆＨｚのタイムスロット中で所定のビット配置
が得られるように前記メモリ回路からの読み出し動作を
制御するリードコントロール回路とを備え、 前記第１のディジタルフィルタ回路、前記第２のディジ
タルフィルタ回路、前記メモリ回路、前記ライトコント
ロール回路および前記リードコントロール回路は、周波
数ｆＨｚのクロックのみにより動作することを特徴とす
るデータ変換回路。1. A sampling frequency fHz (f is a real number)
A first digital filter circuit that performs a filtering process in order to convert the sampling rates of the two systems of digital video signals to (3/4) fHz, and outputs each at a fHz rate; and a sampling frequency (１ ／) fHz. Sampling rate of two digital video signals is (3/8) fHz
A second digital filter circuit that time-multiplexes two systems of data obtained by performing a filtering process in order to convert the first digital filter circuit and the second digital filter circuit at a fHz rate . Write the output data of the digital filter circuit
A memory circuit for storing and reading out as two-system data; and a memory circuit for writing only valid data from the outputs of the first digital filter circuit and the second digital filter circuit comprising valid data and dummy data. A write control circuit that controls a write operation to the memory circuit; and a read control circuit that controls a read operation from the memory circuit so that a predetermined bit arrangement can be obtained in two fHz time slots. Wherein the digital filter circuit, the second digital filter circuit, the memory circuit , the write control circuit, and the read control circuit operate only with a clock having a frequency of fHz.
Priority Applications (1)
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| JP241294A JP3141667B2 (en) | 1994-01-14 | 1994-01-14 | Data conversion circuit |
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| JP241294A JP3141667B2 (en) | 1994-01-14 | 1994-01-14 | Data conversion circuit |
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| JPH07212784A JPH07212784A (en) | 1995-08-11 |
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| JP (1) | JP3141667B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014510331A (en) * | 2011-01-25 | 2014-04-24 | シリコン イメージ，インコーポレイテッド | Deep color video conversion and processing within a single clock domain |
-
1994
- 1994-01-14 JP JP241294A patent/JP3141667B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014510331A (en) * | 2011-01-25 | 2014-04-24 | シリコン イメージ，インコーポレイテッド | Deep color video conversion and processing within a single clock domain |
| KR101747292B1 (en) * | 2011-01-25 | 2017-06-14 | 래티스세미컨덕터코퍼레이션 | Conversion and processing of deep color video in a single clock domain |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07212784A (en) | 1995-08-11 |
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